DE10330811B4 - Halbleiterspeichermodul - Google Patents

Abstract

Halbleiterspeichermodul mit mindestens einem Speicherchip (1, 2, 3, ..., 8) und einem Takt-(CLK), Adress-(A) und Befehlssignale (C) zum Speicherchip (1, 2, 3, ..., 8) und Datensignale (DQ, DQS) zum/vom Speicherchip über einen modulinternen Takt-, Adress-, Befehls- und Datenbus (12) treibenden und empfangenden Pufferchip (10), der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet, dadurch gekennzeichnet, dass die Datenbusleitungen (DQ, DQS) und/oder die Takt-(CLK), Befehls-(C) und Adressbusleitungen (A) jeweils an ihren beiden Enden mit dem Pufferchip (10) verbunden und vom Pufferchip (10) von diesen beiden Enden treibbar sind und Steuermittel (11) vorgesehen und so eingerichtet sind, dass sie jeweils beim Schreiben und beim Lesen die Laufrichtungen der Datensignale (DQ, DQS) und der Takt-(CLK), Befehls-(C) und Adresssignale (A) auf den entsprechenden Busleitungen gleichrichten.

Description

• Die Erfindung betrifft ein Halbleiterspeichermodul mit mindestens einem Speicherchip und einem Takt-, Adress- und Befehlssignale zum Speicherchip und Datensignale zum/vom Speicherchip über einen modulinternen Takt-, Adress-, Befehls- und Datenbus treibenden und empfangenden Pufferchip, der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet.
• Für sehr schnelle und hochdichte Speicherarchitekturen, wie zum Beispiel DDR-III-DRAMs werden in Zukunft so genannte Pufferchips notwendig. Die beiliegende 4 veranschaulicht ein derartiges Speichersystem, bei dem die auf jeweiligen Speichermodulen 100, 200 befindlichen Pufferchips 110, 210 mit einem zu einem Speichercontroller 300 führenden Speicherhauptbus 400 in verketteter Weise verbunden sind. Auf den Pufferchips 110, 210 wird durch eine Schaltanordnung S dafür gesorgt, dass Daten nur vom jeweils angesprochenen, das heißt adressierten Speichermodul 100 bzw. 200 gelesen bzw. in das Speichermodul eingeschrieben werden. Mit den römischen Ziffern I, II, III und IV sind einzelne Speichergruppen mit jeweils mehreren in einer Reihe hintereinander liegenden Speicherchips auf den Speichermodulen 100 und 200 bezeichnet. Durch die Pufferchips 110, 210 wird der so genannte "Stub-Bus", wie er heute bei DDR- und DDR-II-Systemen verwendet wird, in eine Art hierarchisches Bussystem umgewandelt, bei dem nur noch Punkt-zu-Punkt- oder Punkt-zu-Zweipunkt-Verbindungen auftreten. Derartige Verbindungen erlauben Datentransferraten weit über ein Gbps hinaus. Eine Kaskadierung erlaubt es darüber hinaus, viele Pufferchips aneinander zu ketten und Speichersysteme mit einer sehr hohen Anzahl von Speicherchips an nur einem Speicherhauptbus 400 zu realisieren.
• EP 1 069 509 A2 beschreibt ein Mikroprozessorspeichersystem des Standes der Technik, bei dem ein eine Schleife bildender synchroner Bus mit fester Latenzzeit zum Einsatz kommt (vgl. 3 und die zugehörige Beschreibung auf der Seite 5: „synchronous fixed latency loop bus"). Dieser Bus ist in zwei Teile mit jeweils gleicher Anzahl von Registern und gleicher Signalverzögerung eingeteilt. Der erste Busweg transportiert ein Befehls-/Schreibdaten-Wort und der zweite Busweg ein Lesedaten-Wort. Somit weist der aus dieser Druckschrift bekannte synchrone Schleifenbus zwei getrennte jeweils in einer Richtung übertragende Datenbusse für Lese- und Schreiboperationen auf. Wesentlich für die in der Druckschrift beschriebene Busschleife mit fester Latenzzeit ist, dass ein in der 4 der Druckschrift gezeigtes „data transfer bus Interface" Register enthält, so dass Adresssignale, die Schreibdatensignale und auch die Lesedatensignale von Schnittstelle zu Schnittstelle nach Art einer Eimerkette weitergereicht werden. Bei dem in dieser Druckschrift beschriebenen Speichersystem sind die beiden Busschleifen, d. h. die Befehls-/Schreibdaten-Schleife als auch die Lesedaten-Schleife nur einseitig an dem sogenannten „IMP-Nodemaster" angeschlossen, so dass ein eventuell vorhandener Pufferchip weder die Datenbusleitungen noch die Takt-, Befehls- und Adressbusleitungen wahlweise an ihren beiden Enden treiben könnte. Die schleifenförmige Führung des in dieser Druckschrift beschriebenen Busses erreicht, dass die Lesedaten in dieselbe Richtung laufen wie die entsprechenden Befehls-/Adressdaten, und durch die Register in den Schnittstellen wird die Summe der Einzelverzögerungen an den Schnittstellen jeweils für den Empfang der Befehls-/Adresssignale und die ausgegebenen Lesedaten bis diese an dem „IMP Nodemaster" ankommen, immer gleich gemacht. Dies geschieht aber nicht durch das Umschalten der Datenübertragungsrichtungen in einem Pufferchip.
• Die beiliegende 5 zeigt als schematische Layoutansicht, wie ein Speichermodul (DIMM) mit einem Pufferchip 110 (HUB) und acht Speicherchips intern aufgebaut sein kann. Strichpunktiert gezeichnete Taktsignalleitungen und gestrichelt gezeichnete Befehls- und Adressbusleitungen (C/A) werden vom Pufferchip 110 zentral getrieben, nacheinander an die Speicherbausteine 101, 102, ... 108 (DRAMs) in einer so genannten Fly-By-Topologie geführt und am Ende durch Abschlüsse a1, a2, b1, b2 abgeschlossen, um Signalreflexionen zu vermeiden. Die durch ausgezogene Linien in 5 veranschaulichten Datenbusleitungen (DQ) der DRAMs werden getrennt als Punkt-zu-Punkt-Verbindungen mit dem Pufferchip 110 verbunden.
• Bei den hohen Frequenzen, mit denen zukünftige Computer- und damit deren Speichersysteme betrieben werden, spielt die Laufzeit der Signale auf den oben genannten Verbindungsleitungen eine wesentliche Rolle. Für diese Laufzeit sei im Folgenden jeweils 200 ps für jede Strecke (Pufferchip zu DRAM und DRAM zu DRAM) angenommen. Vom Pufferchip 110 zum ersten DRAM (zum Beispiel 104) brauchen alle Signale (CLK, C/A, DQ, DQS) somit 200 ps, zum vierten DRAM (zum Beispiel 101) 800 ps. Da Taktsignal CLK und Befehls- und Adresssignal C/A die gleiche Laufzeit haben, können Befehle und Adressen problemlos vom Pufferchip 110 zum jeweiligen DRAM-Chip übertragen werden. Ähnliches gilt für die Übertragung von Schreibdaten (DQ, DQS) an die DRAMs. Vom Standpunkt des Gesamtsystems spielt es nur eine untergeordnete Rolle, dass der eigentliche Schreibvorgang in den DRAMs jeweils zu unterschiedlicher Zeit stattfindet.
• Sollen Daten von den DRAMs gelesen werden, ergibt sich folgendes Problem: aufgrund der Laufzeiten der CLK-Signale und der C/A-Signale auf dem Bus empfangen die DRAM-Chips den Lesebefehl zu unterschiedlichen Zeiten. Die Differenz zwischen erstem und letztem DRAM beträgt in unserem Beispiel 600 ps. Nach einer gewissen Zeit, die für alle DRAMs als gleich angenommen sei, beginnen die DRAM-Chips ihre Daten an den Pufferchip 110 zurückzuschicken. Die Laufzeit vom DRAM-Chip zum Pufferchip hängt nun wieder von der Position des DRAM-Chips auf dem Speichermodul (DIMM) ab, wobei die Laufzeit bei dieser Anordnung für den DRAM-Chip am längsten ist, der den Befehl als letzter empfangen hatte. Daher werden die Daten zeitlich versetzt am Pufferchip 110 eintreffen und zwar jeweils um die doppelte Laufzeit vom Pufferchip 110 zum DRAM-Chip versetzt. Von den ersten zu den letzten Daten vergehen daher 1200 ps = 1,2 ns.
• Dieser Zeitversatz in den Lesedaten beschränkt entweder die maximale Betriebsfrequenz auf Werte, die deutlich kleiner sind als 800 MHz (= 1,125 ns) oder muss durch eine komplizierte Schaltung im Pufferchip ausgeglichen werden, welche zu einer weiteren Verzögerung der Daten führen wird, da die frühesten Daten um mindestens 1,2 ns plus die Verarbeitungszeit der Ausgleichsschaltung verzögert weitergegeben werden können.
• Der Erfindung liegt demnach die Aufgabe zugrunde, ein Speichermodul der eingangs genannten Art so zu ermöglichen, dass sich die unvermeidlichen Zeitdifferenzen für Befehls- und Adresssignale und für die Schreib/Lesedaten kompensieren.
• Diese Aufgabe wird anspruchsgemäß gelöst. Der erfindungsgemäßen Lösung liegt das Prinzip zugrunde, beim Lesen von den DRAMs die Flugrichtung der Befehls- und Adresssignale sowie der Taktsignale zur Flugrichtung der Signale auf dem DQ-Bus gleichzurichten bzw. alternativ die Flugrichtung der DQ-Signale zur Flugrichtung der Befehls- und Adresssignale und der Taktsignale gleichzurichten. Demnach ist ein erfindungsgemäßes Halbleiterspeichermodul dadurch gekennzeichnet, dass die Datenbusleitungen und/oder die Takt-, Befehls- und Adressbusleitungen jeweils an ihren beiden Enden mit dem Pufferchip verbunden und vom Pufferchip von diesen beiden Enden treibbar sind und Steuermittel vorgesehen und so eingerichtet sind, dass sie jeweils beim Schreiben und beim Lesen die Laufrichtungen der Datensignale und der Takt-, Befehls- und Adresssignale auf den entsprechenden Busleitungen gleichrichten.
• Wird der Pufferchip mit beiden Enden des DQ-Busses verbunden, so kann er bei einer Schreiboperation die Daten vom selben Ende her treiben, an dem auch Taktsignale und Befehls/Adresssignale getrieben werden. Auf diese Weise kommen die Daten synchron zum Taktsignal am Speicherchip an. Bei einer Leseoperation werden die Daten nun nicht mehr an diesem Ende des DQ-Busses gelesen, sondern am anderen Ende, so dass sich Takt-, Befehls-, Adress- und Lesedaten DQ in dieselbe Richtung bewegen. Da sich der Pufferchip nicht physikalisch an beiden Enden eines linearen Busses befinden kann, wird dazu der DQ-Bus zu einer Schleife auf dem Speichermodul geschlossen bzw. gefaltet.
• Alternativ kann der Befehls/Adress-Bus an beiden Enden getrieben und der Datenbus nur einseitig angeschlossen werden. In diesem Fall werden beim Schreiben die Befehls/Adresssignale vom selben Ende wie die Datensignale auf den Datenbusleitungen getrieben, beim Lesen am anderen Ende. In beiden alternativen Fällen bewegen sich die Daten beim Schreiben wie beim Lesen in dieselbe Richtung wie die Befehls/Adresssignale. Bei einer Leseoperation wird dadurch erreicht, dass die Daten praktisch gleichzeitig am Pufferchip ankommen. Deshalb lässt sich dessen Datenempfangsstufe wesentlich einfacher aufbauen und das System bei wesentlich höheren Frequenzen betreiben.
• Selbstverständlich ist zur Verwirklichung des erfindungsgemäßen Prinzips auch möglich, sowohl die Datensignalleitungen als auch die Takt-Befehls- und Adressleitungen an beiden Enden am Pufferchip anzuschließen.
• Im Folgenden wird die Erfindung anhand von in der Zeichnung veranschaulichten Ausführungsbeispielen näher erläutert. Die Zeichnungsfiguren zeigen im Einzelnen:
• 1 schematisch eine Layoutansicht eines erfindungsgemäßen Halbleiterspeichermoduls mit einem Pufferchip und einem Schleifenbus über vier in einer Reihe hintereinander angeordnete Speicherchips;
• 2A und 2B jeweils eine schematische Draufsicht und eine Schnittansicht auf ein DIMM-Halbleiterspeichermodul zur Veranschaulichung der physikalischen Realisierung des Schleifenbusses über mehrere Speicherchips auf der Vorder- und Rückseite des DIMM-Speichermoduls und mit Vias am Rand desselben;
• 3 schematisch ein Halbleiterspeichermodul gemäß der Erfindung zur Veranschaulichung des Datenflusses über den Schleifenbus;
• 4 die eingangs bereits erläuterte Topologie eines herkömmlichen Speichersystems mit verketteten Pufferchips und
• 5 die ebenfalls eingangs bereits erläuterte schematische Layoutansicht eines herkömmlichen Halbleiterspeichermoduis mit einem Pufferchip und acht Speicherchips.
• In der ein erfindungsgemäßes Halbleiterspeichermodul 100 in schematischer Layoutansicht darstellenden 1 sind von beispielsweise vier mit den Bezugszahlen 1, 2, 3 und 4 bezeichneten Speicherchips erfindungsgemäß die Datenbusleitungen DQ, DQS an beiden Enden mit einem einzelnen Pufferchip 10 verbunden. Gestrichelt angedeutet ist, dass auch die Befehls- und Adressbusleitungen C/A sowie auch die Taktleitungen CLK des modulinternen Busses 12 beidseitig am Pufferchip 10 angeschlossen sein können. Um die erfindungsgemäße Lauf- oder Flugrichtung der Datensignale DQ, DQS bezogen auf die Befehls- und Adresssignale C/A und die Taktsignale CLK festzulegen bzw. umzukehren, weist der Pufferchip 10 eine Steuereinrichtung 11 auf, die bei einer alternativen Ausführung dafür sorgt, dass sich im Fall des Datenschreibens Taktsignal CLK, Befehls- und Adresssignale C/A und Datensignale DQ, DQS in dieselbe Richtung bewegen. Das heißt, dass die im Pufferchip 10 befindliche Steuereinrichtung 11 bei der Schreiboperation dafür sorgt, dass die Datenbusleitungen DQ, DQS an dem Ende getrieben werden, das mit dem treibenden Ende der Taktbusleitungen CLK und der Befehls- und Adressbusleitungen zusammenfällt. Ferner sorgt die Steuereinrichtung 11 im Falle einer Leseoperation dafür, dass sich die Taktsignale CLK und die Befehls- und Adresssignale C/A und Datensignale DQ, DQS ebenfalls in dieselbe Richtung bewegen, das heißt, dass die Daten am Pufferchip 10 am anderen Ende der DQ-Busschleife empfangen werden. Dabei wird der zeitliche Versatz zwischen den Speicherchips beim Befehlsempfang durch die unterschiedlichen Laufzeiten der Daten längs der Schleife gerade wieder kompensiert. Das jeweils nicht getriebene Ende der Datenbusleitungen DQ, DQS wird vom Pufferchip 10 abgeschlossen, insbesondere aktiv abgeschlossen, um Signalreflexionen am Leitungsende zu vermeiden.
• Wie schon erwähnt, können Taktleitungen CLK und Befehls- und Adressleitungen C/A ebenfalls schleifenartig zum Pufferchip 10 zurückgeführt werden. Die Datenbusleitungen DQ/DQS können alternativ auch nur einseitig an dem Pufferchip 10 angeschlossen werden, falls beide Enden der Befehls- und Adressleitungen C/A am Pufferchip 10 angeschlossen sind. In diesem Fall wird für Lesekommandos die Signallaufrichtung bzw. Flugrichtung auf den Taktleitungen CLK und den Befehls- und Ad ressleitungen C/A umgekehrt, das heißt diese werden an dem Ende getrieben, das dem DQ-Ende der Schleife gegenüberliegt.
• Es wurde schon erwähnt, dass ein erfindungsgemäßes Halbleiterspeichermodul als DIMM-Modul realisiert sein kann und zum Beispiel 16 DRAM-Chips, insbesondere DDR-DRAM-Chips zusammen mit dem Pufferchip 10 auf dem Halbleiterspeichermodul vorgesehen sein können. 2A zeigt in schematischer Draufsicht eine Seite eines derartigen mit DRAMs und einem Pufferchip 10 bestückten DIMM-Halbleiterspeichermodul 100. In der physikalischen Realisierung werden Verbindungsleitungen vom Pufferchip 10 zunächst zu mehreren DRAMs 1–8 auf einer Seite des Halbleiterspeichermoduls geführt, dann mittels Vias zur anderen Seite durchkontaktiert, dort an weitere DRAM-Chips 9–16 angeschlossen und zum Pufferchip 10 zurückgeführt. Auf diese Weise ergibt sich für die Busleitungen eine geschlossene Schleife mit Start- und Endpunkt am Pufferchip 10. Dies ist deutlich in der Schnittdarstellung der 2B veranschaulicht.
• Anhand der 3 ist der Datenfluss auf einem erfindungsgemäßen Halbleiterspeichermodul, insbesondere einem DIMM-Modul mit einem erfindungsgemäßen Schleifenbus veranschaulicht. Hier wird deutlich, dass mit der vorgeschlagenen Anordnung eines Halbleiterspeichermoduls 100 das eingangs genannte Problem gelöst wird, da sowohl beim Lesen als auch Schreiben von Daten sich diese immer in dieselbe Richtung wie die Kommandos bewegen. Sie kommen daher im Lesefall praktisch gleichzeitig am Pufferchip an. Mit a sind die (aktiven) Abschlüsse bezeichnet.
• Es ist noch zu erwähnen, dass bei den in 1 und 3 veranschaulichten Halbleiterspeichermodulen der Pufferchip 10 lediglich vereinfachend U-förmig dargestellt ist, wodurch eine unübersichtliche Darstellung von Schleifen vieler paralleler Leitungen vermieden werden konnte. Außerdem ist in den
• 1 und 3 mit der römischen Ziffer II die Verbindung zur anderen Modulseite angedeutet.

100, 200

Haibleiterspeichermodul

10, 110, 210

Pufferchip

1–8, 9–16; 101–108

DRAM-Speicherchips

300

Speichercontroller

400

Speicherhauptbus vom Speichercontroller zu den einzelnen Halbleiterspeichermodulen

11

Steuereinrichtung

C/A

Befehls- und Adressbusleitungen

CLK

Taktbusleitungen

DQ/DQS

Datenbusleitungen

12

modulinterner Bus

a, a1, a2, b1, b2

Leitungsabschlüsse

I–IV

Speicherbänke

Claims (7)

1. Halbleiterspeichermodul mit mindestens einem Speicherchip (1, 2, 3, ..., 8) und einem Takt-(CLK), Adress-(A) und Befehlssignale (C) zum Speicherchip (1, 2, 3, ..., 8) und Datensignale (DQ, DQS) zum/vom Speicherchip über einen modulinternen Takt-, Adress-, Befehls- und Datenbus (12) treibenden und empfangenden Pufferchip (10), der eine Schnittstelle zu einem äußeren Speicherhauptbus bildet, dadurch gekennzeichnet, dass die Datenbusleitungen (DQ, DQS) und/oder die Takt-(CLK), Befehls-(C) und Adressbusleitungen (A) jeweils an ihren beiden Enden mit dem Pufferchip (10) verbunden und vom Pufferchip (10) von diesen beiden Enden treibbar sind und Steuermittel (11) vorgesehen und so eingerichtet sind, dass sie jeweils beim Schreiben und beim Lesen die Laufrichtungen der Datensignale (DQ, DQS) und der Takt-(CLK), Befehls-(C) und Adresssignale (A) auf den entsprechenden Busleitungen gleichrichten.
2. Halbleiterspeichermodul nach Anspruch 1, dadurch gekennzeichnet, dass nur die Datenbusleitungen (DQ, DQS) an ihren beiden Enden mit dem Pufferchip (10) verbunden sind und dieser bei einer Schreiboperation die Schreibdatensignale von dem Ende der Datenbusleitung treibt, von dem er auch die Takt-(CLK), Befehls-(C) und Adresssignale (A) treibt und bei einer Leseoperation die Lesedatensignale am anderen Ende der Datenbusleitungen empfängt.
3. Halbleiterspeichermodul nach Anspruch 1, dadurch gekennzeichnet, dass nur die Takt-(CLK), Befehls-(C) und Adressbusleitungen (A) an ihren beiden Enden mit dem Pufferchip (10) verbunden sind und dieser bei einer Schreiboperation die Takt-(CLK), Befehls-(C) und Adresssignale (A) von dem Ende der Takt- (CLK), Befehls-(C) und Adressbusleitungen (A) treibt, an dem auch die Datensignale (DQ, DQS) getrieben werden und bei einer Leseoperation die Takt-(CLK), Befehls-(C) und Adresssignale (A) vom anderen Ende der entsprechenden Busleitungen treibt.
4. Halbleiterspeichermodul nach Anspruch 3, dadurch gekennzeichnet, dass der Pufferchip (10) weiterhin Abschlussmittel (a) aufweist, die einen Abschluss der Busleitungen jeweils an ihrem eingangsseitigen Ende bewirken.
5. Halbleiterspeichermodul nach Anspruch 4, dadurch gekennzeichnet, dass die Abschlussmittel (a) aktiv steuerbar sind.
6. Halbleiterspeichermodul nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass mehrere in einer Reihe hintereinander angeordnete Speicherchips (1, 2, 3, ..., 8) durch den modulinternen Bus (12) mit dem einen Pufferchip (10) verbunden bzw. verbindbar sind.
7. Halbleiterspeichermodul nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherchips (1, 2, 3, ..., 8) mit mehrfacher Datenrate betriebene, insbesondere DDR-DRAM-Chips sind und die Datensignale (DQ, DQS) ein Datenstrobesignal (DQS) enthalten.