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DE10308926B4 - Halbleiterchipanordnung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Halbleiterchipanordnung mit einem Trägerelement (1) und mindestens einem ersten (2) und einem zweiten Halbleitersubstrat (3),
– wobei jedes der beiden Halbleitersubstrate (2, 3) mindestens eine Leiterbahn (10) sowie mindestens einen mit der Leiterbahn (10) elektrisch verbundenen Kontaktbereich (8) aufweist, welcher in einer Seitenfläche (12) des jeweiligen Halbleitersubstrats (2, 3) angeordnet ist, und
– wobei das zweite Halbleitersubstrat (3) auf dem ersten Halbleitersubstrat (2) und das erste Halbleitersubstrat (2) auf dem Trägerelement (1) angeordnet ist, so daß eine senkrecht zu einer Seitenfläche (12) des zweiten Halbleitersubstrats (3) verlaufende erste Hauptfläche (5) des zweiten Halbleitersubstrats (3) auf dem ersten Halbleitersubstrat (2) aufliegt und eine senkrecht zu einer Seitenfläche (12) des ersten Halbleitersubstrats (2) verlaufende erste Hauptfläche (5) des ersten Halbleitersubstrats (2) auf dem Trägerelement (1) aufliegt und ein elektrischer Kontakt zwischen den Kontaktbereichen (8) des ersten und des zweiten Halbleitersubstrats (2, 3) hergestellt ist.

Description

  • Die Erfindung betrifft eine Halbleiterchipanordnung sowie ein Verfahren zu ihrer Herstellung.
  • In herkömmlichen Halbleiterchips sind die Kontakte, über die Signale zwischen verschiedenen Chips ausgetauscht werden, auf der Oberseite des Chips angebracht, auf der auch die elektronischen Schaltkreise angeordnet sind. Je nach verwendetem Packagetyp werden diese Kontakte mit einer geeigneten Zwischenschicht (z.B. Interposer oder Zwischenplatine) auf entsprechende Gegenkontakte in einer Platine gelötet, etwa in JP 2001267491 A . Die Signalübertragung zwischen mehreren Halbleiterchips erfolgt über Leiterbahnen der Platine.
  • Mit dem bisher verwendeten Konzept der Signalübertragung über Platinen-Leiterbahnen ergibt sich das Problem, daß Signale stets über mehrere Kontaktstellen, nämlich vom Chip zur Platinen-Leiterbahn und von der Platinen-Leiterbahn zum Chip, und über große Entfernungen übertragen werden müssen. Bei einer hohen Leiterbahndichte werden außerdem teurere Mehrlagenplatinen notwendig, deren Preis mit jeder zusätzlichen Leiterbahnschicht ansteigt.
  • Diese Probleme stehen einer ständigen Beschleunigung der Signalübertragung bei einer Verringerung der relativen Signalamplituden, d.h. der Spannungswerte, sowie einer stetigen Verkleinerung der elektronischen Gesamtsysteme im Wege.
  • In der US 6,014,313 wird eine dreidimensionale Halbleiterchipanordnung beschrieben, bei der horizontale elektrische Verbindungen zwischen benachbarten Chips verschiedener Chipstapel über Verbindungselemente, die über den benachbarten Chips angeordnet sind, bereitgestellt werden. Ein elektrischer Kontakt zwischen jeweils den Chips und diesen Verbindungselementen wird jedoch, wie auch genauer in der US 5,963,689 ausgeführt wird, wieder über Oberflächenkontakte hergestellt.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine verbesserte Halbleiterchipanordnung aus einem Trägerelement und mindestens zwei Halbleiterchips bereitzustellen, bei der auf einfache und besonders effiziente Weise Signale zwischen den Halbleiterchips ausgetauscht werden können.
  • Die der Erfindung zugrundeliegende Aufgabe wird gelöst durch eine Halbleiterchipanordnung gemäß Anspruch 1 mit einem Trägerelement und mindestens einem ersten und einem zweiten Halbleitersubstrat,
    • – wobei jedes der beiden Halbleitersubstrate mindestens eine Leiterbahn sowie mindestens einen mit der Leiterbahn elektrisch verbundenen Kontaktbereich aufweist, welcher in einer Seitenfläche des jeweiligen Halbleitersubstrats angeordnet ist, und
    • – wobei das zweite Halbleitersubstrat auf dem ersten Halbleitersubstrat und das erste Halbleitersubstrat auf dem Trägerelement angeordnet ist, so daß eine senkrecht zu einer Seitenfläche des zweiten Halbleitersubstrats verlaufende erste Hauptfläche des zweiten Halbleitersubstrats auf dem ersten Halbleitersubstrat aufliegt und eine senkrecht zu einer Seitenfläche des ersten Halbleitersubstrats verlaufende erste Hauptfläche des ersten Halbleitersubstrats auf dem Trägerelement aufliegt und ein elektrischer Kontakt zwischen den Kontaktbereichen des ersten und des zweiten Halbleitersubstrats hergestellt ist.
  • Die der Erfindung zugrundeliegende Aufgabe wird ferner durch eine Halbleiterchipanordnung gemäß Anspruch 2 gelöst sowie durch jeweils ein Verfahren gemäß Anspruch 9 und Anspruch 10.
  • Die vorliegende Erfindung sieht vor, daß die elektrischen Signale nicht nur über die konventionellen Kontakte an der Chipoberseite, sondern auch über laterale Kontaktbereiche, die an den seitlichen Chipflächen angeordnet sind, übertragen werden. Die lateralen Kontaktbereiche können dabei als horizontal und/oder vertikal verbindende Kontakte, die sich in der seitlichen Chipfläche etwa bis zur Chipunterseite erstrecken, ausgeführt sein. Horizontale Kontakte werden dabei zwischen auf der Platine nebeneinander liegenden Chips ausgebildet, während vertikal verbindende Kontake übereinanderliegende Chips verbinden.
  • Die lateralen Kontaktbereiche können so ausgeführt sein, daß die Kontakte außerhalb des Chips angebracht sind, indem sie beispielsweise in einen Sägerahmen (Kerf), der keinerlei Chipkomponenten sondern lediglich beispielsweise Teststrukturen enthält, integriert sind. Beim Zerteilen der Wafer wird dieser Sägerahmen üblicherweise entfernt; enthält er jedoch die lateralen Kontaktbereiche, so sind die Wafer derart zu zerteilen, daß zunächst jeweils ein kleiner Teil der lateralen Kontaktbereiche erhalten bleibt. Nach dem Vereinzelungsschritt kann dann ein restlicher Teil des Sägerahmens beispielsweise durch Rückätzen entfernt werden, so daß die lateralen Kontaktbereiche frei herausstehen.
  • Alternativ können die lateralen Kontaktbereiche auch – wie die herkömmlichen Oberflächenkontakte – in die seitlichen Chipflächen hineingearbeitet sein. Dann ist gegebenenfalls eine zusätzliche Isolationsschicht nötig, die den Chip seitlich umgibt, um einen Kurzschluß mit dem Bulksilizium beziehungsweise den anderen Kontakten zu verhindern. Werden die Halbleiterchips derart dicht nebeneinander auf der Platine angeordnet, daß nicht nur die lateralen Kontaktbereiche miteinander elektrisch verbunden werden, sondern auch das jeweilige Bulk-Silizium, könnten unerwünschte Wechselwirkungen auftreten, wenn verschiedenartige Chips mit unterschiedlichen Potentialen vorgespannt werden. Deshalb ist es in diesem Fall notwendig, die seitlichen Chipflächen zusätzlich voneinander zu isolieren.
  • Gemäß der vorliegenden Erfindung können vertikal und horizontal verbindende Kontakte kombiniert werden, indem die Kontaktbereiche an der seitlichen Chipfläche so ausgeführt werden, daß sie bis zur Chipunterseite reichen. Dadurch können sowohl seitlich benachbarte als auch darunter liegende Chips gleichzeitig kontaktiert werden. Dies ist einerseits deshalb vorteilhaft, weil ein sowohl vertikal als auch horizontal verbindender Kontakt in nur einem Verfahrensschritt kostengünstig und einfach hergestellt werden kann. Andererseits können dadurch Chips besonders platzsparend auf- und nebeneinander angeordnet werden. Dies führt zu niedrigeren Kosten, da beispielsweise billigere Platinen mit weniger Leiterbahnen verwendet werden können.
  • Entsprechend können die Halbleiterchips auf engstem Raum angeordnet werden, beispielsweise in Stapeln oder Clustern. Es sind kompakte dreidimensionale Chipanordnungen, bei denen elektrische Signale über Kontaktbereiche innerhalb der Chipseitenfläche ausgetauscht werden, herstellbar.
  • Gemäß der vorliegenden Erfindung können die lateralen, in der Chipseitenfläche freiliegenden Kontaktbereiche auch mit herkömmlichen vertikalen Kontakten, die sich beispielsweise im Randbereich befinden, aber nicht an der Chipseitenfläche freiliegen, kombiniert vorgesehen werden.
  • Die vorliegende Erfindung kann auf beliebige Halbleiterchips, die beispielsweise jeweils gleiche oder voneinander verschiedene elektronische Bauelemente oder Halbleiterschaltungen aufweisen, angewendet werden. Sie kann insbesondere auf Platinen mit DRAM-Bausteinen wie beispielsweise SDRAMs (synchronous dynamic random access memory) oder auf Speichermodule wie beispielsweise SO-DIMMs (small outline – dual in-line memory module) angewendet werden. Die vorliegende Erfindung eignet sich für Bauelemente mit Packages wie beispielsweise vom CSP-Typ ("chip size package"), bei denen der prozessierte Silizumchip ohne Gehäuse direkt auf eine Platine aufgebracht wird.
  • Die vorliegende Erfindung ist auch auf Halbleiterchips anwendbar, die lediglich Leiterbahnen und keine elektronischen Schaltungen enthalten, d. h. die ausschließlich zum Verbinden benachbarter Chips verwendet werden.
  • Die Halbleiterchipanordnung der vorliegenden Erfindung ermöglicht eine effiziente Signalübertragung bei hoher Geschwindigkeit. Dabei treten erheblich kürzere Signalwege mit entsprechend geringeren Verlusten durch Rauschen und parasitäre Störelemente wie beispielsweise Widerstände auf. Umwege über lange Leiterbahnen auf einer Platine und zusätzliche Kontaktwiderstände entfallen. Innerhalb einer Platine, d.h. einem Trägerelement für Halbleitersubstrate, werden Verbindungsleitungen eingespart. Dadurch werden die Kosten bei Design und Layout der Platinen verringert und gegebenenfalls auch die Anzahl der Platinenschichten reduziert. Die Platinen können verkleinert werden, da benachbarte Chips ohne Zwischenraum direkt nebeneinander aufgebracht werden können.
  • Da Umwege über Platinenleitungen nicht mehr erforderlich sind, werden die Signalwege verringert. Entsprechend sind niedrigere Signalamplituden realisierbar. Dieser Effekt ist insbesondere bei horizontalen Verbindungen zwischen Stapeln aus mehreren aufeinander angeordneten Halbleiterchips vorteilhaft, wenn die Signale nicht über lange vertikale Viakontakte übertragen werden dürfen. Die parasitären Effekte durch Platinenleitungen, Kontaktwiderstände usw. werden verringert. Insbesondere ist auch keine Impedanzanpassung zwischen der Leiterbahn auf der Platine und den Leiterbahnen in den jeweiligen Chips erforderlich. Entsprechend sind höhere Frequenzen und kleinere Amplituden bei der Signalübertragung möglich.
  • Die Halbleiterchips können durch wesentlich kostengünstere Klebeverfahren auf der Platine fixiert werden. Das thermische Budget wird durch den Klebeprozeß nicht erhöht.
  • Die vorliegende Erfindung eröffnet neue Möglichkeiten zur Anbringung von Kontakten bei Chips mit einer hohen Anzahl von Kontakten. Bei Graphik-DRAMs mit 64 Datenausgängen oder Prozessorchips reicht häufig der Platz an der Oberfläche nicht mehr für alle Kontakte aus. Dadurch, daß laterale Kontaktbereiche an den Seitenflächen genutzt werden, können pro Chip mehr Kontakte untergebracht werden oder es ist eine Verringerung der Chipfläche möglich, ohne daß die Anzahl der Kontakte verringert werden muß.
  • Die vorliegende Erfindung ermöglicht darüber hinaus die Kontaktierung niederer Metallisierungsschichten, die nicht mit Via-Kontakten an die Chipoberfläche verbunden sind. Dies ist ein entscheidender Vorteil von lateralen Kontaktbereichen im Vergleich zu konventionellen Kontakten an der Chipoberseite, die alle über Via-Kontakte zur obersten Metallisierungsschicht herausgeführt werden müssen.
  • Vorzugsweise ist vorgesehen, daß die Halbleitersubstrate im Bereich einer ersten Hauptfläche jeweils eine integrierte Schaltung aufweisen, die mit der Leiterbahn des jeweiligen Halbleitersubstrats verbunden ist. Es können bei jedem Halbleitersubstrat im Bereich einer ersten Hauptfläche eine oder mehrere Lagen von Schaltungen vorgesehen sein, von denen mindestens eine mit der mit dem Kontaktbereich verbundenen Leiterbahn verbunden ist.
  • Vorzugsweise ist vorgesehen, daß auf die Kontaktbereiche in den Seitenflächen der Halbleitersubstrate ein leitfähiges Material aufgebracht ist. Das leitfähige Material kann ein Kleber, ein Lötmaterial, ein Bondmaterial oder ein anderweitiges, für leitende Verbindungen geeignetes Material sein.
  • Vorzugsweise ist vorgesehen, daß das erste Halbleitersubstrat mit seiner Unterseite an dem Trägerelement befestigt ist. Das erste Halbleitersubstrat kann auf dem Trägerelement mit einem Kleber fixiert sein oder über elektrische Kontakte, etwa durch Lötverbindungen, oder durch mechanische Verbindungen an dem Trägerelement befestigt sein.
  • Vorzugsweise ist vorgesehen, daß sich die Kontaktbereiche des ersten und des zweiten Halbleitersubstrats jeweils von einer ersten Hauptfläche bis zu einer zweiten Hauptfläche des jeweiligen Halbleitersubstrats erstrecken. Ebenso ist vorzugsweise vorgesehen, daß sich der Kontaktbereich des dritten Halbleitersubstrats bis zu einer ersten Hauptfläche des dritten Halbleitersubstrats erstreckt. Ferner kann der Kontaktbereich des dritten Halbleitersubstrats ebenfalls bis zu einer zweiten Hauptfläche des zweiten Halbleitersubstrats reichen. Durch die sich bis zu den Hauptflächen erstreckenden Kontaktbereiche in den Seitenflächen können auch an die Hauptflächen angrenzende benachbarte Halbleitersubstrate unmittelbar über die in seitlich angeordneten Kontaktbereiche kontaktiert werden. Halbleitersubstrate lassen sich so in allen drei Raumrichtungen benachbart zueinander angeordnen und miteinander elektrisch verbinden.
  • Vorzugsweise ist vorgesehen, daß auf den Halbleitersubstraten jeweils ein dynamischer Schreib-Lese-Speicher ausgebildet ist. Die Halbleitersubstrate können ebenso anderweitige Schaltungen aufweisen.
    •
  • Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert werden. Es zeigen:
  • 1A eine herkömmliche Halbleiterchipanordnung,
  • 1B zwei Halbleitersubstrate mit lateralen Kontaktbereichen und ein Trägerelement vor dem Zusammenfügen,
  • 1C eine fertige herkömmliche Halbleiterchipanordnung mit zwei Halbleitersubstraten und dem Trägerelement,
  • die 2A bis 2C eine Halbleiterchipanordnung mit zwei Halbleitersubstraten und dem Trägerelement gemäß einer zweiten Ausführungsform der Erfindung und
  • die 3A und 3B eine Halbleiterchipanordnung mit zwei Halbleitersubstraten und dem Trägerelement gemäß einer dritten Ausführungsform der Erfindung.
  • 1A zeigt eine herkömmliche Halbleiterchipanordnung. In 1A bezeichnet das Bezugszeichen 1 ein Trägerelement, Bezugszeichen 2 ein erstes Halbleitersubstrat und Bezugszeichen 3 ein zweites Halbleitersubstrat. Auf den Oberseiten 5 der Halbleitersubstrate 2 und 3 sind sowohl die elektronischen Schaltkreise 11 angeordnet als auch die elektrischen Oberseitenkontakte 4. Die Halbleitersubstrate 2 und 3 werden derart auf dem Trägerelement 1 angeordnet, daß die Oberseiten 5 der Substrate auf dem Trägerelement 1 aufliegen und ein elektrischer Kontakt zwischen den Oberseitenkontakten 4 der Substrate und den Kontakten 6 dem Trägerelement hergestellt wird.
  • Die Signalübertragung zwischen den Chips 2, 3 übernehmen in die Platine 1 eingebettete Leiterbahnen 7a, 7b, 7c, 7d und 7e. Dabei gibt es Ein- oder Mehrlagenplatinen, je nach der Dichte der Leiterbahnen. Je mehr Lagen benötigt werden, desto teurer werden die Platinen und damit auch das elektronische Gesamtsystem.
  • In 1B bezeichnet das Bezugszeichen 2 einen ersten Chip, der im Bereich seiner Oberseite 5 eine oder mehrere elektronische Schaltungen 11 oder Bauelemente, insbesondere Integrierte Schaltungen wie beispielsweise DRAM-Speicherzellen, Oberflächenkontakte 4 und in seiner Seitenfläche 12 laterale Kontakte 8 aufweist. Leiterbahnen 10, die eine elektrische Verbindung zwischen den lateralen Kontakten 8 und den elektronischen Schaltungen 11 bereitstellen, sind ebenfalls vorgesehen. Das Bezugszeichen 3 bezeichnet einen zweiten Chip, der im Bereich seiner Oberseite 5 ebenfalls mehrere elektronische Schaltungen, Oberflächenkontakte 4 und in seiner Seitenfläche 12 laterale Kontakte 8 aufweist. Das Bezugszeichen 1 bezeichnet eine Platine mit elektrischen Kontakten 6 und Leiterbahnen 7a, 7b, 7e.
  • Die elektronischen Schaltungen oder Bauelemente beider Chips 2 und 3 wurden in herkömmlicher Weise hergestellt. Zusätzlich besitzen die Chips jedoch noch elektrische Kontakte 8 in ihrer Seitenfläche. Diese lateralen Kontakte können dabei in beliebiger Weise hergestellt sein.
  • Gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung werden, wie in 1C gezeigt ist, die beiden Chips 2 und 3 derart auf der Platine 1 aufgebracht, daß jeweils die Chip-Oberseiten 5 auf der Platinenoberfläche aufliegen und die Seitenflächen 12 der beiden Chips 2 und 3 einander derart berühren, daß die lateralen Kontakte 8, die in den Seitenflächen angeordnet sind, miteinander verbunden werden, Der elektrische Kontakt kann dabei durch Aufbringen eines leitfähigen Klebers oder einer leitfähigen Paste verstärkt werden. Diese werden jedoch nur lokal aufgebracht, um einen Kurzschluß des lateralen Kontakts mit lateralen Kontakten an einer anderen Stelle des Chips oder mit dem Bulk-Silizium zu verhindern. Es ist auch möglich, den elektrischen Kontakt durch zwischen den Chips angeordnete leitende Zwischenelemente zu verbessern.
  • Dabei werden auch die Oberseitenkontakte 4 der Chips 2, 3 mit den elektrischen Kontakten 6 der Platine beispielsweise durch geeignete Lötverfahren elektrisch verbunden. Diese herkömmlichen vertikalen Kontakte sind für die Übertragung der Signale zu entfernten Chips erforderlich. Durch das Löten werden die Chips auch auf der Platine fixiert. Erfolgt der elektrische Anschluß der Leiterbahnen des Halbleiterchips ausschließlich über laterale Kontakte, so kann der Halbleiterchip mit kostengünstigeren Klebeverfahren auf der Platine fixiert werden.
  • Damit die lateralen Kontakte 8 der Chips 2 und 3 miteinander verbunden werden, ist eine genaue laterale Positionierung der Chips in der Größenordnung der lateralen Ausdehnung der Kontakte erforderlich. Dies ist mit heutigen Automaten erreichbar, deren Positioniergenauigkeit im Bereich von Mikrometern oder darunter liegt, da die laterale Ausdehnung der Kontakte etwa 100 μm beträgt.
  • Wie in 1C gezeigt, liegen beide Chips 2, 3 direkt nebeneinander auf der Platine 1. Es sind jeweils zwei laterale Kontakte 8 ausgebildet, die durch einen lokal aufgebrachten leitfähigen Kleber, eine leitfähige Paste, ein Lötmaterial oder Bondmaterial oder durch ein anderes leitfähiges Materialien verbunden sind und über die die Chips miteinander elektrische Signale austauschen. Dadurch werden in der Platine zwei Leiterbahnen 7c und 7d eingespart, und die Platinengröße kann insgesamt reduziert werden.
  • Bei Bedarf kann die Anordnung gehäust werden, nachdem die Halbleiterchips auf der Platine aufgebracht worden sind.
  • Gemäß einer zweiten Ausführungsform der vorliegenden Erfindung werden, wie in den 2A bis 2C veranschaulicht, zwei Halbleiterchips 2, 3 übereinander auf einer Platine 1 angeordnet und über vertikal verbindende laterale Kontakte 8 miteinander verbunden. Die beiden Halbleiterchips 2 und 3 haben denselben Aufbau wie die Halbleiterchips der ersten Ausführungsform, und dieselben Bezugszeichen bezeichnen jeweils dieselben Komponenten, Allerdings sind gemäß dieser Ausführungsform die lateralen Kontakte 8 in der Chip-Seitenfläche 12 derart ausgeführt, daß sie sich bis zur Chip-Unterseite 13 und bis zur Chip-Oberseite 12 erstrecken.
  • Zunächst wird, wie in 2A gezeigt, der erste Halbleiterchip 2 mit der Oberseite 5 nach unten auf die Platine 1 aufgebracht, so daß seine Oberseitenkontakte 4 mit den Platinenkontakten 6 elektrisch verbunden werden, und mit bekannten Verfahren fixiert. Die Unterseite des Chips liegt nunmehr oben. Sodann wird, wie in 2B veranschaulicht ist, der zweite Halbleiterchip 3 derart auf die Unterseite des ersten Halbleiterchips 2 aufgebracht, daß seine Oberseite auf der Unterseite des ersten Halbleiterchips 2 aufliegt. Er wird derart angeordnet, daß seine lateralen Kontakte 8 in Kontakt mit den lateralen Kontakten 8 des ersten Halbleiterchips 2 stehen. Gegebenenfalls wird dieser elektrische Kontakt durch lokales Aufbringen z. B. eines leitfähigen Klebers oder einer leitfähigen Paste verstärkt. Der sich ergebende Aufbau ist in 2C gezeigt.
  • Die lateralen Kontakte 8 können nun auf der Seite der Platine 1 mit Platinenkontakten verbunden werden, mit den lateralen Kontakten eines dritten Halbleiterchips oder mit Leiterbahnen 10 im Inneren des ersten Halbleiterchips 2 verbunden sein. Auch hier kann nach dem Zusammenbau der Komponenten die Packung gehäust werden.
  • Gemäß einer dritten Ausführungsform der vorliegenden Erfindung werden zunächst zwei Halbleiterchips 2, 3 nebeneinander auf einer Platine 1 so angeordnet, daß ihre lateralen Kontakte miteinander verbunden sind, wie in 3A gezeigt. Auch hier entspricht der Aufbau der verwendeten Halbleiterchips dem der vorhergehenden Ausführungsformen, und die in 3A gezeigte Anordnung entspricht der in 1B gezeigten Anordnung gemäß der ersten Ausführungsform der Erfindung. Allerdings erstreckt sich der laterale Kontakt 8 des zweiten Halbleiterchips 3 innerhalb seiner Seitenfläche 12 bis an seine Unterseite 13 und an seine Oberseite 5.
  • In einem nächsten Schritt wird ein dritter Halbleiterchip 9 derart auf dem zweiten Halbleiterchip 3 aufgebracht, daß seine Oberseite auf der Rückseite des zweiten Halbleiterchips 3 aufliegt und seine lateralen Kontakte 8 mit den lateralen vertikalen Kontakten des zweiten Halbleiterchips, gegebenenfalls nach lokalem Auftragen eines leitfähigen Klebers oder einer leitfähigen Paste, verbunden sind. Der dritte Halbleiterchip 9 ist ähnlich wie der erste und der zweite aufgebaut. Seine lateralen Kontakte 8 können sich je nach weiterer Verwendung, beispielsweise, wenn zusätzliche Chips aufgebracht und über laterale vertikale Kontakte verbunden werden sollen, bis zu seiner Unterseite 13 erstrecken.
  • Es ergibt sich der in 3B gezeigte Aufbau.
  • Entsprechend können mehrere Lagen gleichartiger oder unterschiedlicher Halbleiterchips auf- und nebeneinandergestapelt werden und miteinander durch die lateral an den Chipseitenwänden angordneten Kontakte elektrisch verbunden werden.
  • Ferner können einander benachbarte Halbleitersubstrate aneinander gepreßt an dem Trägerelement fixiert werden, so daß ein mechanischer Druck die elektrische Verbindung zwischen den Halbleitersubstraten bzw. ihren Kontaktbereichen herstellt.
    • 1
    Trägerelement
    2
    erstes Halbleitersubstrat
    3
    zweites Halbleitersubstrat
    4
    Oberseitenkontakt
    5
    erste Hauptfläche
    6
    Oberseitenkontakt des Trägerelements
    7a,...7e
    Leiterbahn
    8
    Kontaktbereich
    9
    drittes Halbleitersubstrat
    10
    Leiterbahn
    11
    elektronische Schaltung
    12
    Seitenfläche
    13
    zweite Hauptfläche

Claims (11)

  1. Halbleiterchipanordnung mit einem Trägerelement (1) und mindestens einem ersten (2) und einem zweiten Halbleitersubstrat (3), – wobei jedes der beiden Halbleitersubstrate (2, 3) mindestens eine Leiterbahn (10) sowie mindestens einen mit der Leiterbahn (10) elektrisch verbundenen Kontaktbereich (8) aufweist, welcher in einer Seitenfläche (12) des jeweiligen Halbleitersubstrats (2, 3) angeordnet ist, und – wobei das zweite Halbleitersubstrat (3) auf dem ersten Halbleitersubstrat (2) und das erste Halbleitersubstrat (2) auf dem Trägerelement (1) angeordnet ist, so daß eine senkrecht zu einer Seitenfläche (12) des zweiten Halbleitersubstrats (3) verlaufende erste Hauptfläche (5) des zweiten Halbleitersubstrats (3) auf dem ersten Halbleitersubstrat (2) aufliegt und eine senkrecht zu einer Seitenfläche (12) des ersten Halbleitersubstrats (2) verlaufende erste Hauptfläche (5) des ersten Halbleitersubstrats (2) auf dem Trägerelement (1) aufliegt und ein elektrischer Kontakt zwischen den Kontaktbereichen (8) des ersten und des zweiten Halbleitersubstrats (2, 3) hergestellt ist.
  2. Halbleiterchipanordnung mit einem Trägerelement (1) und mindestens einem ersten (2), einem zweiten (3) und einem dritten Halbleitersubstrat (9), – wobei das erste (2), das zweite (3) und das dritte Halbleitersubstrat (9) jeweils mindestens eine Leiterbahn (10) sowie mindestens einen mit der Leiterbahn (10) elektrisch verbundenen Kontaktbereich (8) aufweisen, welcher in einer Seitenfläche (12) des jeweiligen Halbleitersubstrats (2, 3, 9) angeordnet ist, und – wobei das erste (2) und das zweite Halbleitersubstrat (3) nebeneinander auf dem Trägerelement (1) angeordnet sind, so daß jeweils eine senkrecht zur Seitenfläche (12) verlaufende erste Hauptfläche (5) des ersten (2) und des zweiten Halbleitersubstrats (3) auf dem Trägerelement (1) aufliegt und ein elektrischer Kontakt zwischen den Kontaktbereichen (8) des ersten (2) und des zweiten Halbleitersubstrats (3) hergestellt ist, und – wobei das dritte Halbleitersubstrat (9) auf dem zweiten Halbleitersubstrat (3) angeordnet ist, so daß eine senkrecht zur Seitenfläche (12) des dritten Halbleitersubstrats (9) verlaufende erste Hauptfläche des dritten Halbleitersubstrats (9) auf einer zweiten Hauptfläche des zweiten Halbleitersubstrats (3) aufliegt und ein elektrischer Kontakt zwischen den Kontaktbereichen (8) des dritten (9) und des zweiten Halbleitersubstrats (3) hergestellt ist.
  3. Halbleiterchipanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Halbleitersubstrate (2, 3, 9) im Bereich einer ersten Hauptfläche jeweils eine integrierte Schaltung (11) aufweisen, die mit der Leiterbahn (10) des jeweiligen Halbleitersubstrats (2, 3, 9) verbunden ist.
  4. Halbleiterchipanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß auf die Kontaktbereiche (8) in den Seitenflächen der Halbleitersubstrate (2, 3, 9) ein leitfähiges Material aufgebracht ist.
  5. Halbleiterchipanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das erste Halbleitersubstrat (2) mit seiner Unterseite an dem Trägerelement (1) befestigt ist.
  6. Halbleiterchipanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß sich die Kontaktbereiche (8) des ersten (2) und des zweiten Halbleitersubstrats (3) jeweils von einer ersten Hauptfläche (5) bis zu einer zweiten Hauptfläche (13) des jeweiligen Halbleitersubstrats (2, 3) erstrecken.
  7. Halbleiterchipanordnung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß sich der Kontaktbereich (8) des dritten Halbleitersubstrats (9) bis zu einer ersten Hauptfläche (5) des dritten Halbleitersubstrats (9) erstreckt.
  8. Halbleiterchipanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß auf den Halbleitersubstraten (2, 3, 9) jeweils ein dynamischer Schreib-Lese-Speicher ausgebildet ist.
  9. Verfahren zur Herstellung einer Halbleiterchipanordnung mit den Schritten: – Bereitstellen eines Trägerelements (1), – Bereitstellen mindestens eines ersten (2) und eines zweiten Halbleitersubstrats (3), wobei das erste (2) und das zweite Halbleitersubstrat (3) jeweils mindestens eine Leiterbahn (10) sowie mindestens einen mit der jeweiligen Leiterbahn (10) elektrisch verbundenen Kontaktbereich (8) aufweisen, welcher in einer Seitenfläche (12) des jeweiligen Halbleitersubstrats (2, 3) angeordnet ist, – Aufbringen des ersten Halbleitersubstrats (2) auf das Trägerelement (1), so daß eine senkrecht zu der Seitenfläche (12) des ersten Halbleitersubstrats (2) verlaufende erste Hauptfläche (5) des ersten Halbleitersubstrats (2) auf dem Trägerelement (1) aufliegt, und – Aufbringen eines zweiten Halbleitersubstrats (3) auf das erste Halbleitersubstrat (2), so daß eine senkrecht zu der Seitenfläche (12) des ersten Halbleitersubstrats (2) verlaufende erste Hauptfläche (5) des ersten Halbleitersubstrats (2) auf einer zweiten Hauptfläche des ersten Halbleitersubstrats (2) aufliegt und ein elektrischer Kontakt zwischen den Kontaktbereichen (8) des ersten (2) und des zweiten Halbleitersubstrats (3) hergestellt wird.
  10. Verfahren zur Herstellung einer Halbleiterchipanordnung mit den Schritten: – Bereitstellen eines Trägerelements (1), – Bereitstellen mindestens eines ersten (2), eines zweiten (3) und eines dritten Halbleitersubstrats (9), wobei das erste (2), das zweite (3) und das dritte Halbleitersubstrat (9) jeweils mindestens eine Leiterbahn (10) sowie mindestens einen mit der jeweiligen Leiterbahn (10) elektrisch verbundenen Kontaktbereich (8) aufweisen, welcher in einer Seitenfläche (12) des jeweiligen Halbleitersubstrats (2, 3, 9) angeordnet ist, – Aufbringen des ersten (2) und des zweiten Halbleitersubstrats (3) nebeneinander auf das Trägerelement (1), daß jeweils eine senkrecht zu der Seitenfläche (12) verlaufende erste Hauptfläche (5) des ersten (2) und des zweiten Halbleitersubstrats (3) auf dem Trägerelement (1) aufliegt und ein elektrischer Kontakt zwischen den Kontaktbereichen (8) des ersten (2) und des zweiten Halbleitersubstrats (3) hergestellt ist, und – Aufbringen eines dritten Halbleitersubstrats (9) auf das zweite Halbleitersubstrat (3), so daß eine senkrecht zu der Seitenfläche (12) verlaufende erste Hauptfläche (5) des dritten Halbleitersubstrats (9) auf einer zweiten Hauptfläche des zweiten Halbleitersubstrats (3) aufliegt und ein elektrischer Kontakt zwischen den Kontaktbereichen (8) des dritten (9) und des zweiten Halbleitersubstrats (3) hergestellt wird.
  11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß vor dem Aufbringen der Halbleitersubstrate (2, 3, 9) ein leitfähiges Material lokal auf die Kontaktbereiche (8) in den Seitenflächen der Halbleitersubstrate (2, 3, 9) aufgebracht wird.
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