DE10244077A1

DE10244077A1 - Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung

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Publication number: DE10244077A1
Application number: DE10244077A
Authority: DE
Inventors: Richard Dr. Huber; Stefan Schmitt; Markus Dr. Weber
Original assignee: Institut fuer Mikrotechnik Mainz GmbH
Current assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date: 2002-09-06
Filing date: 2002-09-06
Publication date: 2004-03-11
Anticipated expiration: 2022-09-07
Also published as: DE10244077B4

Abstract

Es wird ein Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontaktierung beschrieben. Das Halbleiterbauteil weist auf einem Substrat ein- oder beidseitig funktionelle Elemente und mindestens eine metallische Kontaktstelle auf. Das Verfahren soll auf einfache Weise eine große Packungsdichte der Durchkontaktierungen ermöglichen und insbesondere CMOS-kompatibel sein. Zunächst wird das Halbleiterbauteil nach einem bekannten Verfahren hergestellt und von der Rückseite des Substrates her wird unter der Kontaktstelle ein Loch bis zur Unterseite der metallischen Kontaktstelle mittels eines Trockenätzverfahrens eingebracht. Das Loch weist sich senkrecht zur Substratebene erstreckende Lochseitenwände auf. Anschließend wird das Loch mit einer Isolierschicht ausgekleidet und die Isolierschicht unter der Kontaktstelle mittels eines Trockenätzverfahrens entfernt. Das Loch wird anschließend galvanisch mit einem metallischen Material gefüllt.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung, die auf einem Substrat einoder beidseitig funktionelle Elemente und mindestens eine metallische Kontaktstelle aufweisen.
Die Erfindung bezieht sich allgemein auf Halbleiterbauteile mit integrierter Schaltungselektronik. Zweckmäßige Anwendungen umfassen alle Gebiete, in denen eine hohe Dichte elektrischer Kontakte benötigt wird oder wo beide Seiten des Substrates spezifische Funktionen erfüllen, wie z.B. bei Sensoren.
Technologische Fortschritte in der Mikroelektronik sind in der Regel mit einer höheren Integrationsdichte der Komponenten verbunden. Die Verkleinerung der lateralen Abmessungen der Komponenten ist dabei gewöhnlich mit einer insgesamt höheren Anzahl von Kontakten pro Fläche verknüpft. Obwohl die Vorderseite von Halbleitersubstraten, auf denen normalerweise elektronische Schaltkreise angeordnet werden, einen vergleichsweise geringen und entsprechend kostbaren Platz enthält, wird die Rückseite des Substrates häufig gar nicht oder in wesentlich geringerem Umfang genutzt. Die Schaffung von elektrischen Kontakten zwischen Vorder- und Rückseite eines Halbleitersubstrats ist daher ein drängendes Problem, zu dem unterschiedliche Lösungsansätze existieren.
Generell kann zwischen drei Gruppen von Kontakten zwischen Vorderund Rückseite unterschieden werden: 1) Verbindungen, welche das Gehäuse des Chips mit einbeziehen 2) Elektrische Kontakte, die über die Kante oder im Bereich der Kante des Chips auf die Rückseite geführt werden 3) Durchkontaktierung in Form von mit Metall beschichteten oder gefüllten Löchern Elektrische Kontakte, die zum ersten Typ gehören, werden üblicherweise hergestellt, indem metallische Bereiche des Substrats mit Hilfe von Kontaktstiften oder Drähten mit Leiterbahnen, die sich auf oder im Gehäuse befinden, verbunden werden. Diese Methode kann auf die Vorder- wie auf die Rückseite des Substrates angewendet werden. Sie bedingt allerdings einen erhöhten Aufwand bei der Handhabung der Kontaktierung sowie bei der Prozessierung des Gehäuses. Außerdem ist diese Methode auf vergleichsweise niedrige Kontaktierungsdichten beschränkt. Beispiele für solche Systeme sind in der US 5 .817.530 und der US 2001 .0016.369 zu finden.
Die zweite Gruppe von Kontaktierungsverfahren beinhaltet Leiterbahnen, die über die abgeschrägte Kante des Substrates zur Rückseite geführt werden, wie dies aus US 4 .992.847 bekannt ist.
Bei beiden Gruppen ist die Gesamtzahl der möglichen Kontaktierungen zwischen Vorder- und Rückseite des Substrats begrenzt durch den Umfang des Chips (d.h. die Zahl verfügbarer Kontakte wächst linear mit den Dimensionen des Chips), während die Zahl der Komponenten mit der verfügbaren Fläche wächst (d.h. quadratisches Wachstum mit den Chipdimensionen). Bei steigender Integrationsdichte sind daher mit diesen Verfahren immer weniger Kontakte pro Komponente realisierbar.
Die dritte Gruppe – die Fertigung von elektrisch leitfähigen Verbindungen durch das Substrat hindurch – bietet die größte Flexibilität für den Chipentwurf und ermöglicht eine weitere Miniaturisierung der Komponenten.
Eine Methode zur Fertigung einer solchen leitfähigen Verbindung ist das Bohren von Löchern mittels intensiver Laserstrahlung, wobei das entstandene Loch nachfolgend metallisch gefüllt wird. Ausführungsformen eines solchen Systems werden in US. 4.348.253 oder US 6 .294.837 beschrieben. Auch die US 6,110,825 beschreibt ein Verfahren, bei dem Löcher mit Laserstrahlung hergestellt werden. Dabei wird eine metallische Maskierungsschicht zunächst mit Standardverfahren der Lithographie strukturiert. Nach der großflächigen Bestrahlung mit Laserlicht bei der im nicht maskierten Bereich Material abgetragen wird, muss die Maskierungsschicht wieder entfernt werden.
Eine weitere Methode zur Ausführung solcher Löcher für Durchkontaktierungen ist das Nutzen von Trockenätzverfahren wie z.B. Reaktivionenätzen (RIE, reactive ion etching). Eine entsprechende Ausführungsform wird in US 4 .978.639 beschrieben. In der DE 198 53 703 A1 werden Kontakte, die durch eine metallische Beschichtung von Sacklöchern auf der Vorderseite des Substrates erzeugt werden, durch rückseitiges Dünnen des Substrates freigelegt.
Die Metallisierung vorhandener Löcher kann durch eine Reihe von Verfahren erreicht werden. U.a. geeignet sind dafür das Füllen durch geschmolzenes Lot ( EP 1091202 ), Verfahren der Dünnschichttechnologie, wie Abscheiden durch Verdampfen, Bestäuben oder durch chemische Gasphasenepitaxie (CVD, chemical vapour deposition) sowie galvanische Verfahren ( US 4 .842.699, US 4 .978.639). Das Verfahren gemäß der US 4,978,639 wird von der Vorderseite aus durchgeführt und von der Rückseite wird ein mechanisches Abtragen von Material durchgeführt, um die Metallkontakte freizulegen. Durch die galvanische Abscheidung wird lediglich eine dünne Schicht aufgetragen, die die Durchgangslöcher nicht ausfüllt.
Jede dieser Methoden hat spezifische Vor- und Nachteile. So ist das Füllen der Löcher mit Lot zwar eine vergleichsweise kostengünstige Methode, aber erheblicher Aufwand muss dabei betrieben werden, um sicher zu stellen, dass das Lot die Löcher vollständig füllt und einen Kontakt zur Vorderseite herstellt.
Die Abscheidung von leitfähigen Schichten mit Bedampfen, Bestäuben oder mittels CVD-Verfahren hat jedoch den Nachteil, dass deren Leitfähigkeit aufgrund der geringen Schichtdicke unter Umständen nicht ausreicht. Solche Verfahren werden in mehreren Patentschriften beschrieben ( US 6 .352.923 oder US 6 .110.825 ). Die zusätzlich notwendige Strukturierung der Metallschichten, die erforderlich ist, um die Kontakte auf der Rückseite voneinander zu trennen, erhöht jedoch die Prozesskosten und ist aufgrund der dreidimensionalen Struktur der Substratrückseite technologisch sehr anspruchsvoll.
Die bislang existierenden Techniken für eine Durchkontaktierung von Halbleitersubstraten besitzen mehrere Nachteile. Laserbohnen wird meist seriell eingesetzt, d.h. Loch für Loch wird einzeln gebohrt, was bei einer größeren Zahl von Löchern zu unvertretbar hohen Prozesszeiten führt. Bei paralleler Prozessierung, wie in der US 6 .110.825 beschrieben, erhöht das zusätzliche Aufbringen, Strukturieren sowie nachheriges Entfernen einer metallischen Maskierungsschicht ebenfalls den Aufwand. Dazu entstehen bei der Laserprozessierung relativ raue Seitenwände, die höhere Anforderungen an die elektrische Isolierung des Kontaktes zum Substrat stellen. Ferner treten an den Lochrändern Rückstände (Debris) auf, die wieder entfernt werden müssen. Auch das mechanische Dünnen von Substraten ist für die weitere Prozessierung problematisch, da es zur Bildung von Partikeln führen kann.
Bei der Herstellung von Durchkontaktierungen ist auch zu berücksichtigen, dass die Halbleiterbauelemente in der Regel nach dem CMOS-Verfahren gefertigt werden. Die CMOS-Technologie wird in „Technologie hoch integrierter Schaltungen" von D. Widmann, H. Maden, N. Friedrich, Springer Verlag Berlin, 1988, S. 274–291 beschrieben.
CMOS-Elektronik ist allgemein charakterisiert durch eine Anzahl dielektrischer Schichten, durch dotierte und undotierte Bereiche des Halbleiters sowie metallische Leiterbahnen, die jeweils in mehreren unterschiedlichen Ebenen angeordnet sein können. Die Isolation metallischer Leiterbahnen und Kontaktflächen wird normalerweise mit Schichten aus Siliziumoxid, Siliziumnitrid, dotiertem Glas oder Spin-on-Glass vorgenommen.
Die meisten bislang vorgeschlagenen Verfahren sind unverträglich bezüglich auf dem Substrat bereits existierender elektrischer Schaltungen, insbesondere dann, wenn diese auf CMOS-Prozessen beruhen. Häufig werden bei der Fertigung der Durchkontaktierung Hochtemperaturprozesse zur Passivierung bzw. Isolation eingesetzt (z.B. Nassoxidation, CVD), die eine Zerstörung bestehender CMOS-Elektronik bewirken würden. Andererseits sollte auch eine Fertigung der Durchkontaktierung vor der Prozessierung der Elektronik ausgeschlossen werden, da die bei der CMOS-Prozessierung benötigten hohen Temperaturen von über 1000° die vorhandenen Metallkontakte zerstören würden.
Die DE 198 46 232 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauelements mit Rückseitenkontaktierung, das mittels CMOSkompatibler Standard-Halbleitertechnologien durchführbar sein soll. Hierzu wird das Substrat, das fertig prozessierte Schaltungsstrukturen aufweist, mittels nasschemischen Ätzen oder mechanischen oder chemomechanischen Schleifen bearbeitet. Ein Zugang zu den Kontaktbereichen auf der Vorderseite des Substrats wird dann mit Hilfe eines weiteren nasschemischen Ätzschrittes erreicht.
Das nasschemische Ätzen von Löchern durch das Substrat hindurch ist zwar eine saubere, und mit den anderen Prozessschritten in der Regel verträgliche Methode, jedoch ist die Packungsdichte der elektrischen Verbindung geometrisch begrenzt durch die inhärente Neigung der Seitenwände des Loches. Dieses Verfahren kann also nur bei Fällen eingesetzt werden, in denen eine vergleichsweise geringe Anzahl von Durchkontaktierungen pro Flächeneinheit benötigt wird.
Nach dem Öffnen der Ätzgrube wird auf die Rückseite des Halbleitersubstrats und gleichzeitig auf die Seitenwände der Ätzgrube eine Isolierschicht aufgebracht, in die im Anschlussbereich eine Kontaktierungsöffnung erzeugt wird. Abschließend wird eine Metallisierungsschicht aufgebracht, die in Kontakt zu dem Anschlussbereich ist.
Ausgehend von der DE 198 46 232 A1 liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung von Durchkontaktierungen bereitzustellen, das auf einfache Weise eine große Packungsdicke der Kontaktierungen ermöglicht und insbesondere CMOS-kompatibel sein soll.
Diese Aufgabe wird mit einem Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontaktierung, das auf einem Substrat einoder beidseitig funktionelle Elemente und mindestens eine metallische Kontaktstelle aufweist, mit folgenden Verfahrensschritten gelöst:

a. das Halbleiterbauteil wird nach einem bekannten Verfahren hergestellt,
b. von der Rückseite des Substrates her wird unter der Kontaktstelle ein Loch geätzt,
c. dieses Loch wird mit einer Isolierschicht ausgekleidet,
d. die Isolierschicht wird unter der Kontaktstelle entfernt und
e. durch Aufbringen eines metallischen Materials wird eine elektrische Verbindung zur Rückseite des Substrates hergestellt,

Die Kontaktstelle kann auf oder in dem Halbleiterbauteil bereits vorhanden sein und durch einen Kontaktbereich oder eine Leiterbahn gebildet werden. Als Kontaktstelle kommt jeder metallische Bereich in Frage, der einen elektrischen Anschluss eines Schaltkreises darstellt. Es ist auch möglich, diese Kontaktstelle vorzugsweise vor dem rückseitigen Ätzen herzustellen.
Das Verfahren erlaubt die Fertigung von elektrischen Kontakten zwischen Vorder- und Rückseite eines Halbleitersubstrates, wobei jede dieser Seiten wiederum funktionelle Elemente mit elektrischen Kontakten, wie z. B. elektronische Schaltkreise, optoelektronische Bauelemente, Sensoren oder Aktuatoren enthalten kann.
Vorzugsweise wird das Halbleiterbauteil nach dem CMOS-Verfahren hergestellt. Dies ist möglich, weil die Verfahrensschritte zur Herstellung der Durchkontaktierung CMOS-kompatibel sind.
Vorzugsweise wird zwischen den Schritten a und b auf die Rückseite des Substrates eine Maskierungsschicht aufgebracht, in der unterhalb der Kontaktstelle ein Fenster geöffnet wird. Das für die Maskierungsschicht verwendete Material sollte eine hohe Selektivität zum Substratmaterial im nachfolgenden Ätzschritt aufweisen, d.h. die Ätzrate der Maskierungsschicht muss sehr gering im Verhältnis zum Substratmaterial sein. Bevorzugt wird Siliziumoxid verwendet, das in einem CVD-Prozess bei niedrigen Temperaturen aufgebracht wird. Die Maskierungsschicht kann auch aus einer Kombination mehrerer Lagen bestehen, z. B. aus mindestens einer Lage Siliziumoxid und mindestens einer Lage Photolack, die vorzugsweise auf. der Siliziumouxidlage aufgebracht ist.
Die Herstellung von tiefen Löchern mit geringem Durchmesser und nahezu senkrechten Seitenwänden mittels Trockenätztechniken hat den Vorteil, dass durch das große Verhältnis von Höhe zu Durchmesser (Aspektverhältnis) eine besonders große Flächendichte von elektrischen Kontakten ermöglicht wird. Geeignete Trockenätzprozesse umfassen reaktives Ionenätzen (RIE) unter Verwendung entweder zyklischer oder kontinuierlicher Prozesse. Kombinationen von anisotropen und isotropen Ätzprozessen können verwendet werden.
Die Auskleidung des Loches mittels einer Isolier- oder Passivierungsschicht erfolgt vorzugsweise konformal, was bedeutet, dass die Schicht die Boden- und Wandflächen des Lochs vollständig bedeckt. Bei diesem Vorgang wird gegebenenfalls auch die Substratrückseite mit der Isolierschicht versehen.
Die Isolierschicht kann wiederum aus einer oder aus mehreren individuellen Lagen bestehen, die das Substrat elektrisch von der Durchkontaktierung trennen und gleichzeitig verhindern, dass metallische Ionen, die bei der galvanischen Beschichtung des Loches vorhanden sind, in das Substrat oder existierende elektronische Schaltkreise eindiffundieren. Der Beschichtungsprozess der Isolationsschicht muss so gewählt werden, dass Wand und Boden des Lochs mit einer durchgehenden dielektrischen Schicht ohne Defekte bedeckt werden.
In einer bevorzugten Ausführungsform besteht die Isolierschicht aus einer einzelnen Siliziumoxidlage oder aus mehreren Lagen. Die Isolatorschicht kann allgemein aus Oxidverbindungen bestehen. Es kann auch eine Kombination von mindestens einer Siliziumoxidlage und mindestens einer Siliziumnitridlage verwendet werden. Vorzugsweise wird die Isolierschicht mit plasmaangeregter Gasphasenabscheidung (PEVCD, plasma enhanced vapor deposition) abgeschieden. Vorteilhafterweise liegt die Dicke der abgeschiedenen Isolierschicht zwischen 0,5 μm und 5 μm, insbesondere zwischen 1 μm und 3 μm.
Um die Isolierschicht am Boden des Lochs zu entfernen, gleichzeitig aber die Seitenwände in Takt zu lassen, werden hier anisotrope Trockenätztechniken (RIE) bevorzugt. Besonders geeignet sind zyklische Prozesse, die mit einer Seitenwandpassivierung arbeiten. In einer bevorzugten Ausführungsform wird ein Trockenätzprozess mit Fluorchemie benutzt.
Ein wesentlicher Vorteil besteht darin, dass sowohl für die Herstellung des Lochs als auch für das Entfernen der Isolierschicht unter der Kontaktstelle jeweils Trockenätzverfahren eingesetzt werden. Es kann daher dieselbe Maskenschicht verwendet werden, die bereits für das Ausführen des Schrittes b. erforderlich ist, wodurch das gesamte Herstellungsverfahren vereinfacht wird.
Das Loch wird mit Hilfe galvanischer Prozesse vorzugsweise vollständig mit dem metallischen Material gefüllt. Das galvanische Verfahren wird bevorzugt nur mit einem Kontakt am Boden des Loches durchgeführt, um ein Wachstum an den Seitenwänden des Lochs zu verhindern, was unweigerlich zu einem frühen Zuwachsen und damit zu Kavitäten in Löchern mit hohem Aspektverhältnis führen würde.
Der galvanische Prozess kann mit Kupfer, Nickel, Nickeleisenlegierung oder ähnlichen Legierungen durchgeführt werden, wobei die Kupferabscheidung u.a. wegen seiner geringen internen mechanischen Spannungen bevorzugt wird. Der Abscheideprozess kann so gesteuert werden, dass der Metallkörper über die rückseitige Oberfläche des Substrats hinausragt und damit zum Kontaktieren mittels der bekannten Bondprozesse benutzt werden kann.
Wenn das Halbleiterbauteil noch keine geeignete Kontaktstelle aufweist, kann diese vorzugsweise mit folgenden Schritten erzeugt werden:

x. Ätzen eines Lochs von der Vorderseite eines Substrates in einen vorhandenen metallischen Kontaktbereich und
y. Auskleiden des Loches mit einer leitfähigen Schicht.

Vorzugsweise wird der Schritt x. mit einem selektiven nass- oder trockenchemischen Ätzverfahren durchgeführt.
Das Auskleiden des Lochs im Schritt y. erfolgt vorzugsweise mit einer Metallschicht, die auch als galvanischen Startschicht dienen kann.
Diese leitfähige Schicht kann wiederum aus einzelnen oder mehreren Lagen bestehen. Sie sollte gleichzeitig eine elektrische Verbindung zum vorhandenen Kontaktbereich herstellen.
Für eine galvanische Startschicht geeignete Materialien sind Metalle aus der Gruppe Aluminium, Titan, Kupfer, Wolfram, Silber und Platin.
Für die Abscheidung der Metallschicht werden solche Verfahren bevorzugt, die eine konformale, d.h. gleichmäßige Bedeckung aller Flächen ermöglichen, wie z.B. Bestäuben, Bedampfen bei erhöhtem Umgebungsdruuck oder CVD bei niedrigen Temperaturen. Die Schichtdicke und die inneren mechanischen Spannungen der abgeschiedenen Schicht sind so zu wählen, dass die Metallschicht die nachfolgenden Prozessschritte, insbesondere das Ätzen und das Füllen des Loches von der Rückseite des Substrats, ohne Schaden übersteht. Eine gestäubte Aluminiumschicht mit einer Dicke von 100 nm, insbesondere einigen 100 nm bis 1 μm ist bevorzugt.
Die verwendeten Bezeichnungen Vorderseite und Rückseite des Substrats bedeuten nicht, dass irgendwelche funktionellen Elemente zwingend einer Seite zugewiesen sind.
Ein genereller Vorteil der Durchkontaktierung von Halbleiterelementen nach diesem Verfahren ist der weite Anwendungsbereich, der durch ein Prozessschema ermöglicht wird, welches konsequent Massenverfahren benutzt und raue Prozessumgebungen vermeidet. Insbesondere wird eine besonders einfache Prozessfolge dadurch erreicht, dass eine einzige Maskenschicht gleichzeitig für die Ausformung des Lochs, für die Öffnung des Kontaktfensters am Boden des Lochs wie auch für die Erzeugung des metallischen Leiters im Loch benutzt wird. Dies führt zu erheblichen Einsparungen von Prozessschritten.
Zusätzlich wird die Strukturierung von leitfähigen und isolierenden Schichten auf der Rückseite des Substrats mit seiner vorhandenen dreidimensionalen Topologie vermieden, die technisch sehr anspruchsvoll und unvermeidlich im Zusammenhang mit der Verwendung anderer Technologien erforderlich ist. Das Verfahren ist daher auch vorteilhaft für eine höhere Ausbeute bei der Fertigung von Halbleiterbauteilen. Ein weiterer Vorteil der Erfindung ist die geringe Länge und massive Ausführung der Durchkontaktierung, wodurch eine mögliche Abschwächung und Signalverzögerung aufgrund zu geringerer elektrischer Leitfähigkeit vermieden werden.
Die Erfindung ist auf die Nutzung in einem breiten Anwendungsbereich ausgerichtet, insbesondere dort, wo empfindliche Elektronik durch das Substrat hindurch kontaktiert werden soll, um eine höhere Bauteildichte zu erreichen. Die Erfindung ist anwendbar auf verschiedene Substratmaterialien, wie z.B. Silizium, Germanium, Galliumarsenid, Indiumphosphid, Siliziumcarbid, usw., wobei beidseitig polierte Siliziumwafer bevorzugt werden. Die Wafer können dabei eine beliebige Dotierung besitzen.
Vorteilhafte Anwendungsbereiche finden sich generell in der Mikroelektronik, insbesondere wenn eine hohe Flächendichte von entsprechenden Kontakten benötigt wird, daneben aber auch in der Mikrosensorik und -Aktorik. Obwohl Sensor- und Elektronikfertigung viele ähnliche Verfahren benutzen, wird eine Kombination vielfach durch gegenseitig nicht verträgliche Prozessschritte behindert. Das führt in der Regel dazu, dass die Elektronik und Sensorik in vollständig getrennten Verfahren hergestellt werden. Die Erfindung ist daher auch besonders zur Integration von Mikrosensoren und Mikroelektronik geeignet.
Zwei beispielhafte Ausführungsformen werden nachfolgend anhand der Figuren erläutert.
In den 1a–1h und 2a–2f werden die wichtigsten Verfahrensschritte im Prozessschema in Bezug auf die Erfindung mit Hilfe von Schemazeichnungen erläutert. Gleiche oder ähnliche Teile sind dabei jeweils gleich bezeichnet und mit identischen Nummern versehen.
1a zeigt ein Substrat 1, dessen Vorderseite mit einer Isolatorschicht 2 beschichtet ist, auf der wiederum eine Metallschicht mit einem Kontaktbereich 4 angebracht ist. Die über der Isolatorschicht aufgebrachte Passivierungsschicht 3 gibt ein Fenster mit Zugang zur Kontaktfläche 4 frei.
1b zeigt das Substrat 1, nachdem in dem Kontaktbereich 4 und in der Isolatorschicht 2 ein Fenster 30 zur Oberfläche des darunter liegenden Substrats eingebracht wurde.
1c zeigt eine zusätzliche leitfähige Schicht 10, die so strukturiert ist, dass sie einen Teil der Kontaktfläche 4 überdeckt. Zusätzlich wird die Rückseite des Substrats 1 mit einer Maskierungsschicht 20 beschichtet.
1d zeigt das Substrat 1 nach Öffnen eines Fensters 31 in der Maskierungsschicht 20. Ferner ist ein Loch 32 senkrecht zu den beiden Oberflächen des Substrats eingebracht, das bis auf die Isolatorschicht 2 und die leitfähige Schicht 10 heranreicht.
1e zeigt das Substrat 1, nachdem dessen Rückseite und das vorhandene Loch 32 mit einer Isolierschicht 21 ausgekleidet wurde.
1f zeigt das Substrat 1 nach Öffnen eines Kontaktfensters am Boden des Lochs 32.
1g zeigt das Substrat 1 nach Beschichtung der Vorderseite mit einem Metallfilm 11 zur gemeinsamen Kontaktierung aller Kontaktflächen für die nachfolgende Galvanik. Das Loch ist mittels eines galvanischen Verfahrens mit einem metallischen Material 22 gefüllt.
1h zeigt das fertiggestellte Halbleiterbauteil nach Entfernung des Metallfilms 11 auf der Vorderseite des Substrats 1.
2a zeigt ein Substrat 1 mit funktionellen Elementen 5, 9 auf Vorder- und Rückseite, die jeweils mit Leiterbahnen und Kontaktbereichen 4, 8 verbunden sind, welche wiederum mittels Isolatorschichten 2a, b, 6 vom Substrat elektrisch getrennt und von Passivierungsschichten 3, 7, die ein Fenster auf den Kontaktbereichen 4, 8 freigeben, bedeckt sind.
2b zeigt das Substrat 1, nachdem auf dessen Vorderseite eine leitfähige Schicht 10 durch den Kontaktbereich 4 sowie die Isolatorschichten 2a, 2b hindurch auf die Oberfläche des Substrats abgesenkt wurde. Die Rückseite des Substrates 1 ist mit einer Maskierungsschicht 20 beschichtet, in der ein Fenster 31 geöffnet wird, dessen Position mit der gegenüberliegenden leitfähigen Schicht 10 korrespondiert. Durch dieses Fenster 31 werden auch die darunterliegenden Metall- 8 und Isolatorschichten 6 geöffnet.
2c zeigt das Substrat 1 nach Ätzen des Lochs 32, wobei die Isolatorschicht 2b und die leitfähige Schicht 10 als Ätzstopp fungieren.
2d zeigt das Loch 32 nach der Auskleidung einer Isolierschicht 21 aus dielektrischem Material. Die Isolierschicht 21 wird am Boden des Lochs 32 wieder entfernt, um die leitfähige Schicht 10 freizulegen.
2e zeigt das Substrat nach der Beschichtung der Vorderseite mit einem Metallfilm 11 zur gemeinsamen Kontaktierung aller Kontaktflächen für die nachfolgende Galvanik. Das Loch ist mittels eines galvanischen Verfahrens mit einem metallischen Material 22 gefüllt, so dass ein elektrischer Kontakt zu vorbestimmten Kontaktbereichen 33 der leitfähigen Schicht 8 auf der Rückseite des Substrats hergestellt wird.
2f zeigt das fertiggestellte Halbleiterbauteil nach Entfernung des Metallfilms 11.
Die Erfindung soll zunächst anhand eines vereinfachten Systems beschrieben werden, das aus einem Substrat 1 besteht, das mit einer Isolatorschicht 2 beschichtet ist (1a). Die Isolatorschicht 2 kann dabei aus einer oder auch aus mehreren individuellen Lagen mit isolierenden Eigenschaften bestehen, die z.B. Siliziumoxid, Siliziumnitrid, dotiertes Silikatglas, Spin-on-Glass, Polyimid oder ähnliches enthalten.
Auf der Substratoberfläche sind funktionelle Elemente enthalten (nicht gezeigt), die mittels metallischer Leiterbahnen mit einem Kontaktbereich 4 verbunden sind. Dieser Kontaktbereich 4 muss eine Größe entsprechend dem Durchmesser der nachfolgenden Durchkontaktierung besitzen. Leiterbahnen und Kontaktbereich können ferner mit einer Passivierungsschicht 3 bedeckt sein, die wiederum aus einer oder mehreren individuellen Lagen aus Siliziumoxid, Siliziumnitrid, dotiertem Silikatglas, Spin-on-Glass, Polyimid oder ähnlichem bestehen können. Die Passivierungsschicht 3 besitzt Fenster im Bereich der Kontaktbereiche 4. Die hierfür notwendigen Strukturierungstechnologien umfassen gewöhnliche Lithographie- und Ätzverfahren. Soweit gewöhnliche Lithographie- und Ätzverfahren im Zusammenhang mit der Erfindung erwähnt werden, handelt es sich jeweils um CMOS-kompatible Verfahren.
Als nächster Schritt müssen zur Herstellung einer Kontaktstelle 40 elektrische Kontakte bis auf die Oberfläche des Substrats 1 abgesenkt werden. Wie in 1b zu sehen ist, kann dies durch Öffnen eines Fensters 30 in dem Kontaktbereich 4 sowie der darunter liegenden Isolatorschicht 2 geschehen. Dieser Prozess ist bevorzugt mit selektiven nass- oder trockenchemischen Ätzverfahren durchzuführen. Die Oberfläche des Substrats 1 mit Isolatorschicht 2, Kontaktbereich 4 und Passivierungsschicht 3 wird dann mit einer leitfähigen Schicht 10 belegt, die wiederum aus einer einzelnen oder mehreren individuellen Lagen bestehen kann.
Die leitfähige Schicht 10, welche die Oberfläche des Substrats 1 im Fenster 30 belegt, muss aus einem Material bestehen, das als Startschicht für das nachfolgende galvanische Verfahren geeignet ist. Geeignete Materialien hierfür sind Metalle aus der Gruppe Aluminium, Titan, Kupfer, Wolfram, Silber, Platin und ähnliche.
Für die Abscheidung der leitfähigen Schicht 10 werden solche Verfahren bevorzugt, die eine konformale, d.h. gleichmäßige, Bedeckung aller Flächen ermöglichen wie z.B. Bestäuben, Bedampfen bei erhöhtem Umgebungsdruck, oder CVD bei niedrigen Temperaturen.
Die Schichtdicke und die inneren mechanischen Spannungen der abgeschiedenen Schicht sind so zu wählen, dass die leitfähige Schicht die nachfolgenden Prozessschritte, insbesondere das Ätzen und das Füllen des Lochs von der Rückseite des Substrats her, ohne Schaden übersteht. Eine gestäubte Aluminiumschicht mit einer Dicke von einigen hundert Nanometern bis 1 μm wird hierzu bevorzugt. Nachfolgend wird die leitfähige Schicht 10 mit den bekannten Verfahren der Lithographie strukturiert, um sie auf die Kontaktbereiche 4 zu beschränken.
Entsprechend der Zahl der benötigten Durchkontaktierungen ist auf diese Weise eine Vielzahl von Kontakten zu strukturieren. Die im vorangehenden Abschnitt beschriebenen Schritte können gänzlich entfallen, falls solche Kontaktstellen 40, die auf die Oberfläche des Substrats 1 abgesenkt sind, bereits zusammen mit den bestehenden funktionellen Elementen aufgebracht worden sind.
Die in 1a–c gezeigten Schritte zur Erzeugung einer Durchkontaktierung unter bestehenden Kontaktbereichen 4 ist eine bevorzugte Ausführungsform, da der verfügbare Platz auf der Substratoberfläche durch diese Geometrie optimal genutzt wird. Als Alternative zu dieser Anordnung können die Kontaktstellen 40 jedoch an jeder beliebigen Stelle des Substrats 1 erzeugt werden, an denen das Substrat 1 nicht anderweitig, z.B. durch Dotierschichten oder ähnliches, genutzt wird. In diesem Fall müssen zwei Fenster auf der Vorderseite des Substrats geöffnet werden, die zum einen die Kontaktbereiche 4 freilegen und an anderer Stelle durch dort vorhandene Passivierungs- 3 und Isolatorschichten 2 hindurch Zugang zur Substratoberfläche gewähren. Die Prozessschritte hierzu sind ähnlich zu den oben beschriebenen.
1c zeigt ferner eine auf der Rückseite des Substrats 1 abgeschiedene Maskierungsschicht 20. Das verwendete Material sollte eine hohe Selektivität zu Silizium im nachfolgenden Ätzschritt aufweisen. Bevorzugt wird Siliziumoxid verwendet, das in einem CVD-Prozess bei niedrigen Temperaturen aufgebracht wird. Die Maskierungsschicht 20 kann auch aus einer Kombination mehrerer Lagen, z.B. einer Siliziumoxidlage mit aufgebrachtem Photolack oder aus Metallschichten ggf. in Kombination mit Isolatoren, bestehen.
In der Maskierungsschicht 20 wird ein Fester 31 geöffnet, dessen Position und Größe mit der Kontaktstelle 40 auf der Vorderseite des Substrats korrespondiert (1d). Dies kann mit einem trocken- oder nasschemischen Prozess geschehen. In der Folge werden Löcher 32 trockenchemisch in das Substrat 1 geätzt. Löcher mit einem besonders großen Aspektverhältnis können durch reaktives Ionenätzen prozessiert werden. Hierzu können zyklische oder kontinuierliche Prozesse genutzt werden, auch Kombinationen von anisotropen und isotropen Verfahren sind verwendbar. Der Ätzprozess stoppt automatisch auf der leitfähigen Schicht 10 und der Isolatorschicht 2, wenn die Prozessparameter entsprechend gewählt werden. In einer bevorzugten Ausführungsform dieser Erfindung wird ein Prozess benutzt, der alternierend zwischen Ätz- und Passivierungszyklen hin und her schaltet. Der Durchmesser des Lochs 32 sollte etwas größer sein als der des Fensters 31, um die Seitenwände bei späteren Ätzschritten effektiv zu schützen.
Um den Ätzprozess und die nachfolgende konformale Beschichtung des Lochs 32 zu erleichtern, kann das Substrat auch vorher unter Zuhilfenahme bekannter Ätzprozesse rückseitig gedünnt werden (ohne Darstellung).
Der nächste Schritt (1e) umfasst die konformale Beschichtung der Substratrückseite mit einer Isolierschicht 21. Diese Isolierschicht 21 kann wiederum aus einer oder aus mehreren individuellen Lagen bestehen, die das Substrat 1 elektrisch von der Durchkontaktierung trennen und gleichzeitig verhindern, dass metallische Ionen, die bei der galvanischen Füllung des Lochs 32 vorhanden sind, in das Substrat oder existierende elektronische Schaltkreise eindiffundieren. Der Beschichtungsprozess der Isolierschicht 21 muss so gewählt werden, dass Wand und Boden des Lochs 32 mit einer durchgehenden dielektrischen Schicht ohne Defekte bedeckt werden. In einer bevorzugten Ausführungsform dieser Erfindung besteht die Isolierschicht 21 aus einer einzelnen Siliziumoxidlage oder einer Kombination von Siliziumoxid- und Siliziumnitridlagen, die mit plasmaangeregter Gasphasenabscheidung (PECVD, plasma enhanced chemical vapour deposition) auf eine Dicke von zusammen ungefähr 2 μm abgeschieden werden.
Im nächsten Schritt wird die Isolierschicht 21 am Boden des Lochs 32 geöffnet (1f). Bei diesem Ätzschritt wird gleichzeitig die Isolierschicht auf der rückseitigen Oberfläche des Substrats 1 zumindest teilweise entfernt. Um die Schicht am Boden des Loches zu entfernen, gleichzeitig aber die Seitenwände intakt zu lassen, werden hierzu anisotrope Trockenätztechniken (RIE) bevorzugt. Besonders geeignet sind zyklische Prozesse, die mit einer Seitenwandpassivierung arbeiten. In einer bevorzugten Ausführungsform wird ein Trockenätzprozess mit Fluorchemie benutzt.
Der nächste Schritt beschreibt die Vorbereitung des Halbleiterbauteils Probe für die nachfolgende Galvanik, die zum metallischen Füllen der Löcher 32 genutzt wird. Hierzu kann ein Metallfilm 11 auf die Vorderseite des Substrats 1 aufgebracht werden, der einen gemeinsamen elektrischen Kontakt für alle Kontaktstellen 40 herstellt (1g).
Das Loch 32 wird mit Hilfe galvanischer Prozesse vollständig mit metallischem Material 22 gefüllt (1g). Die Galvanik wird bevorzugt mit einem Kontakt nur am Boden der Löcher durchgeführt, um ein Wachstum an den Seitenwänden des Lochs 32 zu verhindern, das unweigerlich zu einem frühen Zuwachsen und damit zu Kavitäten in Löchern mit hohem Aspektverhältnis führen würde. Der galvanische Prozess kann mit Kupfer, Nickel, Nickel-Eisen-Legierungen oder ähnlichen durchgeführt werden, wobei die Kupferabscheidung wegen seiner geringen internen mechanischen Spannungen bevorzugt wird. Der Abscheideprozess kann so gesteuert werden, dass der Metallkörper 22 über die rückseitige Oberfläche des Substrats 1 hinausragt und damit zum Kontaktieren mittels der bekannten Bondprozesse benutzt werden kann.
Nach dem Entfernen des Metallfilms 11 auf der Vorderseite des Substrats ist das Halbleiterbauteil fertig gestellt (1h). Falls benötigt, kann noch eine Passivierungsschicht auf der Vorderseite des Substrats 1 abgeschieden werden, welche die Kontaktstellen 40 abdeckt (ohne Darstellung).
Als zweites Beispiel für eine typische Ausführungsform wird ein System beschrieben, das bereits beidseitig mit empfindlichen funktionellen Elementen wie elektronischen Schaltkreisen oder Sensorelementen belegt ist. Die Ausgangssituation wird in 2a gezeigt. Das Substrat 1 besitzt auf beiden Oberflächen funktionelle Elemente 5, 9, verschiedene Leiterbahnen und Kontaktbereiche 4, 8, Isolatorschichten 2a, 2b und Passivierungsschichten 3, 7. Die Technologien zur Erzeugung von elektrischen Kontakten, die mehrere Ebenen auf einer Seite des Substrats miteinander verbinden, ist hinlänglich bekannt und nicht Gegenstand dieser Erfindung. Daher wird keine detaillierte Beschreibung hierzu gegeben.
Wie (zuvor) beschrieben, werden zunächst Kontaktstellen 40 auf die Oberfläche des Substrats 1 abgesenkt, soweit diese nicht bereits in geeigneter Form vorhanden sind. Dies geschieht durch Öffnen von Fenstern in den Kontaktbereichen 4 und den darunter liegenden Isolatorschichten 2a, 2b und kann durch gewöhnliche Lithographieschritte und Ätztechniken ausgeführt werden.
In 2b wird die Situation nach dem Öffnen eines Fensters 31 auf der Rückseite des Substrats 1 dargestellt. Die Prozessierung erfolgt ähnlich wie im oben beschriebenen Fall, wobei zunächst eine Maskierungsschicht 20 abgeschieden wird, die nachfolgend mittels Lithographie- und Ätzverfahren strukturiert wird. Der bestehende Aufbau der Substratrückseite macht eventuell zusätzliche Ätzschritte zum Öffnen der vorhandenen Isolationsschichten 6, Kontaktbereiche 8 oder Passivierungsschichten 7 nötig. Um die Anzahl der benötigten Prozessschritte zu minimieren, werden vorteilhafterweise doppelseitige Lithographietechniken sowie eine geschickte Kombination der Maskierungs- und Kontaktierungsmaterialien zur Prozessierung der Öffnungen genutzt, was jedoch von der jeweils vorhandenem Schichtaufbau des Substrats abhängt.
Das Ätzen des Lochs 32 wird wie oben detailliert beschrieben durchgeführt und ist in 2c skizziert.
Der folgende Schritt umfasst die konformale Beschichtung des Lochs 32 mit einer Isolierschicht 21, die aus einer oder mehreren individuellen Schichten bestehen kann und die die Aufgabe hat, das Substrat 1 von der metallischen Füllung des Lochs 32 elektrisch zu trennen und eine Diffusion von Metallionen in das Substrat zu verhindern (2d). Nachfolgend wird die Isolierschicht 21 am Boden des Lochs 32 wieder entfernt, um die leitfähige Schicht 10, die als Startschicht im nachfolgenden Galvanikprozess dienen soll, freizulegen. Die Details dieser Prozesse zur Abscheidung und Strukturierung der Isolierschicht 21 sind im Zusammenhang mit den 1a–h beschrieben. Idealerweise wird durch den Ätzprozess gleichzeitig die Maskierungsschicht aufgezehrt, so dass die Bereiche der leitfähigen Schicht 8 in der Umgebung (metallischer Bereich 33) des Lochs 32 freigelegt werden.
In 2e ist das Substrat nach Aufbringen eines Metallfilms 11 auf der Vorderseite des Substrats 1 gezeigt, der die Kontaktstellen 40 elektrisch verbindet. Das Auffüllen des Lochs 32 wird bevorzugt mit Methoden der Elektrogalvanik durchgeführt. Dies geschieht am besten, indem der Metallfilm 11 auf der Vorderseite des Substrats als eine Elektrode mit der Spannungsquelle kontaktiert wird, freiliegende Kontaktbereiche der leitfähigen Schicht 8 auf der Rückseite des Substrats 1 jedoch nicht elektrisch kontaktiert wird, wodurch sich dort ein schwebendes Potential einstellt, das nicht zur selbständigen Schichtabscheidung im Abscheidebad führt. Erst wenn die Füllung des metallischen Materials 22 des Lochs die Rückseite des Substrats erreicht, werden die um das Loch 32 herum angeordneten metallischen Bereiche 33 kontaktiert, womit das Schichtwachstum auch dort beginnt. Im Resultat ist damit eine elektrische Verbindung zwischen den Leiterbahnen der Substratvorderseite und denen der Rückseite hergestellt.
Das Halbleiterbauteil wird durch Entfernen des Metallfilms 11 fertiggestellt, wie in 2f gezeigt ist. In einem weiteren Schritt können die Passivierungsschichten 3, 7 auf einer oder auf beiden Seiten des Substrats geöffnet werden, um Kontakte für elektrische Verbindungen freizulegen (ohne Darstellung).

1: Substrat
2: Isolatorschicht
2a, b: Isolatorschicht
3: Passivierungsschicht
4: Kontaktbereich
5: funktionales Element
6: Isolationsschicht
7: Passivierungsschicht
8: leitfähige Schicht
9: funktionales Element
10: leitfähige Schicht
11: Metallfilm
20: Maskierungsschicht
21: Isolierschicht
22: metallisches Material
30: Fenster
31: Fenster
32: Loch
33: metallischer Bereich
40: Kontaktstelle

Claims

Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontaktierung, das auf einem Substrat ein- oder beidseitig funktionelle Elemente und mindestens eine metallische Kontaktstelle aufweist, bei dem a. das Halbleiterbauteil nach einem bekannten Verfahren hergestellt wird, b. von der Rückseite des Substrates her unter der Kontaktstelle ein Loch geätzt wird, c. dieses Loch mit einer Isolierschicht ausgekleidet wird, d. die Isolierschicht unter der Kontaktstelle entfernt wird, und e. durch Aufbringen eines metallischen Materials eine elektrische Verbindung zur Rückseite des Substrates hergestellt wird, dadurch gekennzeichnet, dass im Schritt b. das Loch mit sich senkrecht zur Substratebene erstreckenden Lochseitenwänden bis zur Unterseite der metallischen Kontaktstelle mittels eines Trockenätzverfahrens eingebracht wird, dass im Schritt d. die Kontaktstelle mittels eines Trockenätzverfahrens freigelegt wird, und dass im Schritt e. das Loch galvanisch mit dem metallischen Material gefüllt wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass im Schritt a. das Halbleiterbauteil nach dem CMOS-Verfahren hergestellt wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zwischen den Schritten a. und b. auf die Rückseite des Substrates eine Maskierungsschicht aufgebracht wird, in der unterhalb der Kontaktstelle ein Fenster geöffnet wird.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass im Schritt b. reaktives Ionenätzen eingesetzt wird.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Isolierschicht mittels eines PECVD-Verfahrens abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Isolierschicht aus Siliziumoxid aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Isolierschicht aus mehreren Lagen aufgebracht wird.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass eine Isolierschicht aus mindestens einer Siliziumoxidlage und mindestens einer Siliziumnitridlage aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass im Schritt e. das Loch mit Kupfer, Nickel oder einer Nickel-Eisenlegierung gefüllt wird.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass im Schritt e. das metallische Material derart abgeschieden wird, dass es über die rückseitige Oberfläche des Substrates vorsteht.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass im Schritt e. durch das metallische Material eine Verbindung zu einer Leiterbahn auf der Rückseite des Substrates hergestellt wird.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass vor dem Schritt b. eine Kontaktstelle erzeugt wird.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Kontaktstelle mit folgenden Schritten erzeugt wird: x. Ätzen eines Loches von der Vorderseite des Substrats in einem vorhandenen metallischen Kontaktbereich y. Auskleiden des Loches mit einer leitfähigen Schicht.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass der Schritt x. mit einem selektiven nass- oder trockenchemischen Ätzverfahrens durchgeführt wird.
Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass im Schritt y. das Auskleiden des Loches mit einer galvanischen Startschicht erfolgt.
Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass im Schritt y die leitfähige Schicht mittels Bestäuben, Bedampfen oder mittels CVD-Verfahren bei niedrigen Temperaturen aufgebracht wird.