[go: up one dir, main page]

DE10228807B4 - Verfahren zur Herstellung von Mikrostrukturelementen - Google Patents

Verfahren zur Herstellung von Mikrostrukturelementen Download PDF

Info

Publication number
DE10228807B4
DE10228807B4 DE10228807A DE10228807A DE10228807B4 DE 10228807 B4 DE10228807 B4 DE 10228807B4 DE 10228807 A DE10228807 A DE 10228807A DE 10228807 A DE10228807 A DE 10228807A DE 10228807 B4 DE10228807 B4 DE 10228807B4
Authority
DE
Germany
Prior art keywords
layer
opening
spacer layer
mask
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10228807A
Other languages
English (en)
Other versions
DE10228807A1 (de
Inventor
Martin Mazur
Carsten Hartig
Georg Sulzer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE10228807A priority Critical patent/DE10228807B4/de
Priority to US10/306,319 priority patent/US6936383B2/en
Priority to TW092116496A priority patent/TW200400570A/zh
Priority to AU2003280498A priority patent/AU2003280498A1/en
Priority to PCT/US2003/020809 priority patent/WO2004003977A2/en
Publication of DE10228807A1 publication Critical patent/DE10228807A1/de
Application granted granted Critical
Publication of DE10228807B4 publication Critical patent/DE10228807B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/952—Utilizing antireflective layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren zur Herstellung eines Mikrostrukturelements (214), wobei das Verfahren umfasst:
Bereitstellen eines Substrats (201) mit einer darauf gebildeten ersten Materialschicht (202), einer zweiten Materialschicht (203), die über der ersten Materialschicht (202) angeordnet ist und einer antireflektierenden Beschichtung, die über der zweiten Materialschicht angeordnet ist;
Bilden einer Öffnung (206) in der antireflektierenden Beschichtung (204) und in der zweiten Materialschicht (203), wobei die Öffnung (206) eine Breite (207) aufweist, die eine Entwurfsbreite (210) des zu bildenden Mikrostrukturelements (214) übersteigt;
Abscheiden einer Abstandsschicht (208) über der antireflektierenden Beschichtung (204) und auf Seitenwänden der Öffnung (206), um die Öffnungsbreite (207) zu verringern;
Füllen der Öffnung (206) mit einem Maskenmaterial (212);
Entfernen der antireflektierenden Beschichtung (204), der zweiten Materialschicht (203) und der Abstandsschicht (208); und
Strukturieren des Mikrostrukturelements (214) in der ersten Materialschicht (202), wobei das Maskenmaterial (212) als eine Ätzmaske verwendet wird, um im Wesentlichen eine Breite...

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen das Gebiet der Mikrostrukturen, etwa von integrierten Schaltungen, und betrifft dabei die Herstellung kleiner Elemente auf einem Substrat, wobei die Abmessungen der Elemente deutlich kleiner als die Auflösung des beteiligten Lithographieverfahrens ist.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Das Bestreben in jüngster Vergangenheit, die Strukturgrößen von Mikrostrukturelementen, etwa von Schaltungselementen in integrierten Schaltungen, ständig zu verringern, wird auch in der nahen Zukunft andauern, wobei reproduzierbare und zuverlässige Prozesse zu entwickeln sind, die die Herstellung einer enormen Anzahl von integrierten Schaltungen in einer kosteneffizienten Weise ermöglichen. Gegenwärtig enthalten technisch fortschrittliche integrierte Schaltungen, die als Massenprodukte verfügbar sind, Elemente mit Abmessungen, die deutlich unterhalb der optischen Auflösung der Lithographieapparatur sind, die zum Übertragen eines Musters von einer Maske zu dem Substrat verwendet wird. Minimale Abmessungen von Schaltungselementen liegen gegenwärtig bei 100 nm und darunter, wobei die Wellenlänge der für das optische Übertragen von Mustern von der Maske zu der Substratoberfläche verwendeten Strahlung im tiefen Ultraviolettbereich bis hinab zu ungefähr 193 nm liegt. In diesem Wellenlängenbereich ist die Absorption der optisch durchlässigen Elemente, etwa von Linsen, signifikant und steigt ferner drastisch mit einer weiteren Reduzierung der Wellenlänge an. Daher ist die bloße Verringerung der Wellenlänge der Lichtquelle für lithographische Vorrichtungen keine naheliegende Entwicklung und kann nicht in einfacher Weise in die Massenproduktion von Schaltungselementen mit Strukturgrößen von 50 nm und darunter eingeführt werden.
  • Die gesamte Auflösung des zuverlässigen Übertragens von Schaltungsmustern von einer Maske auf ein Substrat ist einerseits durch die intrinsische optische Auflösung der fotolithographischen Apparatur, den Eigenschaften der Materialien, die bei dem fotolithographischen Strukturierungsprozess beteiligt sind, etwa dem Fotolack und möglichen antireflektierenden Beschichtungen (ARC), die zur Minimierung der störenden Streuung und der Effekte von stehenden Wellen in dem Fotolack vorgesehen sind, und durch die Abscheide- und Ätzverfahren, die bei der Herstellung von Fotolack- und ARC-Schichten und anschließender Ätzung dieser Schichten nach der Belichtung beteiligt sind, bestimmt. Insbesondere das äußerst nicht-lineare Verhalten des Fotolacks in Verbindung mit hoch entwickelten ARC-Schichten und fortschrittlichen Lithographiemaskenverfahren ermöglichen die Herstellung von Fotolackmustern mit Abmessungen, die deutlich unterhalb der intrinsischen optischen Auflösung der fotolithographischen Apparatur liegen. Ferner können der Lithographie nachgeschaltete Schrumpfätzprozesse angewendet werden, um die Strukturgrößen des Fotolackmusters weiter zu verringern, das als eine Ätzmaske in nachfolgenden anisotropen Schritten zum Übertragen des Fotolackmusters in die darunter liegende Materialschicht dient.
  • Mit Bezug zu den 1a–1c wird nunmehr ein typischer konventioneller Prozessablauf zur Herstellung einer Gateelektrode eines Feldeffekttransistors beschrieben. Die Gateelektrode besitzt eine Entwurfsabmessung bzw. Dimension in lateraler Richtung, die auch als Gatelänge bezeichnet wird, in der Größenordnung von 100 nm oder weniger, und die Gateelektrode erstreckt sich in Längsrichtung, d. h. in einer Richtung senkrecht zur Zeichenebene über eine Strecke von einigen 100 nm. Die Gatelänge eines Feldeffekttransistors ist eine kritische Abmessung bzw. kritische Dimension dahingehend, dass diese signifikant die elektrischen Eigenschaften des Bauteils bestimmt und ferner dafür sorgt, dass eine Reduzierung der Gesamtfläche, die von dem Feldeffekttransistor eingenommen wird, möglich ist. Mit der Skalierung der Gatelänge wird jedoch nicht nur die Größe der Feldeffekttransistoren verringert, sondern auch die Abmessungen der entsprechenden Kontaktbereiche, Leiterbahnen, Durchführungen und dergleichen wird einer weiteren Miniaturisierung unterworfen, so dass eine fortgeschrittene Abbildungstechnik auch für diese Schaltungselemente erforderlich ist.
  • In 1a umfasst eine Halbleiterstruktur 100 ein Substrat 101, das beispielsweise ein Halbleitersubstrat, etwa ein Siliziumsubstrat, oder ein beliebiges anderes geeignetes Substrat mit einer darauf gebildeten ein Halbleitermaterial enthaltenden Schicht sein kann, das die Herstellung der erforderlichen Schaltungselemente zulässt. Insbesondere kann das Substrat 101 ein sogenanntes SOI-(Silizium auf Halbleiter) Substrat sein. Eine Gateisolierschicht 102 ist auf dem Substrat 101 ausgebildet, wobei deren Dicke an die Entwurfsgatelänge angepasst ist. Eine Schicht aus Gateelektrodenmaterial 103 ist auf der Gateisolierschicht 102 ausgebildet und kann ein beliebiges Material aufweisen, das zur Herstellung einer Gateelektrode geeignet ist. Wenn beispielsweise eine typische Halbleiterstruktur auf Siliziumbasis betrachtet wird, kann das Gateelektrodenmaterial 103 vorzugsweise polykristallines Silizium sein, das im Weiteren auch als Polysilizium bezeichnet wird. Für technisch fortschrittliche integrierte Schaltungen auf Siliziumbasis liegt eine Dicke der Schicht 103 im Bereich von einigen 100 nm. Auf der Schicht 103 aus Gateelektrodenmaterial ist eine ARC-Schicht 104 gebildet, deren optische Eigenschaften und Dicke entsprechend den Eigenschaften der darunter liegenden Schicht 103 und einer Fotolackschicht 105, die auf der ARC-Schicht 104 gebildet ist, eingestellt sind. Wie zuvor angemerkt ist, ist die ARC-Schicht 104 so gestaltet, um eine Streuung und Rückreflexion von Licht von der darunter liegenden Schicht 103 zu minimieren. Häufig wird Siliziumoxynitrid als die ARC-Schicht verwendet, da die optischen Eigenschaften, etwa der komplexe Brechungsindex, in einfacher Weise durch Variieren der Menge von Sauerstoff und Stickstoff und Silizium während der Abscheidung der ARC-Schicht 104 einstellbar sind. Ferner sind die optischen Eigenschaften der Fotolackschicht 105 und der ARC-Schicht 104 so gestaltet, um die Ausbildung von Mustern aus stehenden Wellen in der Fotolackschicht 105 zu minimieren.
  • Die Halbleiterstruktur 100 wird gemäß gut bekannter Prozessschritte hergestellt und deren Beschreibung wird weggelassen. Anschließend wird die Halbleiterstruktur 100 mit Strahlung 106 im tiefen UV-Bereich belichtet, um ein erforderliches Strukturmuster von einer Maske (nicht gezeigt) in die Fotolackschicht 105 zu übertragen. Mittels fortschrittlicher Masken- und Fotolithographieverfahren einschließlich der genau eingestellten ARC-Schicht 104 und der Fotolackschicht 105 können Strukturelemente in die Fotolackschicht 105 abgebildet werden, deren Abmessung unterhalb der Wellenlänge der Strahlung 106 im tiefen UV-Bereich liegt.
  • 1b zeigt die Halbleiterstruktur 100 schematisch nach Entwickeln der Fotolackschicht 105 einschließlich damit verknüpfter der Belichtung nachgeschalteter Verfahren, etwa dem Ausbacken und dergleichen, um ein Lackstrukturelement 105A zu schaffen. Eine seitliche Abmessung 107 des Elements 105A kann deutlich unter der Wellenlängen der Strahlung 106 im tiefen UV-Bereich liegen, ist jedoch durch die Vielzahl der hoch komplexen lithographischen Vorgänge beschränkt. Anschließend wird die Halbleiterstruktur 100 einem anisotropen Ätzvorgang, der durch 108 angedeutet ist, unterzogen, wobei das Lackstrukturelement 105A als eine Ätzmaske dient.
  • 1c zeigt die Halbleiterstruktur 100 nach Abschluss des Ätzvorganges, wobei eine Gateelektrode, die auch durch 103 bezeichnet ist, erhalten wird, die von der restlichen ARC-Schicht 104 und dem restlichen Lackstrukturelement 105A bedeckt ist. Die laterale Ausdehnung 109 der Gateelektrode 103, d. h. die Gatelänge, ist im Wesentlichen durch die laterale Ausdehnung 107 des Lackstrukturelements 105A bestimmt. Nach der Entfernung des Lackstrukturelements 105A und der ARC-Schicht 104 kann die Gateelektrode 103 weiteren Ätzprozessen unterzogen werden, um die Gatelänge 109 weiterhin zu verringern. Beispielsweise kann ein Ätzvorgang angewendet werden, in welchem die Ätzrate im Wesentlichen isotrop ist oder zumindest eine relativ hohe laterale Komponente aufweist. Durch Anwenden derartiger Ätzprozesse werden jedoch die Höhe der Gateelektrode 103 und, was wichtiger ist, die Gateisolierschicht 102 ebenfalls beeinflusst, wodurch möglicherweise die Qualität der Gateisolierschicht 102 beeinträchtigt wird.
  • Folglich gestattet es der konventionelle Prozessablauf, Strukturelemente mit Größen deutlich unterhalb der Wellenlänge der für das optische Übertragen von Bildern von einer Maske auf ein Substrat verwendeten Strahlung zu schaffen. Ein konventioneller Prozessablauf basiert jedoch auf einer Vielzahl komplexer Prozesse, um die Strukturgröße des Lackstrukturelements 105A zu verringern und um die Abmessungen eines Schaltungselements, das durch Ätzen einer Materialschicht unter Verwendung des Lackmusters als eine Ätzmaske erhalten wird, zu reduzieren. Die Steuerbarkeit des letzten Ätzvorganges und die Unversehrtheit einer darunter liegenden Schicht sind jedoch nur sehr schwer beizubehalten. Ferner kann eine Änderung in einem der Prozessrezepte, beispielsweise die Verwendung einer anderen Belichtungswellenlänge, entsprechende Änderungen in vorhergehenden und nachfolgenden Prozessen erforderlich machen, so dass eine weitere Skalierung von Strukturgrößen typischerweise große Anstrengungen und viel Zeit erfordert, um einen robusten Prozessablauf zu erhalten, der für Massenproduktion geeignet ist.
  • Verfahren, die das Schrumpfen von Strukturelementen zum Bilden verkleinerter Maskenstrukturen verwenden, werden z. B. in der Patentanmeldungsschrift US 2002/0037617 A1 offenbart.
  • Die Patenschrift US 6 140 180 A offenbart ein Verfahren zum Herstellen eines Speicherkondensators für RAM-Bausteine. Als Maskenschicht wird eine Polysiliziumschicht verwendet, in der mit herkömmlichen Lithographieverfahren eine Öffnung bebildet wird. Durch Abscheiden einer Abstandsschicht an den Wänden der Öffnung wird der Durchmesser der Öffnung verkleinert, um eine Maskenöffnung mit einem Durchmesser, der unter der Lithographieauflösungsgrenze liegt, zu bilden. Durch anisotrope Ätzverfahren wird mittels der Maske eine entsprechende Öffnung in der darunter liegenden Schicht erzeugt. In einem nachfolgenden Prozess wird die Maskenschicht aus Polysilizium strukturiert, um einen Teil einer Elektrode des Kondensators zu bilden.
  • Ein ähnliches Verfahren wird in der Patentanmeldung JP 10223756 A verwendet, um ebenfalls mittels einer Maskenschicht aus Polysilizium ein Kontaktloch mit einem Durchmesser, der unter der Lithographieauflösungsgrenze liegt, zu bilden.
  • Die Patentschrift US 6 191 041 B1 offenbart ein Verfahren zur Strukturierung einer Maskenschicht, wobei herkömmliche Photolithographieprozesse und anisotrope Ätzprozesse eingesetzt werden. Dabei werden Maskenabstandshalter mittels eines anisotropen Rückätzprozesses gebildet und eine Isolierschicht, die die Maskenschicht bedeckt, wird vorzugsweise mittels eines CMP-Prozesses entfernt.
  • Angesichts der zuvor erläuterten Probleme besteht dennoch ein Bedarf für ein Verfahren, das das Skalieren von Strukturgrößen deutlich unterhalb des Auflösungsvermögens des beteiligten Fotolithographieprozesses ermöglicht, wobei gut entwickelte und steuerbare Prozesse eine höhere Zuverlässigkeit und eine geringere Entwicklungszeit einer entsprechenden Prozesssequenz gewährleisten.
  • ÜBERBLICK OBER DIE ERFINDUNG
  • Im Allgemeinen zielt die vorliegende Erfindung darauf ab, Mikrostrukturelemente zu schaffen, etwa Schaltungselemente von integrierten Schaltungen, wobei die Abmessun gen der Elemente durch eine Hartmaske anstelle eines Lackmusters definiert sind. Die Abmessungen der Hartmaske werden durch gut steuerbare Abscheideprozesse eingestellt, wobei Öffnungen, etwa Gräben und Kontaktlöcher in einer Opferschicht gebildet werden, und die Seitenwände der Öffnungen mit einem Opfermaterial beschichtet werden, wobei eine Dicke der Beschichtung im Wesentlichen die Abmessungen des schließlich erhaltenen Mikrostrukturelements bestimmt.
  • Die Aufgabe der vorliegenden Erfindung wird durch die Verfahren gemäß den Ansprüchen 1 und 16 gelöst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen aus der folgenden detaillierten Beschreibung deutlicher hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
  • 1a–1c schematisch Querschnittsansichten einer Halbleiterstruktur während diverser Herstellungsstadien entsprechend einem typischen bekannten Prozessablauf;
  • 2a–2h schematisch Querschnittsansichten einer Mikrostruktur mit einem Mikrostrukturelement, das gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung hergestellt ist;
  • 3a–3c schematisch Querschnittsansichten eines Feldeffekttransistors während diverser Herstellungsschritte bei der Ausbildung von Kontaktlöchern zu Source- und Draingebieten gemäß einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung;
  • 4a–4h schematisch Querschnittsansichten einer Halbleiterstruktur mit Gateelektroden, die auf Gateisolierschichten mit unterschiedlicher Dicke gemäß weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung gebildet sind; und
  • 5a–5c schematische Querschnittsansichten einer weiteren anschaulichen Ausführungsformen der vorliegenden Erfindung.
  • Anzumerken ist, dass die Zeichnungen lediglich anschaulicher Natur sind und die darin gezeigten Abmessungen sind nicht maßstabsgetreu. Des Weiteren sind Grenzen zwischen benachbarten Materialien und Gebieten als scharfe Grenzen gezeigt, wobei tatsächlich der Übergang zwischen benachbarten Gebieten nicht notwendigerweise eine scharfe Linie sein muss, sondern ein gradueller Übergang sein kann.
  • DETAILLIERTE BESCHREIBUNG
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen zu beschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • In der folgenden detaillierten Beschreibung wird auf Halbleiterstrukturen Bezug genommen, die integrierte Schaltungen repräsentieren, um das Konzept der vorliegenden Erfindung zu veranschaulichen. Es sollte jedoch selbstverständlich sein, dass die vorliegende Erfindung ebenso auf die Herstellung beliebiger Mikrostrukturen anwendbar ist, die das Herstellen von Strukturelementen mit Abmessungen erfordern, die deutlich unterhalb des Auflösungsvermögens des beteiligten fotolithographischen Verfahrens liegen. Ferner ist die vorliegende Erfindung insbesondere vorteilhaft bei der Herstellung technisch fortschrittlicher Mikrostrukturen, etwa weit entwickelter integrierter Schaltungen mit kritischen Abmessungen von 50 nm und weniger, wobei gut bekannte Prozessverfahren aus vorhergehenden Schaltungsgenerationen verwendet werden. Die vorliegende Erfindung ist jedoch nicht auf die Herstellung von modernsten Bauelementen beschränkt, sondern diese kann auch vorteilhaft für die Herstellung von Bauteilen mit Elementen mit Strukturgrößen, die deutlich innerhalb der technischen Möglichkeiten von aktuellen lithographischen Verfahren liegen, verwendet werden. Es kann jedoch in gewissen Fällen vorteilhaft sein, die Anwendung relativ teurer fortschrittlicher lithographischer Vorrichtungen zu vermeiden und kritische Strukturgrößen dieser Bauteile durch Verwendung der hierin verwendeten Verfahren zu definieren.
  • Mit Bezug zu den 2a–2h werden nun anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben.
  • In 2a umfasst eine Halbleiterstruktur 200 ein Substrat 201, das ein Halbleitersubstrat, ein isolierendes Substrat mit einer darauf gebildeten Halbleiterschicht, und dergleichen sein kann, auf dem eine erste Materialschicht 202 mit einem geeigneten Material ausgebildet ist. Der Einfachheit halber kann die erste Schicht 202 eine Polysiliziumschicht repräsentieren, in der ein Mikrostrukturelement mit spezifizierten Entwurfsabmessungen auszubilden ist. Eine zweite Materialschicht 203, die auch als eine Opferschicht bezeichnet wird, ist auf der ersten Materialschicht 202 gefolgt von einer antireflektierenden Beschichtung (ARC) 204, auf der eine Fotolackschicht 205 ausgebildet ist, gebildet. Die Opferschicht 203 kann beispielsweise eine Siliziumdioxidschicht und die ARC-Schicht 204 kann eine Siliziumoxynitridschicht sein, deren Dicke und optischen Eigenschaften entsprechend zu der darüber liegenden Fotolackschicht 205 und den beteiligten Lithographieverfahren eingestellt ist.
  • Ein typischer Prozessablauf zur Herstellung der in 2a gezeigten Halbleiterstruktur 200 kann die folgenden Schritte umfassen. Die erste Schicht 202 kann durch einen beliebigen bekannten Abscheideprozess, etwa chemische Dampfabscheidung (CVD), abgeschieden werden, wobei eine Dicke der Schicht 202 entsprechend den Entwurfserfordernissen gewählt wird. Anschließend wird die Opferschicht 203 abgeschieden, beispielsweise durch Plasma unterstützte CVD oder durch Niederdruck-CVD aus TEOS oder Silan, wenn die Opferschicht 203 eine Siliziumdioxidschicht ist. Zur Herstellung von Mikrostrukturelementen mit lateralen Abmessungen in der Größenordnung von einigen 10 nm liegt eine typische Dicke der Opferschicht 203 im Bereich von ungefähr 100 bis 150 nm. Anschließend wird die ARC-Schicht 204 abgeschieden, beispielsweise durch chemische Dampfabscheidung, wobei die optischen Eigenschaften und die Dicke so gesteuert werden, um die erforderlichen Eigenschaften zu erhalten. Beispielsweise kann die ARC-Schicht 204 eine Siliziumoxynitridschicht mit einer Dicke im Bereich von ungefähr 50 nm und mit einem Brechungsindex von 1,8 und einem Extinktionskoeffizienten von 1,05 für eine Wellenlänge der Strahlung im tiefen UV-Bereich von ungefähr 190 nm sein. Schließlich wird die Fotolackschicht 205 auf der ARC-Schicht 204 mit einer Dicke gebildet, die dem zur Strukturierung der Halbleiterstruktur 200 angewendeten Lithographieprozess entspricht. Anzumerken ist, dass der Prozessablauf zur Herstellung der Halbleiterstruktur 200 aus 2a gut bekannte Prozesse enthält und ohne wesentliche Abänderungen übernommen werden kann.
  • 2b zeigt die Halbleiterstruktur 200 schematisch nach Abschluss des lithographischen Prozesses und des anschließenden Ätzschrittes, um eine Öffnung 206 in der Fotolackschicht 205, der ARC-Schicht 204 und der darunter liegenden Opferschicht 203 zu erhalten. Die in der Opferschicht 203 gebildete Öffnung 206 besitzt eine laterale Abmessung, die durch 207 gekennzeichnet ist, die durch gut bekannte und gut etablierte Lithographie- und Ätzprozesse bestimmt ist, und deutlich eine gewünschte Entwurfsbreite des zu bildenden Mikrostrukturelements übersteigt.
  • Die Öffnung 206 wird durch anisotrope Ätzverfahren, etwa das reaktive Ionenätzen oder Plasmaätzen gebildet, die im Stand der Technik gut bekannt sind, und die folglich nicht detailliert beschrieben werden.
  • 2c zeigt die Halbleiterstruktur 200 mit einer Abstandsschicht 208, die konform über der Halbleiterstruktur 200 gebildet ist und insbesondere Seitenwände 211 der Öffnung 206 bedeckt, um eine reduzierte Breite 210 zu definieren, deren Größe durch die Schichtdicke der Abstandsschicht 208 definiert ist. Die Abstandsschicht 208 kann beispielsweise aus Siliziumdioxid gebildet sein, das durch Niederdruck- oder plasmaunterstütztes chemisches Dampfabscheiden abgeschieden wird, wobei Prozessparameter so gewählt werden, um ein hohes Maß an Konformität zu erreichen. Insbesondere ist eine Dickenvariation entlang der Seitenwände 211 vorzugsweise geringer als einige Nanometer und noch bevorzugter in der Größenordnung von 1 nm. Derartige konforme Abscheideverfahren sind in Prozesssequenzen für die Herstellung von Seitenwandabstandselementen von Gateelektroden, die für die Herstellung technisch hoch entwickelter Feldeffekttransistoren erforderlich sind gut bekannt. Beispielsweise liegt in einer anschaulichen Ausführungsform die Breite der Öffnung 207 im Bereich von 120 bis 140 nm und die Dicke der Abstandsschicht 208 wird zu 40 bis 50 nm gewählt, um die reduzierte Breite 210 mit einer Größe entsprechend den Entwurfserfordernissen zu erhalten.
  • Anschließend wird ein anisotroper Ätzvorgang durchgeführt, wie dies durch 209 angedeutet ist, um das Material an der Unterseite der Öffnung 206 zu entfernen.
  • 2d zeigt die Halbleiterstruktur 200 schematisch nach Beendigung des anisotropen Ätzvorganges 209, wobei das Material an der Unterseite der Öffnung 206 und an der Oberseite des Stapels teilweise oder im Wesentlichen entfernt ist. Die Schichtdicke der Abstandsschicht 208 in der Öffnung 206 kann kleiner als die Dicke an großen horizontalen Bereichen außerhalb der Öffnung 206 sein, so dass ein Rest der Abstandsschicht 208 außerhalb der Öffnung 206 nach Abschluss des anisotropen Ätzprozesses 209 verbleiben kann.
  • 2e zeigt die Halbleiterstruktur 200 mit einer Schicht 212 aus Maskenmaterial, das auf der Abstandsschicht 208 abgeschieden ist und die Öffnung 206 füllt. Das Maskenmaterial 212 ist vorzugsweise ein Material, das eine Ätzselektivität mit Bezug zu der benachbarten Abstandsschicht 208 und der Opferschicht 203 aufweist. Beispielsweise kann Siliziumnitrid verwendet werden, das eine ausgezeichnete Ätzselektivität zu Siliziumdioxid zeigt.
  • Die Maskenschicht 212 wird vorzugsweise mittels Niederdruck- oder plasmaunterstützter CVD abgeschieden, wobei das Verhältnis von Silizium zu Nitrid entsprechend den Prozesserfordernissen variiert werden kann. Anschließend wird die Halbleiterstruktur 200 einem chemisch mechanischen Polieren (CMP) unterzogen, um überschüssiges Material 212 zu entfernen und um die Oberfläche der Halbleiterstruktur 200 einzuebnen.
  • 2f zeigt die Halbleiterstruktur 200 schematisch nach Beendigung des CMP-Prozesses, wobei gemäß einer Ausführungsform der CMP-Prozess ausgeführt wird, bis die restliche Abstandsschicht 208 und die ARC-Schicht 204 mit Ausnahme an den Seitenwänden 211 entfernt worden sind. Als Folge davon ist ein Maskenmikrostrukturelement, das der Einfachheit halber auch mit dem Bezugszeichen 212 bezeichnet wird, von Abstandselementen umschlossen, die ebenso mit dem Bezugszeichen 208 belegt sind. Das CMP von isolierenden Materialien, etwa von Siliziumdioxid, Siliziumoxynitrid und Siliziumnitrid ist eine gut bekannte Prozesstechnik und daher wird eine Beschreibung davon weggelassen.
  • Anschließend wird ein selektiver Ätzvorgang ausgeführt, um die Opferschicht 203 und die Abstandselemente 208 zu entfernen. In Ausführungsformen unter Anwendung von Siliziumdioxid als die Opferschicht 203 und der Abstandselemente 208, kann ein beliebiger der gut bekannten und gut entwickelten Oxidätzprozesse ausgeführt werden, die eine hohe Selektivität hinsichtlich der darunter liegenden ersten Schicht 202 aufweisen, die in einigen Ausführungsformen eine Polysiliziumschicht sein kann.
  • 2g zeigt die Halbleiterstruktur 200 schematisch nach Beendigung des selektiven Entfernens der Abstandselemente 208 und der Opferschicht 203. Das Maskenmikrostrukturelement 212, das im Wesentlichen eine spezifizierte Entwurfsbreite 210 aufweist, ist auf der Oberseite der ersten Schicht 202 ausgebildet, in der das Mikrostrukturelement zu bilden ist. Ein weiterer anisotroper Ätzprozess, der durch 213 bezeichnet ist, wird ausgeführt, um die erste Schicht 202 entsprechend zu strukturieren.
  • Der entsprechende anisotrope Ätzvorgang ist ebenso ein gut bekannter Prozess und entsprechende Beschreibung wird daher weg gelassen.
  • 2h zeigt die Halbleiterstruktur 200 mit einem Mikrostrukturelement 214, das im Wesentlichen die erforderliche spezifizierte Entwurfsbreite 210 aufweist, die durch Verwenden des Maskenmikrostrukturelements 212 als eine Ätzmaske während des Ätzprozesses 213 erhalten wird. Somit kann die spezifizierte Entwurfsbreite 210, die in den zuvor beschriebenen exemplarischen Ausführungsformen in der Größenordnung von 50 nm und darunter liegt, erhalten werden, indem gut entwickelte und gut steuerbare Abscheide- und Ätzverfahren angewendet werden, wobei die Entwurfsbreite 210 im Wesentlichen durch die Abscheideparameter bei der Ausbildung der Abstandsschicht 208 bestimmt ist, so dass die spezifizierte Entwurfsbreite 210 innerhalb eines relativ weiten Bereichs einstellbar ist, ohne dass Änderungen in vorhergehenden und anschließenden Prozessen erforderlich sind. Somit können Mikrostrukturelemente mit Strukturgrößen erhalten werden, die deutlich unterhalb der gegenwärtig verfügbaren lithographischen Verfahren liegen, indem eine Prozesssequenz einer vorhergehenden Generation von Mikrostrukturen angewendet werden, wodurch die Entwicklung einer Prozesssequenz für eine neu skalierte Bauteilgeneration in relativ kurzer Zeit möglich ist.
  • Mit Bezug zu den 3a–3c werden weitere anschauliche Ausführungsformen der vorliegenden Erfindung im Folgenden beschrieben, wobei eine Öffnung in einer spezifizierten Materialschicht gebildet wird, und wobei die Öffnung eine spezifizierte Entwurfsgröße aufweist, die durch einen Abscheideprozess gesteuert wird. In den folgenden Ausführungsformen wird auf ein Kontaktloch Bezug genommen, das in einer isolierenden Schicht gebildet wird, um einen elektrischen Kontakt zu Source- und Draingebieten eines Feldeffekttransistors bereit zu stellen. Der Feldeffekttransistor kann eine Gateelektrode aufweisen, die gemäß den obigen Ausführungsformen hergestellt worden ist, und daher kann der Transistor entsprechend skalierte Kontaktöffnungen benötigen. Es sollte jedoch beachtet werden, dass das nachfolgend beschriebene Verfahren auf die Herstellung beliebiger Öffnungen anwendbar ist, die in einer Materialschicht einer Mikrostruktur zu bilden sind.
  • In 3a umfasst eine Halbleiterstruktur 300 ein Substrat 301, in und auf dem ein Feldeffekttransistor 302 gebildet ist. Der Feldeffekttransistor 302 umfasst Drain- und Sourcegebiete 303, eine Gateelektrode 304, Seitenwandabstandselemente 305 und eine Gateisolierschicht 306. Eine erste isolierende Schicht 307 ist über dem Feldeffekttransistor 302 ausgebildet. Die isolierende Schicht 307 kann ein beliebiges geeignetes Material, etwa Siliziumdioxid, und dergleichen aufweisen. Eine Ätzstoppschicht 308, die auch als eine vergrabene antireflektierende Beschichtung dienen kann, kann auf der isolierenden Schicht 307 gebildet sein. Eine zweite isolierende Schicht 309 ist auf der Ätzstoppschicht 308 gebildet, wobei Öffnungen 310 in der Schicht 309 entsprechend zu den Source- und Draingebieten 303 ausgebildet sind. Die Öffnungen 310 besitzen eine Größe 311, d. h. einen Durchmesser, wenn Kontaktdurchführungen betrachtet werden, oder eine Breite, wenn grabenähnliche Öffnungen betrachtet werden, die größer als die spezifizierte Entwurfsgröße der zu bildenden Kontaktöffnung ist.
  • Der Prozessablauf zur Herstellung der Halbleiterstruktur 300 und insbesondere der Öffnung 310 mit der Größe 311 beinhaltet gut bekannte Prozessschritte und deren Beschreibung wird weggelassen. Insbesondere kann das Herstellen und Strukturieren der isolierenden Schicht 309 in ganz ähnlicher Weise ausgeführt werden, wie dies mit Bezug zu den 2a und 2b beschrieben ist, und dort angeführte Erläuterungen treffen auch in diesem Falle zu.
  • 3b zeigt schematisch die Halbleiterstruktur 300 mit einer über der Struktur 300 ausgebildeten Abstandsschicht 312. Wie zuvor mit Bezug zu der Abstandsschicht 208 erläutert ist, ist die Abstandsschicht 312 in äußerst konformer Weise abgeschieden, um ein hohes Maß an Gleichförmigkeit an den Seitenwänden der Öffnungen 310 zu erreichen. Die Dicke der Abstandsschicht 312 an den Seitenwänden der Öffnung 310 definiert eine spezifizierte Entwurfsgröße 313. Abhängig von der weiteren Verarbeitung und den Entwurfserfordernissen kann die Abstandsschicht 312 Siliziumdioxid, Siliziumnitrid und dergleichen aufweisen. Anschließend wird die Struktur 300 einem anisotropen Ätzvorgang unterzogen, der durch 314 gekennzeichnet ist, um eine Öffnung mit im Wesentlichen der spezifizierten Entwurfsgröße 313 zu bilden.
  • 3c zeigt schematisch die Halbleiterstruktur 300 nach Beendigung des anisotropen Ätzvorganges 314. Kontaktöffnungen 315 sind in der isolierenden Schicht 307 ausgebildet, wobei eine Größe der Öffnungen 315 im Wesentlichen der durch die Abstandsschicht 312 in 3b definierten Größe 313 entspricht. In der in 3c gezeigten Ausführungsform können die isolierende Schicht 307, die isolierende Schicht 309 und die Abstandsschicht 312 im Wesentlichen aus dem gleichen Material oder aus unterschiedlichen Materialien hergestellt sein, wobei eine Selektivität hinsichtlich des anisotropen Ätzvorganges 314 nicht erforderlich ist. Wie aus den 3b und 3c ersichtlich ist, dient die isolierende Schicht 309 in Kombination mit der Abstandsschicht 312 als eine Ätzmaske und die Kontaktöffnungen 315 werden durch die Öffnung 310 hindurch geätzt. Wenn keine Ätzselektivität zwischen den Materialien 309, 307 und 312 vorhanden ist, werden die isolierende Schicht 309 und die Abstandsschicht 312 ebenso abgetragen, während die Öffnungen 315 geätzt werden. Falls die Ätzstoppschicht 308 vorgesehen ist, kann es notwendig sein, einen anderen Ätzprozess als den Prozess 314 anzuwenden, nachdem die Abstandsschicht 312 von der Unterseite der Öffnung 310 entfernt ist (vgl. 3b), um die Ätzstoppschicht 308 in den Öffnungen 310 zu entfernen. Anschließend kann der Ätzprozess 314 fortgesetzt werden, um die Kontaktöffnungen 315 zu bilden. Wenn die Ätzstoppschicht 308 vorgesehen wird, ist die anfängliche Gesamtdicke der isolierenden Schicht 309 und der Abstandsschicht 312 nicht wesentlich, abgesehen von der Tatsache, dass die Dicke der Abstandsschicht 312 so zu wählen ist, um die Entwurfsgröße 313 einzustellen, da der Ätzprozess 314 an der Ätzstoppschicht 308 anhalt, selbst wenn der Ätzvorgang die Unterseite der Kontaktöffnungen 315 noch nicht erreicht hat. Daher wird in einer Ausführungsform (nicht gezeigt) die anfängliche Dicke der isolierenden Schicht 309 so gewählt, dass die Schicht 309 und die Abstandsschicht 302 im Wesentlichen vollständig beim Ätzen der Kontaktöffnungen 315 entfernt werden.
  • In anderen Ausführungsformen kann die Abstandsschicht 312 aus einem Material gebildet sein, das eine hohe Ätzselektivität in Bezug auf das Material der isolierenden Schicht 309 aufweist, und es wird ein erster anisotroper Ätzvorgang ausgeführt, um die Abstandsschicht 312 an der Unterseite der Öffnungen 310 zu entfernen, ähnlich wie dies mit Bezug zu 2c beschrieben ist. Anschließend werden die Öffnungen 315 geätzt, wobei die isolierende Schicht 309 durch den Rest der darüber liegenden Abstandsschicht 312 geschützt ist. Anschließend kann die Abstandsschicht 312 in einem selektiven Ätzvorgang entfernt werden, um die Kontaktlöcher 315 mit der erforderlichen Entwurfsgröße 313 in einem unteren Bereich davon und mit der Größe 311 in einem oberen Bereich davon zu bilden.
  • In einer weiteren anschaulichen Ausführungsform können die Kontaktöffnungen 315, wie sie in 3c gezeigt sind, mit einem leitenden Material gefüllt werden und überschüssiges Material einschließlich des Überschussmaterials der isolierenden Schicht 309 und der Abstandsschicht 312 kann durch CMP entfernt werden.
  • Anzumerken wäre, dass der Prozess zur Bildung der Kontaktöffnungen 315 nicht nur ermöglicht, die Bauteilabmessungen zu skalieren, sondern auch zu einem gewissen Maße Überlagerungsprobleme verringert, die ansonsten auftreten würden, da die erforderliche Überlagerungsgenauigkeit im Wesentlichen durch den gut etablierten Herstellungsvorgang für die Maskenöffnungen 310 bestimmt ist und nicht entsprechend mit den schließlich erhaltenen Kontaktöffnungen 315 "skaliert" werden muss.
  • Mit Bezug zu den 4a–4h werden nun weitere anschauliche Ausführungsformen beschrieben.
  • In 4a umfasst eine Halbleiterstruktur 400 ein Substrat 401, beispielsweise ein SOI-Substrat mit einer vergrabenen Isolierschicht, etwa einer Siliziumdioxidschicht. Das Substrat 401 umfasst ferner Halbleitergebiete, etwa Siliziumgebiete 402, die voneinander durch Isoliergebiete 403, beispielsweise Flachgrabenisolationsgebiete, getrennt sind. Auf den Halbleitergebieten 402 sind Gateisolierschichten 404 und 405 vorgesehen, die eine unterschiedliche Schichtdicke entsprechend den Entwurfserfordernissen aufweisen können. Beispielsweise kann die Gateisolierschicht 404 für ein Transistorelement mit geringem Leckstrom vorgesehen sein und daher relativ dick sein, wohingegen die Gateisolierschicht 405 für ein schnell schaltendes Transistorelement ausgelegt sein kann und daher eine relativ geringe Dicke aufweisen kann.
  • Prozessabläufe zur Herstellung der Struktur 400, wie sie in 4a gezeigt ist, sind gut bekannt und im Stand der Technik weit entwickelt und daher wird eine detaillierte Beschreibung weggelassen. Obwohl die Halbleiterstruktur 400 ein SOI-Bauteil repräsentiert, kann die vorliegende Erfindung dennoch auch auf Volumen-Halbleiterelementen angewendet werden.
  • In 4b umfasst die Halbleiterstruktur 400 zusätzlich eine Opferschicht 407 und eine ARC-Schicht 408, die über einer Gateelektrodenmaterialschicht 406 gebildet sind. Wie zuvor mit Bezug zu den 2 und 3 erläutert ist, kann die Opferschicht 407 Siliziumdioxid und die ARC-Schicht Siliziumoxynitrid aufweisen. Hinsichtlich der Eigenschaften der Schichten 407 und 408 und der Abscheideverfahren, die zur Herstellung dieser Schichten angewendet werden, gelten die gleichen Kriterien, wie sie bereits mit Bezug zu den zuvor beschriebenen Ausführungsformen dargelegt sind.
  • 4c zeigt die Halbleiterstruktur 400 mit einer zusätzlichen Fotolackschicht 409 und Öffnungen 410 mit einer Größe 411, die in der ARC-Schicht 408 und der Opferschicht 407 strukturiert sind. Abhängig von Entwurfserfordernissen kann die Größe 411 der über den Gateisolierschichten 404 und 405 gebildeten Öffnungen 410 unterschiedlich sein. Hinsichtlich der Ausbildung der Öffnungen 410 gelten die gleichen Kriterien, wie sie bereits mit Bezug zu den 2 und 3 dargelegt sind.
  • In 4d ist eine Abstandsschicht 412 auf der ARC-Schicht 408 und in der Öffnung 410 gebildet, um eine spezifizierte Größe 413 zu definieren, die, wie zuvor angemerkt ist, für die Öffnungen 410, die jeweils über den Gateisolierschichten 404 und 405 gebildet sind, unterschiedlich sein kann.
  • Wie zuvor erläutert ist, werden die Abscheideparameter so gesteuert, um die spezifizierte Entwurfsgröße 413 zu erhalten, und ein anisotroper Ätzvorgang wird ausgeführt, um das Material an der Unterseite der Öffnungen 410 zu entfernen.
  • In 4e wird eine Maskenschicht 414 über der Halbleiterstruktur 400 abgeschieden, um die Öffnungen 410 vollständig zu füllen. Das die Maskenschicht 414 bildende Material kann eine hohe Ätzselektivität in Bezug auf das Material der Abstandsschicht 412 und der Opferschicht 407 aufweisen. Beispielsweise kann die Maskenschicht 414 Siliziumnitrid aufweisen, wobei das Verhältnis von Silizium zu Nitrid während des Abscheidevorgangs so gesteuert werden kann, um die Eigenschaften der Maskenschicht 414 geeignet einzustellen.
  • 4f zeigt die Halbleiterstruktur 400 nach der Entfernung von Überschussmaterial und der Einebnung der resultierenden Oberfläche mittels CMP. Der Einfachheit halber sind Abstandselemente, die das Maskenmaterial in den Öffnungen 410 einschließen, und das Maskenmaterial mit den gleichen Bezugszeichen wie die anfänglichen Materialschichten belegt. Anschließend wird ein selektiver Ätzvorgang ausgeführt, um die Abstandselemente 412 und die Opferschicht 407 zu entfernen.
  • 4g zeigt die Struktur 400 nach Abschluss des selektiven Ätzvorgangs, wobei die Hartmaske 414 über den entsprechenden Gateisolierschichten 405 und 404 angeordnet ist. Anschließend wird ein anisotroper Ätzvorgang ausgeführt, um die Gateelektroden in der Gateelektrodenmaterialschicht 406 zu strukturieren.
  • 4h zeigt schematisch die Halbleiterstruktur 400 nach der Strukturierung der Gateelektroden 415, die im Wesentlichen die spezifizierte Entwurfsbreite 143 aufweisen. Wie zuvor erläutert ist, kann die Entwurfsbreite 413 der Gateelektrode 415, die auf der Gateisolierschicht 404 angeordnet ist, sich von jener der Gateelektrode 415, die auf der Gateisolierschicht 405 angeordnet ist, unterscheiden. Vorzugsweise ist die Gateelektrode 415 mit der größeren Breite auf der Gateisolierschicht 404 mit einer größeren Schichtdicke gebildet.
  • Wie aus den zuvor erläuterten Ausführungsformen ersichtlich ist, werden die Gateisolierschichten 404 und 405 nicht durch die Strukturierungsvorgänge, die beim Erreichen der spezifizierten Entwurfsbreite 413 beteiligt sind, beeinflusst, mit Ausnahme des allerletzten Ätzvorganges. Somit ermöglicht die vorliegende Erfindung die Herstellung von Gateelektroden ohne Beeinträchtigung der Unversehrtheit der darunter liegenden Gateisolierschichten, unabhängig davon, ob eine einzelne Schichtdicke der Gateisolierschicht oder unterschiedliche Dicken der Gateisolierschichten zu berücksichtigen sind.
  • Ferner ist in den bisher beschriebenen Ausführungsformen die spezifizierte Entwurfsbreite oder Größe einer Öffnung oder eines Mikrostrukturelements eingestellt worden, indem ein einzelner Abscheidevorgang zur Bildung einer Abstandsschicht ausgeführt wird, deren Dicke an den Seitenwänden der Öffnungen und Gräben die spezifizierte Entwurfsbreite bestimmt. In Ausführungsformen, in denen unterschiedliche Entwurfsgrößen ähnlicher Strukturelemente erforderlich sind, können dann die Maskenöffnungen, die durch Lithographie gebildet werden, entsprechend skaliert werden, um die gewünschte Entwurfsgröße zu erhalten. In anderen Ausführungsformen kann es geeignet sein, nicht die Lithographiemaske zu ändern, sondern statt dessen zwei oder mehrere Abscheideschritte vorzusehen, um unterschiedliche Entwurfsgrößen in unterschiedlichen Substratgebieten zu erreichen, wie dies mit Bezug zu den 5a bis 5c beschrieben wird.
  • In 5a umfasst eine Halbleiterstruktur 500 ein Substrat 501 mit einer darauf gebildeten Schicht 502, in der eine Öffnung oder ein Mikrostrukturelement zu bilden ist. Eine Opferschicht 503 umfasst Öffnungen 504, die entsprechend zu zuvor beschriebenen Prozessen hergestellt worden sind. Eine der Öffnungen 504 ist durch eine Lackmaske 506 bedeckt und gefüllt und eine erste Abstandsschicht 505 ist konform über der Struktur 500 gebildet. Anschließend wird ein anisotroper Ätzvorgang ausgeführt, der durch 507 bezeichnet ist, um eine Dicke der ersten Abstandsschicht 505 auf horizontalen Bereichen zu verringern und um Material aus der Unterseite der unbedeckten Öffnung 504 zu entfernen.
  • 5b zeigt schematisch die resultierende Struktur nach Abschluss des anisotropen Ätzvorganges. Anschließend wird die Lackmaske 506 entfernt, beispielsweise durch Erwärmen des Substrats 502, um die Lackmaske 506 zu erweichen. In anderen Ausführungsformen kann der anisotrope Ätzvorgang 507 fortgesetzt werden, bis im Wesentlichen alle horizontalen Bereiche der ersten Abstandsschicht 505 entfernt sind und die Lackmaske 506 wird anschließend durch konventionelle Lackentfernungsprozesse weggeätzt.
  • 5c zeigt die Halbleiterstruktur 500 nach Abscheiden einer zweiten Abstandsschicht 508, die in konformer Weise über der Struktur 500 gebildet ist, um eine erste spezifizierte Entwurfsbreite 509, die durch die Summe der Dicke der ersten und zweiten Abstandsschichten 505 und 508 bestimmt ist, und eine zweite spezifizierte Entwurfsbreite 510 zu erzeugen. Hinsichtlich der Abscheidung der zweiten Abstandsschicht 508 und deren Eigenschaften gelten die gleichen Kriterien, wie sie bereits in den Erläuterungen mit Bezug zu den 2, 3 und 4 dargelegt wurden. Somit können unterschiedliche Entwurfsbreiten durch Anwenden des gleichen lithographischen Verfahrens bei der Herstellung der Öffnungen 504 durch Auftragen der ersten und zweiten Abstandsschichten erhalten werden. Ferner können in anderen Ausführungsformen die Schritte des Maskierens eines gewissen Substratgebiets und das sequenzielle Vorsehen einer Abstandsschicht dreimal oder öfter entsprechend den Entwurfserfordernissen durchgeführt werden.
  • Die weitere Bearbeitung der Halbleiterstruktur 500 kann fortgesetzt werden, wie dies in den vorhergehenden Ausführungsformen beschrieben ist.
  • Es gilt also: die vorliegende Erfindung erlaubt die Herstellung von Mikrostrukturelementen mit Abmessungen, die deutlich unterhalb der Auflösungsschwelle herkömmlicher Lithographieverfahren liegen, wobei bereits gut bekannte und steuerbare Abscheide- und Ätzverfahren ausgeführt werden, um kritische Dimensionen deutlich unterhalb des Auflösungsvermögens des beteiligten fotolithographischen Prozesses zu erhalten. Insbesondere erlaubt es die vorliegende Erfindung, Strukturgrößen mit kritischen Abmessungen von 50 nm und darunter durch Anwenden gut bekannter Prozesstechniken zu bilden.
  • Die vorliegende Erfindung erlaubt die Herstellung von Gateelektroden ohne Beeinträchtigung der Unversehrtheit der darunter liegenden Gateisolierschichten, unabhängig davon, ob eine einzelne Schichtdicke der Gateisolierschicht oder unterschiedliche Dicken der Gateisolierschichten vorzusehen sind.

Claims (28)

  1. Verfahren zur Herstellung eines Mikrostrukturelements (214), wobei das Verfahren umfasst: Bereitstellen eines Substrats (201) mit einer darauf gebildeten ersten Materialschicht (202), einer zweiten Materialschicht (203), die über der ersten Materialschicht (202) angeordnet ist und einer antireflektierenden Beschichtung, die über der zweiten Materialschicht angeordnet ist; Bilden einer Öffnung (206) in der antireflektierenden Beschichtung (204) und in der zweiten Materialschicht (203), wobei die Öffnung (206) eine Breite (207) aufweist, die eine Entwurfsbreite (210) des zu bildenden Mikrostrukturelements (214) übersteigt; Abscheiden einer Abstandsschicht (208) über der antireflektierenden Beschichtung (204) und auf Seitenwänden der Öffnung (206), um die Öffnungsbreite (207) zu verringern; Füllen der Öffnung (206) mit einem Maskenmaterial (212); Entfernen der antireflektierenden Beschichtung (204), der zweiten Materialschicht (203) und der Abstandsschicht (208); und Strukturieren des Mikrostrukturelements (214) in der ersten Materialschicht (202), wobei das Maskenmaterial (212) als eine Ätzmaske verwendet wird, um im Wesentlichen eine Breite (210) des Mikrostrukturelements (214) entsprechend der Entwurfsbreite zu definieren.
  2. Verfahren nach Anspruch 1, wobei Bilden einer Abstandsschicht (208) an den Seitenwänden der Öffnung (206) konformes Abscheiden der Abstandsschicht (208) bei gleichzeitiger Steuerung einer Dicke der Abstandsschicht (208) umfasst.
  3. Verfahren nach Anspruch 2, wobei Bilden einer Abstandsschicht (208) an den Seitenwänden der Öffnung (206) ferner anisotropes Ätzen der Abstandsschicht (208) zur Entfernung von Material an der Unterseite der Öffnung (206) umfasst.
  4. Verfahren nach Anspruch 1, wobei Entfernen der antireflektierenden Beschichtung (204), der zweiten Materialschicht (203) und der Abstandsschicht (208) chemisch mechanisches Polieren des Substrats (201) umfasst.
  5. Verfahren nach Anspruch 1, wobei die zweite Materialschicht (203) und die antireflektierende Beschichtung durch chemisch mechanisches Polieren entfernt werden.
  6. Verfahren nach Anspruch 1, wobei überschüssiges Maskenmaterial (212) und die antireflektierende Beschichtung (204) durch chemisch mechanisches Polieren entfernt werden.
  7. Verfahren nach Anspruch 1, wobei die zweite Materialschicht (203) und die Abstandsschicht (208) so gewählt werden, dass diese eine Ätzselektivität in Bezug auf die erste Materialschicht (202) aufweisen, und wobei die zweite Materialschicht (203) und die Abstandsschicht (208) durch einen selektiven Ätzprozess entfernt werden.
  8. Verfahren nach Anspruch 1, wobei die Breite (207) der Öffnung (206) im Bereich von ungefähr 100 bis 200 nm liegt.
  9. Verfahren nach Anspruch 1, wobei die Entwurfsbreite kleiner als 50 nm ist.
  10. Verfahren nach Anspruch 1, wobei Bilden der Öffnung (206) ein fotolithographisches Verfahren unter Verwendung ultravioletter Strahlung mit einer Wellenlänge von ungefähr 193 nm umfasst.
  11. Verfahren nach Anspruch 1, wobei das Mikrostrukturelement (214) eine Gateelektrode eines auf dem Substrat (201) zu bildenden Feldeffekttransistors ist.
  12. Verfahren nach Anspruch 11, wobei: das Substrat ein Substrat (401) mit einer darauf gebildeten Halbleiterschicht (402) ist, die von einer Gateisolierschicht (404, 405) bedeckt ist; die erste Materialschicht eine Schicht (406) aus Gateelektrodenmaterial ist, die auf der Gateisolierschicht (404, 405) abgeschieden ist; das Abscheiden der Abstandsschicht ein konformes Abscheiden der Abstandsschicht (412) umfasst.
  13. Verfahren nach Anspruch 12, wobei konformes Abscheiden der Abstandsschicht (412) anisotropes Ätzen der Abstandsschicht (412) zur Entfernung von Material an der Unterseite der Öffnung (410) umfasst.
  14. Verfahren nach Anspruch 13, wobei konformes Abscheiden der Abstandsschicht (412) Steuern einer Schichtdicke an den Seitenwänden der Öffnung (410) umfasst.
  15. Verfahren nach Anspruch 13, wobei eine erste Gateisolierschicht (404) und eine zweite Gateisolierschicht (405) auf der Halbleiterschicht (402) vorgesehen sind, wobei eine Dicke der ersten Isolierschicht (404) größer als eine Dicke der zweiten Gateisolierschicht (405) ist.
  16. Verfahren zur Herstellung eines Mikrostrukturelements mit einer Öffnung (315) mit einer spezifizierten Entwurfsgröße, wobei das Verfahren umfasst: Bereitstellen eines Substrats (301) mit einer darauf ausgebildeten Materialschicht (307), in der die Öffnung (315) zu bilden ist; Bilden einer Opferschicht (309) über der Materialschicht (307); Bilden einer Maskenöffnung (310) in der Opferschicht (309) mit einer Größe (311), die die spezifizierte Entwurfsgröße (313) übersteigt; konformes Abscheiden einer Abstandsschicht (312) über der Maskenöffnung (310), um die Größe der spezifizierten Entwurfsgröße (313) einzustellen; Bilden der Öffnung (315) durch anisotropes Ätzen durch die Maskenöffnung (310) hindurch; und im Wesentlichen vollständiges Entfernen der Opferschicht (309).
  17. Verfahren nach Anspruch 16, das ferner Bereitstellen einer Zwischenschicht (308) zwischen der Materialschicht (307) und der Opferschicht (309) umfasst.
  18. Verfahren nach Anspruch 17, wobei die Zwischenschicht (308) so ausgebildet ist, um als eine Ätzstoppschicht und/oder eine antireflektierende Beschichtung zu dienen.
  19. Verfahren nach Anspruch 17, wobei das Bilden der Öffnung (315) umfasst: anisotropes Ätzen der Abstandsschicht (312), um die Abstandsschicht (312) an der Unterseite der Maskenöffnung (310) zu entfernen; Ätzen der Zwischenschicht (308); und anisotropes Ätzen der Materialschicht (307), um die Öffnung (315) zu bilden.
  20. Verfahren nach Anspruch 17, wobei eine Anfangsschichtdicke der Opferschicht (309) so gewählt ist, dass die Opferschicht (309) im Wesentlichen vollständig entfernt wird, während die Abstandsschicht (312) anisotrop geätzt wird.
  21. Verfahren nach Anspruch 16, das ferner umfasst: selektives Entfernen der verbleibenden Abstandsschicht (312) nach anisotropem Ätzen der Öffnung (315) der Materialschicht (307), um eine kombinierte Öffnung zu erhalten mit einem unteren Bereich mit einer Größe, die im Wesentlichen der spezifizierten Entwurfs größe entspricht, und einem oberen Bereich, der im Wesentlichen einer Anfangsgröße (311) der Maskenöffnung (310) entspricht.
  22. Verfahren nach Anspruch 17, das ferner Entfernen der Abstandsschicht (312) und der Opferschicht (309) durch chemisch mechanisches Polieren des Substrats (301) umfasst.
  23. Verfahren nach Anspruch 17, wobei die Öffnung (315) ein Kontaktloch in einer integrierten Schaltung ist.
  24. Verfahren nach Anspruch 16, wobei das Verfahren zur Herstellung von Mikrostrukturelementen mit unterschiedlicher Größe dient, wobei: Bilden der Maskenöffnung in der Opferschicht Bilden einer ersten Öffnung (504) und einer zweiten Öffnung (504) umfasst; konformes Abscheiden der Abstandsschicht über der Maskenöffnung Bilden einer ersten Abstandsschicht (505) über den ersten und zweiten Öffnungen (504) umfasst; und Bilden einer zweiten Abstandsschicht (508) über der zweiten Öffnung (504), um eine erste verringerte Größe (510) der ersten Öffnung (504) und eine zweite verringerte Größe (509) der zweiten Öffnung (504) zu erhalten, wobei die erste verringerte Größe und die zweite verringerte Größe im Wesentlichen Entwurfsgrößen eines ersten Mikrostrukturelements und eines zweiten Mikrostrukturelements entsprechen.
  25. Verfahren nach Anspruch 24, wobei die zweite Abstandsschicht (508) vor der ersten Abstandsschicht (505) gebildet wird, und wobei eine Fotolackmaske (506) über der ersten Öffnung (504) vor dem Bilden der zweiten Abstandsschicht (508) gebildet wird.
  26. Verfahren nach Anspruch 25, das ferner Entfernen der Fotolackmaske (506) vor dem Bilden der ersten Abstandsschicht (505) umfasst.
  27. Verfahren nach Anspruch 24, wobei die erste Abstandsschicht (505) vor der zweiten Abstandsschicht (508) gebildet wird, und wobei eine Fotolackmaske (506) über der ersten Öffnung vor dem Ausbilden der ersten Abstandsschicht (505) gebildet wird.
  28. Verfahren nach Anspruch 27, das ferner Entfernen der Fotolackmaske (506) vor dem Bilden der zweiten Abstandsschicht (508) umfasst.
DE10228807A 2002-06-27 2002-06-27 Verfahren zur Herstellung von Mikrostrukturelementen Expired - Fee Related DE10228807B4 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE10228807A DE10228807B4 (de) 2002-06-27 2002-06-27 Verfahren zur Herstellung von Mikrostrukturelementen
US10/306,319 US6936383B2 (en) 2002-06-27 2002-11-27 Method of defining the dimensions of circuit elements by using spacer deposition techniques
TW092116496A TW200400570A (en) 2002-06-27 2003-06-18 Method of defining the dimensions of circuit elements by using spacer deposition techniques
AU2003280498A AU2003280498A1 (en) 2002-06-27 2003-06-24 Method of defining the dimensions of circuit elements by using spacer deposition techniques
PCT/US2003/020809 WO2004003977A2 (en) 2002-06-27 2003-06-24 Method of defining the dimensions of circuit elements by using spacer deposition techniques

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10228807A DE10228807B4 (de) 2002-06-27 2002-06-27 Verfahren zur Herstellung von Mikrostrukturelementen

Publications (2)

Publication Number Publication Date
DE10228807A1 DE10228807A1 (de) 2004-01-15
DE10228807B4 true DE10228807B4 (de) 2009-07-23

Family

ID=29723496

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10228807A Expired - Fee Related DE10228807B4 (de) 2002-06-27 2002-06-27 Verfahren zur Herstellung von Mikrostrukturelementen

Country Status (3)

Country Link
US (1) US6936383B2 (de)
DE (1) DE10228807B4 (de)
TW (1) TW200400570A (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7427458B2 (en) * 2005-06-30 2008-09-23 Lam Research Corporation System and method for critical dimension reduction and pitch reduction
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7390749B2 (en) * 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
US7485581B2 (en) 2005-11-30 2009-02-03 Lam Research Corporation Device with gaps for capacitance reduction
US7432189B2 (en) * 2005-11-30 2008-10-07 Lam Research Corporation Device with self aligned gaps for capacitance reduction
US7560388B2 (en) * 2005-11-30 2009-07-14 Lam Research Corporation Self-aligned pitch reduction
DE102006030266A1 (de) 2006-06-30 2008-01-03 Advanced Micro Devices, Inc., Sunnyvale Verringern der Kontamination von Halbleitersubstraten während der Metallisierungsbearbeitung durch Bereitstellen einer Schutzschicht am Substratrand
DE102006030262B4 (de) * 2006-06-30 2011-04-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Strukturieren von Gateelektroden durch Reduzieren der Seitenwandwinkel einer Maskenschicht
KR101072722B1 (ko) * 2007-02-15 2011-10-11 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성방법
DE102007019761A1 (de) * 2007-04-19 2008-10-23 Qimonda Ag Verfahren zur Herstellung eines Kontaktelementes, eine Sturktur in einem Halbleiterbauelement, eine integrierte Schaltung und ein Halbleiterbauelement
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
DE102009031146B4 (de) * 2009-06-30 2012-01-26 Globalfoundries Dresden Module One Llc & Co. Kg Abtrag einer Deckschicht in einem Metallgatestapel mit großem ε unter Anwendung eines Ätzprozesses
JP2014225501A (ja) 2013-05-15 2014-12-04 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US11137681B2 (en) 2016-07-01 2021-10-05 Intel Corporation Lined photobucket structure for back end of line (BEOL) interconnect formation
JP6877290B2 (ja) * 2017-08-03 2021-05-26 東京エレクトロン株式会社 被処理体を処理する方法
CN109524295B (zh) * 2017-09-20 2023-12-08 长鑫存储技术有限公司 半导体器件及其形成方法、存储器
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
CN109962158A (zh) * 2017-12-22 2019-07-02 中电海康集团有限公司 一种小尺寸磁性随机存储器的制作方法
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
CN112086348B (zh) * 2020-08-31 2022-11-29 上海华力微电子有限公司 双重图形氧化硅芯轴制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223756A (ja) * 1997-02-06 1998-08-21 Sony Corp コンタクトホールの形成方法
US6140180A (en) * 1997-12-12 2000-10-31 United Semiconductor Corporation Method of fabricating storage capacitor for dynamic random-access memory
US6191041B1 (en) * 1999-03-05 2001-02-20 United Microelectronics Corp. Method of fabricating semiconductor device
US20020037617A1 (en) * 2000-06-29 2002-03-28 Kim Jun Dong Method for forming gate electrodes in a semicoductor device using formed fine patterns

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US6255202B1 (en) 2000-07-20 2001-07-03 Advanced Micro Devices, Inc. Damascene T-gate using a spacer flow

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10223756A (ja) * 1997-02-06 1998-08-21 Sony Corp コンタクトホールの形成方法
US6140180A (en) * 1997-12-12 2000-10-31 United Semiconductor Corporation Method of fabricating storage capacitor for dynamic random-access memory
US6191041B1 (en) * 1999-03-05 2001-02-20 United Microelectronics Corp. Method of fabricating semiconductor device
US20020037617A1 (en) * 2000-06-29 2002-03-28 Kim Jun Dong Method for forming gate electrodes in a semicoductor device using formed fine patterns

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 10223756 A (Abstract) *

Also Published As

Publication number Publication date
US20040002217A1 (en) 2004-01-01
US6936383B2 (en) 2005-08-30
DE10228807A1 (de) 2004-01-15
TW200400570A (en) 2004-01-01

Similar Documents

Publication Publication Date Title
DE10228807B4 (de) Verfahren zur Herstellung von Mikrostrukturelementen
DE102016100766B4 (de) Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung
EP1444724B1 (de) Photolithographisches strukturierungsverfahren mit einer durch ein plasmaverfahren abgeschiedenen kohlenstoff-hartmaskenschicht mit diamantartiger härte
DE102006030267B4 (de) Nano-Einprägetechnik mit erhöhter Flexibilität in Bezug auf die Justierung und die Formung von Strukturelementen
DE3587829T2 (de) Verfahren zur herstellung von untereinander selbstalignierten gräben unter verwendung einer maske.
DE10234165B4 (de) Verfahren zum Füllen eines Grabens, der in einem Substrat gebildet ist, mit einem isolierenden Material
DE102010064289B4 (de) Größenreduzierung von Kontaktelementen und Kontaktdurchführungen in einem Halbleiterbauelement durch Einbau eines zusätzlichen Abschrägungsmaterials
DE102008049727A1 (de) Kontaktelemente und Kontaktdurchführungen eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung hergestellt sind
DE102009046242A1 (de) Herstellung von Kontaktdurchführungen mit unterschiedlicher Größe eines Halbleiterbauelements durch Aufteilen des Kontaktlochstrukturierungsprozesses
DE102010040066A1 (de) Gateelektroden eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung in Verbindung mit einem Größenreduzierungsabstandshalter hergestellt sind
DE69712478T2 (de) Eine bildumkehrtechnik zu ausbildung kleiner strukturen in integrierten schaltkreisen
DE102005020060B4 (de) Verfahren zum Strukturieren eines Dielektrikums mit kleinem ε unter Anwendung einer Hartmaske
DE10259728B4 (de) Verfahren zur Herstellung einer Grabenisolationsstruktur und Verfahren zum Steuern eines Grades an Kantenrundung einer Grabenisolationsstruktur in einem Halbleiterbauelement
DE10052208C2 (de) Verfahren zur Herstellung eines Feldeffekttransistors mittels einer Justiertechnologie auf der Grundlage von Seitenwandabstandselementen
DE102009004550B4 (de) Verfahren zur Bildung von Zwischenverbindungen
DE10334406B4 (de) Verfahren zur Ausbildung eines Kontaktes in einem Halbleiterprozeß
DE102010038736A1 (de) Verfahren zum Steuern der kritischen Abmessungen von Gräben in einem Metallisierungssystem eines Halbleiterbauelements während des Ätzens einer Ätzstoppschicht
DE102019204838B4 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit selbstausgerichteten aktiven Gebieten für eine ebene Transistorarchitektur
DE19719909A1 (de) Zweifaches Damaszierverfahren
DE102006030262B4 (de) Verfahren zum Strukturieren von Gateelektroden durch Reduzieren der Seitenwandwinkel einer Maskenschicht
DE102009046259A1 (de) Stärkere Haftung eines PECVD-Kohlenstoffs auf dielektrischen Materialien durch Vorsehen einer Haftungsgrenzfläche
DE60125150T2 (de) Verwendung von organischen spin-on-materialien als begrenzungsschicht für lokale verbindungsstrukturen, kontakt- und durchkontaktschichten
DE19730139C2 (de) Verfahren zur Herstellung eines hochintegrierten Halbleiterbauelements mit Trennstruktur
DE10052131C2 (de) Verfahren zur Herstellung von Feldeffekttransistoren mit einer vollständig selbstjustierenden Technologie
DE102010004690A1 (de) Halbleiterbauelement mit Fensteröffnung als Schnittstelle zur Umgebung-Ankopplung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

8328 Change in the person/name/address of the agent

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER,

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130101