[go: up one dir, main page]

DE102023101334A1 - SEMICONDUCTOR COMPONENT WITH A PASSIVATION LAYER - Google Patents

SEMICONDUCTOR COMPONENT WITH A PASSIVATION LAYER Download PDF

Info

Publication number
DE102023101334A1
DE102023101334A1 DE102023101334.3A DE102023101334A DE102023101334A1 DE 102023101334 A1 DE102023101334 A1 DE 102023101334A1 DE 102023101334 A DE102023101334 A DE 102023101334A DE 102023101334 A1 DE102023101334 A1 DE 102023101334A1
Authority
DE
Germany
Prior art keywords
region
insulating layer
layer
semiconductor
semi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102023101334.3A
Other languages
German (de)
Inventor
Gerhard Schmidt
Markus Kahn
Bernhard Leitl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102023101334.3A priority Critical patent/DE102023101334A1/en
Publication of DE102023101334A1 publication Critical patent/DE102023101334A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/402—Amorphous materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Es wird ein Halbleiterbauelement offenbart. Das Halbleiterbauelement enthält: einen Halbleiterkörper (100) mit einer ersten Oberfläche (101); und eine Passivierungsschicht (1), die oben auf der ersten Oberfläche (101) gebildet ist. Die Passivierungsschicht (1) enthält eine amorphe halbisolierende Schicht (11), die an die erste Oberfläche (101) angrenzt, wobei die amorphe halbisolierende Schicht (11) Dotierstoffatome aufweist, und wobei eine Dicke (d11) der amorphen halbisolierenden Schicht (11) weniger als 150 Nanometer beträgt.A semiconductor device is disclosed. The semiconductor device includes: a semiconductor body (100) having a first surface (101); and a passivation layer (1) formed on top of the first surface (101). The passivation layer (1) includes an amorphous semi-insulating layer (11) adjacent to the first surface (101), wherein the amorphous semi-insulating layer (11) comprises dopant atoms, and wherein a thickness (d11) of the amorphous semi-insulating layer (11) is less than 150 nanometers.

Description

Diese Offenbarung betrifft allgemein ein Halbleiterbauelement mit einer Passivierungsschicht, insbesondere einen Leistungshalbleiter mit einer Passivierungsschicht.This disclosure generally relates to a semiconductor device having a passivation layer, in particular to a power semiconductor having a passivation layer.

Leistungshalbleiterbauelemente wie etwa Leistungsdioden oder Leistungstransistoren sind in der Lage, hohe Spannungen von mehreren 10 V, mehreren 100 V oder sogar mehreren Kilovolt (kV) zu sperren. Eine hohe Sperrspannung ist mit hohen elektrischen Feldern in einem Halbleiterkörper, in dem aktive Gebiete des Halbleiterbauelements integriert sind, verbunden. Insbesondere Oberflächen des Halbleiterkörpers, an denen in einem Sperrzustand hohe elektrische Felder auftreten, sind sehr empfindlich und erfordern eine geeignete Behandlung, um Degradationseffekte, die zu einer Verringerung des Spannungssperrvermögens führen können, zu verhindern. Eine solche Behandlung beinhaltet üblicherweise die Bildung einer Passivierungsschicht auf der Oberfläche. Geeignete herkömmliche Passivierungsschichten enthalten Oxide wie etwa Siliziumdioxid SiO2, oder amorphe halbisolierende Schichten.Power semiconductor components such as power diodes or power transistors are capable of blocking high voltages of several 10 V, several 100 V or even several kilovolts (kV). A high blocking voltage is associated with high electric fields in a semiconductor body in which active regions of the semiconductor component are integrated. In particular, surfaces of the semiconductor body on which high electric fields occur in a blocking state are very sensitive and require suitable treatment to prevent degradation effects that can lead to a reduction in the voltage blocking capacity. Such treatment usually involves the formation of a passivation layer on the surface. Suitable conventional passivation layers contain oxides such as silicon dioxide SiO 2 , or amorphous semi-insulating layers.

Zusätzlich dazu, dass es ein hohes Spannungssperrvermögen aufweist, ist es für ein Leistungshalbleiterbauelement wünschenswert, dass es bei Spannungen unterhalb des Spannungssperrvermögens und insbesondere bei hohen Temperaturen wie etwa über 100 °C einen geringen Leckstrom aufweist.In addition to having a high voltage blocking capacity, it is desirable for a power semiconductor device to have a low leakage current at voltages below the voltage blocking capacity and especially at high temperatures such as above 100 °C.

Es besteht ein Bedarf, ein Halbleiterbauelement mit einer Passivierungsschicht, die mechanisch und chemisch stabil ist und einen geringen Leckstrom bei hohen Temperaturen wie etwa Temperaturen über 100 °C bietet, bereitzustellen.There is a need to provide a semiconductor device with a passivation layer that is mechanically and chemically stable and offers low leakage current at high temperatures, such as temperatures above 100 °C.

Ein Beispiel betrifft ein Halbleiterbauelement. Das Halbleiterbauelement enthält einen Halbleiterkörper mit einer ersten Oberfläche und eine Passivierungsschicht, die oben auf der ersten Oberfläche gebildet ist. Die Passivierungsschicht enthält eine amorphe halbisolierende Schicht, die an die erste Oberfläche angrenzt, die amorphe halbisolierende Schicht enthält Dotierstoffatome, und eine Dicke der amorphen halbisolierenden Schicht beträgt weniger als 150 Nanometer.One example relates to a semiconductor device. The semiconductor device includes a semiconductor body having a first surface and a passivation layer formed on top of the first surface. The passivation layer includes an amorphous semi-insulating layer adjacent to the first surface, the amorphous semi-insulating layer includes dopant atoms, and a thickness of the amorphous semi-insulating layer is less than 150 nanometers.

Ein weiteres Beispiel betrifft ein Halbleiterbauelement. Das Halbleiterbauelement enthält einen Halbleiterkörper mit einer ersten Oberfläche und eine Passivierungsschicht, die oben auf der ersten Oberfläche gebildet ist. Die Passivierungsschicht enthält eine amorphe halbisolierende Schicht, die an die erste Oberfläche angrenzt. Die amorphe halbisolierende Schicht enthält Dotierstoffatome und enthält amorphes Siliziumkarbid (a-SiC).Another example relates to a semiconductor device. The semiconductor device includes a semiconductor body having a first surface and a passivation layer formed on top of the first surface. The passivation layer includes an amorphous semi-insulating layer adjacent to the first surface. The amorphous semi-insulating layer includes dopant atoms and includes amorphous silicon carbide (a-SiC).

Die Beispiele werden unten unter Bezugnahme auf die Zeichnungen erläutert. Die Zeichnungen dienen dazu, bestimmte Prinzipien zu veranschaulichen, so dass nur Aspekte, die zum Verständnis dieser Prinzipien erforderlich sind, dargestellt werden. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen die gleichen Bezugszeichen gleiche Merkmale.

  • 1 zeigt eine vertikale Querschnittsansicht eines Halbleiterbauelements mit einer Passivierungsschicht gemäß einem Beispiel, wobei die Passivierungsschicht eine amorphe halbisolierende Schicht, die Dotierstoffatome enthält, enthält;
  • 2 zeigt eine Draufsicht auf ein Halbleiterbauelement des in 1 gezeigten Typs gemäß einem Beispiel;
  • 3 zeigt ein Beispiel eines Halbleiterbauelements des in 1 gezeigten Typs detaillierter;
  • 4 zeigt eine vertikale Querschnittsansicht der Passivierungsschicht gemäß einem Beispiel;
  • 5 zeigt ein Beispiel für ein Halbleiterbauelement mit einer Passivierungsschicht des in 4 gezeigten Typs;
  • 6 zeigt Kurven, die ein elektrisches Feld entlang einer Oberfläche eines Halbleiterkörpers in einem Halbleiterbauelement mit einer herkömmlichen Passivierungsschicht veranschaulichen;
  • 7 zeigt ein Ersatzschaltbild einer Passivierungsschicht gemäß einem Beispiel;
  • 8 zeigt Kurven, die ein elektrisches Feld entlang einer Oberfläche eines Halbleiterkörpers in einem Halbleiterbauelement mit einer Passivierungsschicht, die Dotierstoffatome enthält, veranschaulichen;
  • 9 zeigt Dotierstoffprofile der amorphen halbisolierenden Schicht in der Passivierungsschicht gemäß verschiedenen Beispielen;
  • 10 zeigt einen Leckstrom über einer Sperrspannung in Halbleiterbauelementen mit verschiedenen Arten von Passivierungsschichten bei einer Temperatur von 25 °C;
  • 11 zeigt einen Leckstrom über einer Sperrspannung in Halbleiterbauelementen mit verschiedenen Arten von Passivierungsschichten bei einer Temperatur von 125 °C und 150 °C;
  • 12 zeigt ein Beispiel eines Halbleiterbauelements, das als Diode implementiert ist;
  • 13 zeigt ein Beispiel eines Halbleiterbauelements, das als Transistor implementiert ist; und
  • Die 14 - 15 zeigen verschiedene Typen von Transistorzellen eines Transistors.
The examples are explained below with reference to the drawings. The drawings are intended to illustrate certain principles, so only aspects necessary for an understanding of those principles are shown. The drawings are not to scale. In the drawings, like reference numerals indicate like features.
  • 1 shows a vertical cross-sectional view of a semiconductor device with a passivation layer according to an example, wherein the passivation layer includes an amorphous semi-insulating layer containing dopant atoms;
  • 2 shows a plan view of a semiconductor device of the 1 of the type shown according to an example;
  • 3 shows an example of a semiconductor device of the 1 shown type in more detail;
  • 4 shows a vertical cross-sectional view of the passivation layer according to an example;
  • 5 shows an example of a semiconductor device with a passivation layer of the type 4 type shown;
  • 6 shows curves illustrating an electric field along a surface of a semiconductor body in a semiconductor device with a conventional passivation layer;
  • 7 shows an equivalent circuit diagram of a passivation layer according to an example;
  • 8th shows curves illustrating an electric field along a surface of a semiconductor body in a semiconductor device having a passivation layer containing dopant atoms;
  • 9 shows dopant profiles of the amorphous semi-insulating layer in the passivation layer according to various examples;
  • 10 shows a leakage current versus a blocking voltage in semiconductor devices with different types of passivation layers at a temperature of 25 °C;
  • 11 shows a leakage current versus a blocking voltage in semiconductor devices with different types of passivation layers at a temperature of 125 °C and 150 °C;
  • 12 shows an example of a semiconductor device implemented as a diode;
  • 13 shows an example of a semiconductor device implemented as a transistor; and
  • The 14 - 15 show different types of transistor cells of a transistor.

In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen. Die Zeichnungen bilden einen Teil der Beschreibung und zeigen zum Zweck der Darstellung Beispiele dafür, wie die Erfindung genutzt und implementiert werden kann. Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsformen, sofern nicht ausdrücklich anderes vermerkt, miteinander kombiniert werden können.In the following detailed description, reference is made to the accompanying drawings. The drawings form a part of the description, and for the purpose of illustration show examples of how the invention may be used and implemented. It is to be understood that the features of the various embodiments described herein may be combined with one another, unless expressly stated otherwise.

1 zeigt eine vertikale Querschnittsansicht eines Halbleiterbauelements gemäß einem Beispiel. Das Halbleiterbauelement enthält einen Halbleiterkörper 100 mit einer ersten Oberfläche 101 und einer Passivierungsschicht 1, die oben auf der ersten Oberfläche 101 gebildet ist. Die Passivierungsschicht 1 enthält eine amorphe halbisolierende Schicht 11, die an die erste Oberfläche 101 des Halbleiterkörpers 100 angrenzt und die Dotierstoffatome enthält. Die Passivierungsschicht 1 schützt den Halbleiterkörper 100 davor, durch äußeren Einfluss wie etwa zum Beispiel Feuchtigkeit oder externe Ladungsträger beeinträchtigt zu werden. Wie unten näher beschrieben wird, kann die Passivierungsschicht 1 einen physikalischen und chemischen Schutz für das Halbleiterbauelement bieten, z. B. durch Abweisen korrodierender Gase und/oder Feuchtigkeit von Teilen des Halbleiterbauelements, die durch die Passivierungsschicht 1 abgedeckt werden. Darüber hinaus kann die Passivierungsschicht 1 einen elektrischen Schutz vor externen Ladungen bieten und dadurch eine Verringerung der Durchbruchspannung des Halbleiterbauelements in geschützten Teilen davon aufgrund der externen Ladungen verhindern. Besonderheiten der amorphen halbisolierenden Schicht 11 und der Dotierstoffatome werden hier weiter unten ausführlich erläutert. 1 shows a vertical cross-sectional view of a semiconductor device according to an example. The semiconductor device includes a semiconductor body 100 having a first surface 101 and a passivation layer 1 formed on top of the first surface 101. The passivation layer 1 includes an amorphous semi-insulating layer 11 adjacent to the first surface 101 of the semiconductor body 100 and containing dopant atoms. The passivation layer 1 protects the semiconductor body 100 from being affected by external influence such as, for example, moisture or external charge carriers. As described in more detail below, the passivation layer 1 may provide physical and chemical protection for the semiconductor device, e.g. by repelling corrosive gases and/or moisture from parts of the semiconductor device covered by the passivation layer 1. Furthermore, the passivation layer 1 may provide electrical protection from external charges and thereby prevent a reduction in the breakdown voltage of the semiconductor device in protected parts thereof due to the external charges. Special features of the amorphous semi-insulating layer 11 and the dopant atoms are explained in detail below.

Der Halbleiterkörper 100 kann ein herkömmliches monokristallines Halbleitermaterial enthalten. Beispiele für das monokristalline Halbleitermaterial beinhalten monokristallines Silizium (Si) oder monokristallines Siliziumkarbid (SiC).The semiconductor body 100 may include a conventional monocrystalline semiconductor material. Examples of the monocrystalline semiconductor material include monocrystalline silicon (Si) or monocrystalline silicon carbide (SiC).

Zusätzlich zu der amorphen halbisolierenden Schicht 11 kann die Passivierungsschicht 1 zumindest eine zusätzliche Schicht (anhand gestrichelter Linien dargestellt), die oben auf der amorphen halbisolierenden Schicht 11 gebildet ist, enthalten. Beispiele für die zumindest eine zusätzliche Schicht werden weiter unten ausführlich erläutert.In addition to the amorphous semi-insulating layer 11, the passivation layer 1 may include at least one additional layer (shown by dashed lines) formed on top of the amorphous semi-insulating layer 11. Examples of the at least one additional layer are explained in detail below.

Die amorphe halbisolierende Schicht 11 hat eine Dicke d11, die eine Abmessung der amorphen halbisolierenden Schicht 11 in einer Richtung senkrecht zu der ersten Oberfläche 101 ist. Gemäß einem Beispiel beträgt die Dicke der amorphen halbisolierenden Schicht 11 weniger als 150 Nanometer (nm). Gemäß einem Beispiel ist die amorphe halbisolierende Schicht 11 dicker als 20 nm.The amorphous semi-insulating layer 11 has a thickness d11, which is a dimension of the amorphous semi-insulating layer 11 in a direction perpendicular to the first surface 101. According to an example, the thickness of the amorphous semi-insulating layer 11 is less than 150 nanometers (nm). According to an example, the amorphous semi-insulating layer 11 is thicker than 20 nm.

Gemäß einem Beispiel enthält die amorphe halbisolierende Schicht 11 amorphes Siliziumkarbid (a-SiC). Gemäß einem Beispiel liegt das Siliziumkarbid bei diesem Typ von halbisolierender Schicht in der Form Si1-xCx vor, wobei x den Anteil des Kohlenstoffs (C) definiert. Gemäß einem Beispiel beträgt x zwischen 0,5 und 0,7 (0,5 < x < 0,7).According to one example, the amorphous semi-insulating layer 11 contains amorphous silicon carbide (a-SiC). According to one example, the silicon carbide in this type of semi-insulating layer is in the form Si 1-x C x , where x defines the proportion of carbon (C). According to one example, x is between 0.5 and 0.7 (0.5 < x < 0.7).

Gemäß einem weiteren Beispiel enthält die amorphe halbisolierende Schicht 11 amorphen Kohlenstoff (a-C).According to another example, the amorphous semi-insulating layer 11 contains amorphous carbon (a-C).

Sowohl amorphes Siliziumkarbid (a-SiC) als auch amorpher Kohlenstoff (a-C) können zusätzlich Wasserstoff (H) enthalten, um amorphes Wasserstoff enthaltendes amorphes Siliziumkarbid (a-SiC:H) und Wasserstoff enthaltender amorpher Kohlenstoff (aC:H) zu sein. Bei amorphem Wasserstoff enthaltendem Siliziumkarbid (a-SiC:H) beträgt der Anteil von Wasserstoff zum Beispiel zwischen 30 Atomprozent (at.%) und 40 Atomprozent. In der amorphen halbisolierenden Schicht 11 enthaltener Wasserstoff kann aus dem Verwenden eines Wasserstoff enthaltenden Vorläufers als Basis zum Abscheiden der halbisolierenden Schicht 11 resultieren. Gemäß einem Beispiel wird die amorphe halbisolierende Schicht 11 in einem PECVD (plasmaunterstützte chemische Gasphasenabscheidung; „Plasma Enhanced Chemical Vapor Deposition“)-Prozess abgeschieden.Both amorphous silicon carbide (a-SiC) and amorphous carbon (a-C) may additionally contain hydrogen (H) to be amorphous hydrogen-containing amorphous silicon carbide (a-SiC:H) and hydrogen-containing amorphous carbon (aC:H). For example, in amorphous hydrogen-containing silicon carbide (a-SiC:H), the proportion of hydrogen is between 30 atomic percent (at.%) and 40 atomic percent. Hydrogen contained in the amorphous semi-insulating layer 11 may result from using a hydrogen-containing precursor as a base for depositing the semi-insulating layer 11. According to one example, the amorphous semi-insulating layer 11 is deposited in a PECVD (plasma enhanced chemical vapor deposition) process.

Im Folgenden beinhaltet „amorphes Siliziumkarbid“ amorphes Siliziumkarbid mit oder ohne zusätzlichen Wasserstoff. Gleichermaßen beinhaltet „amorphes Karbid“ amorphen Kohlenstoff mit oder ohne zusätzlichen Wasserstoff.As used herein, "amorphous silicon carbide" includes amorphous silicon carbide with or without added hydrogen. Similarly, "amorphous carbide" includes amorphous carbon with or without added hydrogen.

Bezugnehmend auf 1 kann die Passivierungsschicht 1 oben auf der ersten Oberfläche 101 in einem Randgebiet 120 des Halbleiterkörpers 100 gebildet werden. Das Randgebiet 120 ist ein Gebiet des Halbleiterkörpers 100, das sich zwischen einem inneren Gebiet 110 und einer Randoberfläche 103 des Halbleiterkörpers 100 befindet. Die Randoberfläche 103 schließt den Halbleiterkörper 100 in lateralen Richtungen ab. „Laterale Richtungen“ sind Richtungen, die im Wesentlichen parallel zu der ersten Oberfläche 101 des Halbleiterkörpers 100 verlaufen.Referring to 1 the passivation layer 1 may be formed on top of the first surface 101 in an edge region 120 of the semiconductor body 100. The edge region 120 is a region of the semiconductor body 100 that is located between an inner region 110 and an edge surface 103 of the semiconductor body 100. The edge surface 103 closes off the semiconductor body 100 in lateral directions. “Lateral directions” are directions that are substantially parallel to the first surface 101 of the semiconductor body 100.

Bezugnehmend auf 2, die schematisch eine Draufsicht auf den Halbleiterkörper 100 zeigt, kann das Randgebiet 120 das innere Gebiet 110 in lateralen Richtungen des Halbleiterkörpers 100 umgeben. Gemäß einem Beispiel ist das innere Gebiet 110 ein Gebiet des Halbleiterkörpers 100, in dem aktive Gebiete des Halbleiterbauelements angeordnet sind. „Aktive Gebiete“ enthalten zum Beispiel ein Emitter-Gebiet in einer Diode oder Source- und Body-Gebiete in einem Transistor. Ausführlichere Beispiele für aktive Gebiete, die in dem inneren Gebiet 110 implementiert werden können, werden weiter unten ausführlich erläutert.Referring to 2 , which schematically shows a plan view of the semiconductor body 100, the edge region 120 may surround the inner region 110 in lateral directions of the semiconductor body 100. According to an example, the inner region 110 is a region of the semiconductor body 100 in which active regions of the semiconductor device are arranged. “Active regions” include, for example, an emitter region in a diode or source and body regions in a transistor. More detailed examples of active regions that may be implemented in the inner region 110 are explained in detail below.

Bezugnehmend auf die 1 und 2 kann sich die Passivierungsschicht 1 in den lateralen Richtungen bis zu der Randoberfläche 103 des Halbleiterkörpers 100 erstrecken, so dass die Passivierungsschicht 1 die erste Oberfläche 101 zwischen dem inneren Gebiet 110 und der Randoberfläche 103 des Halbleiterkörpers 100 vollständig abdeckt.Referring to the 1 and 2 the passivation layer 1 may extend in the lateral directions up to the edge surface 103 of the semiconductor body 100, so that the passivation layer 1 completely covers the first surface 101 between the inner region 110 and the edge surface 103 of the semiconductor body 100.

Bezugnehmend auf 3 kann das Halbleiterbauelement ein erstes Gebiet 21 eines ersten Dotierungstyps (Leitfähigkeitstyps) und ein zweites Gebiet 22 eines zum ersten Dotierungstyp komplementären zweiten Dotierungstyps (Leitfähigkeitstyps) enthalten. Das erste Gebiet 21 ist zum Beispiel ein Gebiet vom Typ N (N-dotiert) und das zweite Gebiet 22 ist zum Beispiel ein Gebiet vom Typ P (P-dotiert). Gemäß einem Beispiel ist das erste Gebiet 21 in dem inneren Gebiet 110 angeordnet und kann sich in den lateralen Richtungen des Halbleiterkörpers 100 bis zu der Randoberfläche 103 erstrecken. Gemäß einem Beispiel ist das zweite Gebiet 22 nur in dem inneren Gebiet 110 angeordnet.Referring to 3 the semiconductor device may include a first region 21 of a first doping type (conductivity type) and a second region 22 of a second doping type (conductivity type) complementary to the first doping type. The first region 21 is, for example, an N-type region (N-doped) and the second region 22 is, for example, a P-type region (P-doped). According to one example, the first region 21 is arranged in the inner region 110 and may extend in the lateral directions of the semiconductor body 100 up to the edge surface 103. According to one example, the second region 22 is only arranged in the inner region 110.

Der Abstand zwischen dem zweiten Gebiet 22 und der Randoberfläche 103 beträgt zum Beispiel zwischen 1 Mikrometer (µm) und 3 µm. Das heißt, die Abmessung des Randgebiets 120 in der lateralen Richtung beträgt zum Beispiel zwischen 1 mm und 3 mm.The distance between the second region 22 and the edge surface 103 is, for example, between 1 micrometer (µm) and 3 µm. That is, the dimension of the edge region 120 in the lateral direction is, for example, between 1 mm and 3 mm.

Gemäß einem Beispiel ist eine Dotierungskonzentration des ersten Gebiets 21 viel niedriger als eine Dotierungskonzentration des zweiten Gebiets 22. Wenn also eine Spannung zwischen dem ersten Gebiet 21 und dem zweiten Gebiet 22 so angelegt wird, dass der zwischen dem ersten Gebiet 21 und dem zweiten Gebiet 22 gebildete PN-Übergang in Rückwärtsrichtung vorgespannt wird, dehnt sich ein Raumladungsgebiet (Verarmungsgebiet) hauptsächlich in dem ersten Gebiet 21 aus. Die Dotierungskonzentration des ersten Gebiets 21 ist zum Beispiel zwischen 5E12 cm-3 und 1E15 cm-3 gewählt, und die Dotierungskonzentration des zweiten Gebiets 22 ist zum Beispiel zwischen 1E15 cm-3 und 1E18 cm-3 gewählt.According to an example, a doping concentration of the first region 21 is much lower than a doping concentration of the second region 22. Thus, when a voltage is applied between the first region 21 and the second region 22 such that the PN junction formed between the first region 21 and the second region 22 is reverse biased, a space charge region (depletion region) expands mainly in the first region 21. The doping concentration of the first region 21 is selected, for example, between 5E12 cm -3 and 1E15 cm -3 , and the doping concentration of the second region 22 is selected, for example, between 1E15 cm -3 and 1E18 cm -3 .

Zusätzlich zu dem ersten Gebiet 21 und dem zweiten Gebiet 22 kann das Halbleiterbauelement ein drittes Gebiet 23, das in einer vertikalen Richtung des Halbleiterkörpers 100 von dem zweiten Gebiet 22 beabstandet ist, enthalten. Die „vertikale Richtung“ ist eine Richtung senkrecht zu der ersten Oberfläche 101 des Halbleiterkörpers 100. Das dritte Gebiet 23 kann an eine zweite Oberfläche 102, die der ersten Oberfläche 101 des Halbleiterkörpers 100 entgegengesetzt ist, angrenzen. Das dritte Gebiet 23 kann an das erste Gebiet 21 angrenzen. Optional ist zwischen dem ersten Gebiet 21 und dem dritten Gebiet 23 ein Puffergebiet (nicht dargestellt) mit demselben Dotierungstyp (Leitfähigkeitstyp) wie und mit einer höheren Dotierungskonzentration als das erste Gebiet 21 und einer niedrigeren Dotierungskonzentration als das dritte Gebiet 23 angeordnet. Eine Dotierungskonzentration des dritten Gebietes 23 ist viel höher als die Dotierungskonzentration des ersten Gebietes 21. Gemäß einem Beispiel ist die Dotierungskonzentration des dritten Gebiets 23 zwischen 1E19 cm-3 und 1E21 cm-3 gewählt.In addition to the first region 21 and the second region 22, the semiconductor device may include a third region 23 spaced apart from the second region 22 in a vertical direction of the semiconductor body 100. The “vertical direction” is a direction perpendicular to the first surface 101 of the semiconductor body 100. The third region 23 may adjoin a second surface 102 opposite the first surface 101 of the semiconductor body 100. The third region 23 may adjoin the first region 21. Optionally, a buffer region (not shown) having the same doping type (conductivity type) as and having a higher doping concentration than the first region 21 and a lower doping concentration than the third region 23 is arranged between the first region 21 and the third region 23. A doping concentration of the third region 23 is much higher than the doping concentration of the first region 21. According to an example, the doping concentration of the third region 23 is chosen between 1E19 cm -3 and 1E21 cm -3 .

Das Anlegen der Spannung, die den PN-Übergang zwischen dem ersten Gebiet 21 und dem zweiten Gebiet 22 in Rückwärtsrichtung vorspannt, kann das Anlegen der Spannung zwischen dem dritten Gebiet 23 und dem zweiten Gebiet 22 beinhalten. Wenn zwischen dem dritten Gebiet 23 und dem zweiten Gebiet 22 eine Spannung, die den PN-Übergang zwischen dem ersten Gebiet 21 und dem zweiten Gebiet 22 in Rückwärtsrichtung vorspannt, angelegt wird, dehnt sich in dem Driftgebiet 21, beginnend an dem PN-Übergang, ein Raumladungsgebiet (Verarmungsgebiet) aus. Je höher die Stärke der zwischen dem dritten Gebiet 23 und dem zweiten Gebiet 22 angelegten Spannung ist, desto weiter dehnt sich das Raumladungsgebiet in Richtung des dritten Gebiets 23 aus. Ein Betriebszustand des Halbleiterbauelements, in dem der PN-Übergang in Rückwärtsrichtung vorgespannt ist, wird im Folgenden als Sperrzustand bezeichnet.Applying the voltage that reverse biases the PN junction between the first region 21 and the second region 22 may include applying the voltage between the third region 23 and the second region 22. When a voltage that reverse biases the PN junction between the first region 21 and the second region 22 is applied between the third region 23 and the second region 22, a space charge region (depletion region) expands in the drift region 21, starting at the PN junction. The higher the strength of the voltage applied between the third region 23 and the second region 22, the further the space charge region expands towards the third region 23. An operating state of the semiconductor device in which the PN junction is reverse biased is referred to below as a blocking state.

Ein Spannungssperrvermögen des Halbleiterbauelements ist die maximale Spannung zwischen dem dritten Gebiet 23 und dem zweiten Gebiet 22, der das Halbleiterbauelement standhalten kann. Wenn eine höhere Spannung als die durch das Spannungssperrvermögen definierte Spannung zwischen dem dritten Gebiet 23 und dem zweiten Gebiet 22 angelegt wird, tritt ein Lawinendurchbruch auf. Das Spannungssperrvermögen ist unter anderem abhängig von der Abmessung des ersten Gebiets 21 in der vertikalen Richtung und der Dotierungskonzentration des ersten Gebiets 21. Gemäß einem Beispiel werden diese Parameter so gewählt, dass das Spannungssperrvermögen höher als 900 V (0,9 kV) oder sogar höher als 5000 V (5 kV) ist.A voltage blocking capacity of the semiconductor device is the maximum voltage between the third region 23 and the second region 22 that the semiconductor device can withstand. If a higher voltage than the voltage defined by the voltage blocking capacity is applied between the third region 23 and the second region 22, an avalanche breakdown occurs. The voltage blocking capacity depends, among other things, on the dimension of the first region 21 in the vertical direction and the doping concentration of the first region 21. According to an example, these parameters are chosen such that the voltage blocking capacity is higher than 900 V (0.9 kV) or even higher than 5000 V (5 kV).

Aus bekannten Gründen entspricht bei einem Halbleiterbauelement des in 3 gezeigten Typs das elektrische Potential entlang der Randoberfläche 103 im Wesentlichen dem elektrischen Potential des dritten Gebiets 23. Aus diesem Grund dehnt sich, immer wenn eine Spannung, die den PN-Übergang zwischen dem ersten Gebiet 21 und dem zweiten Gebiet 22 in Rückwärtsrichtung vorspannt, angelegt wird, ein Raumladungsgebiet auch in dem Randgebiet 120 zwischen dem zweiten Gebiet 22 und der Randoberfläche 103 aus.For well-known reasons, for a semiconductor device of the type 3 shown type the electric potential along the edge surface 103 substantially corresponds to the electrical potential of the third region 23. For this reason, whenever a voltage is applied that reverse-biases the PN junction between the first region 21 and the second region 22, a space charge region also expands in the edge region 120 between the second region 22 and the edge surface 103.

Während des Betriebs des Halbleiterbauelements können sich parasitäre Ladungsträger nahe der ersten Oberfläche 101 des Halbleiterkörpers 100 ansammeln. Diese parasitären Ladungen können zum Beispiel aus der Feuchtigkeit in einer Umgebung des Bauelements oder aus Alkali-Ionen, die in einer Formmasse („mold compound“; nicht dargestellt), die das Halbleiterbauelement beherbergt, enthalten sind, resultieren. Diese Ladungsträger können das elektrische Feld, das mit dem Raumladungsgebiet im Sperrzustand verbunden ist, beeinflussen und können die Wirkung besitzen, dass das Spannungssperrvermögen mit der Zeit abnimmt.During operation of the semiconductor device, parasitic charge carriers may accumulate near the first surface 101 of the semiconductor body 100. These parasitic charges may, for example, result from moisture in an environment of the device or from alkali ions contained in a mold compound (not shown) housing the semiconductor device. These charge carriers may influence the electric field associated with the space charge region in the blocking state and may have the effect of decreasing the voltage blocking capacity over time.

Die Passivierungsschicht 1 mit der amorphen halbisolierenden Schicht 11 kann die negativen Auswirkungen solcher parasitären Ladungsträger auf das Spannungssperrvermögen der Halbleiterbauelemente beseitigen. Die amorphe halbisolierende Schicht 11 ist dadurch gekennzeichnet, dass sie eine hohe elektronische Zustandsdichte, die es der halbisolierenden Schicht 11 ermöglicht, Spiegelladungen, die den parasitären Ladungsträgern entgegenwirken und dadurch den negativen Einfluss der parasitären Ladungsträger auf das Spannungssperrvermögen der Halbleiterbauelemente beseitigen, bereitzustellen, aufweist.The passivation layer 1 with the amorphous semi-insulating layer 11 can eliminate the negative effects of such parasitic charge carriers on the voltage blocking capacity of the semiconductor devices. The amorphous semi-insulating layer 11 is characterized in that it has a high electronic state density, which enables the semi-insulating layer 11 to provide mirror charges that counteract the parasitic charge carriers and thereby eliminate the negative influence of the parasitic charge carriers on the voltage blocking capacity of the semiconductor devices.

Bezugnehmend auf das Obige kann die halbisolierende Schicht 11 amorphes Siliziumkarbid oder amorphen Kohlenstoff enthalten. Es wurde gefunden, dass amorphes Siliziumkarbid im Hinblick auf elektrochemische Korrosion robuster ist als amorpher Kohlenstoff. Während des Betriebs des Halbleiterbauelements können Sauerstoffradikale erzeugt werden, insbesondere im Randgebiet 103 des Bauelements. Solche Sauerstoffradikale können insbesondere dann erzeugt werden, wenn sich das Halbleiterbauelement in einem Sperrzustand befindet.Referring to the above, the semi-insulating layer 11 may comprise amorphous silicon carbide or amorphous carbon. Amorphous silicon carbide has been found to be more robust than amorphous carbon with respect to electrochemical corrosion. During operation of the semiconductor device, oxygen radicals may be generated, in particular in the peripheral region 103 of the device. Such oxygen radicals may be generated in particular when the semiconductor device is in a blocking state.

Aufgrund der Anwesenheit von Silizium hat amorphes Siliziumkarbid eine geringere Korrosionsneigung (korrodiert langsamer) als amorpher Kohlenstoff.Due to the presence of silicon, amorphous silicon carbide has a lower corrosion tendency (corrodes more slowly) than amorphous carbon.

Die Robustheit wie etwa die Korrosionsbeständigkeit der amorphen halbisolierenden Schicht 11 kann durch Implementieren der Passivierungsschicht 1 mit zumindest einer zusätzlichen Schicht, die oben auf der amorphen halbisolierenden Schicht 11 gebildet wird, verbessert werden. Gemäß einem Beispiel ist die zumindest eine zusätzliche Schicht eine Nitridschicht wie etwa eine Siliziumnitridschicht, oder eine Oxidschicht wie etwa eine Siliziumoxidschicht. Gemäß einem Beispiel enthält die zumindest eine zusätzliche Schicht einen oben auf der amorphen halbisolierenden Schicht 11 gebildeten Schichtstapel, wobei der Schichtstapel zwei oder mehr übereinander gebildete zusätzliche Schichten enthält. Ein Beispiel für eine Passivierungsschicht 1, die einen oben auf der amorphen halbisolierenden Schicht 11 gebildeten Schichtstapel enthält, ist in 4 dargestellt.The robustness such as corrosion resistance of the amorphous semi-insulating layer 11 may be improved by implementing the passivation layer 1 with at least one additional layer formed on top of the amorphous semi-insulating layer 11. According to an example, the at least one additional layer is a nitride layer such as a silicon nitride layer, or an oxide layer such as a silicon oxide layer. According to an example, the at least one additional layer includes a layer stack formed on top of the amorphous semi-insulating layer 11, wherein the layer stack includes two or more additional layers formed on top of each other. An example of a passivation layer 1 including a layer stack formed on top of the amorphous semi-insulating layer 11 is shown in 4 shown.

4 zeigt einen vertikalen Querschnitt eines Abschnitts der Passivierungsschicht 1 gemäß einem Beispiel. 4 zeigt nur die Passivierungsschicht 1, der Halbleiterkörper 100 ist nicht dargestellt. Bei dem in 4 dargestellten Beispiel enthält die Passivierungsschicht 1 einen Schichtstapel mit mehreren Schichten, die oben auf der amorphen halbisolierenden Schicht 11 gebildet sind. Gemäß einem Beispiel enthält der Schichtstapel eine erste Schicht 12, die oben auf der amorphen halbisolierenden Schicht 11 gebildet ist, eine zweite Schicht 13, die oben auf der ersten Schicht 12 gebildet ist, und eine dritte Schicht 14, die oben auf der zweiten Schicht 13 gebildet ist. Die erste Schicht 12 ist zum Beispiel eine Siliziumnitrid (Si3N4)-Schicht, die zweite Schicht 13 ist zum Beispiel eine Siliziumoxid (SiO2)-Schicht und die dritte Schicht 14 ist zum Beispiel eine Polyimidschicht. Optional ist eine vierte Schicht 15 zwischen der zweiten Schicht 13 und der dritten Schicht 14 gebildet. Die vierte Schicht 15 ist zum Beispiel eine Siliziumnitridschicht. 4 shows a vertical cross section of a portion of the passivation layer 1 according to an example. 4 shows only the passivation layer 1, the semiconductor body 100 is not shown. In the 4 In the example illustrated, the passivation layer 1 includes a layer stack having a plurality of layers formed on top of the amorphous semi-insulating layer 11. According to an example, the layer stack includes a first layer 12 formed on top of the amorphous semi-insulating layer 11, a second layer 13 formed on top of the first layer 12, and a third layer 14 formed on top of the second layer 13. The first layer 12 is, for example, a silicon nitride (Si 3 N 4 ) layer, the second layer 13 is, for example, a silicon oxide (SiO 2 ) layer, and the third layer 14 is, for example, a polyimide layer. Optionally, a fourth layer 15 is formed between the second layer 13 and the third layer 14. The fourth layer 15 is, for example, a silicon nitride layer.

Jede von der ersten, zweiten und dritten Schicht 12, 13, 14 und der optionalen vierten Schicht 15 hat eine Dicke, die die Abmessung der jeweiligen Schicht in einer Richtung senkrecht zu der ersten Oberfläche 101 des Halbleiterkörpers 100 (in 4 nicht gezeigt) ist. Gemäß einem Beispiel ist die Dicke der zweiten Schicht 12 zwischen 200 nm und 500 nm gewählt; die Dicke der zweiten Schicht 13 ist zwischen 1500 nm (1,5 µm) und 3500 nm (3,5 µm) gewählt; die Dicke der dritten Schicht 14 ist zum Beispiel zwischen 2 µm und 3 µm gewählt. Die Dicke der optionalen vierten Schicht 15 ist zum Beispiel zwischen 500 nm und 1000 nm (1 µm) gewählt.Each of the first, second and third layers 12, 13, 14 and the optional fourth layer 15 has a thickness that defines the dimension of the respective layer in a direction perpendicular to the first surface 101 of the semiconductor body 100 (in 4 not shown). According to one example, the thickness of the second layer 12 is chosen between 200 nm and 500 nm; the thickness of the second layer 13 is chosen between 1500 nm (1.5 µm) and 3500 nm (3.5 µm); the thickness of the third layer 14 is chosen, for example, between 2 µm and 3 µm. The thickness of the optional fourth layer 15 is chosen, for example, between 500 nm and 1000 nm (1 µm).

5 zeigt eine vertikale Querschnittsansicht eines Abschnitts eines Halbleiterbauelements des in 3 gezeigten Typs, das eine Passivierungsschicht 1 des in 4 dargestellten Typs enthält. Zusätzlich zu den unter Bezugnahme auf 3 erläuterten Bauelementmerkmalen enthält das Halbleiterbauelement gemäß 5 eine erste Elektrode 31, die oben auf der ersten Oberfläche 101 gebildet ist und mit dem zweiten Halbleitergebiet 22 in elektrischem Kontakt steht. Bezugnehmend auf 5 kann die Passivierungsschicht 1 an die erste Elektrode 31 angrenzen. Insbesondere können die erste Elektrode 31 und die Passivierungsschicht 1, wie in 5 dargestellt, auf eine solche Weise gebildet werden, dass (a) die erste Elektrode 31 die amorphe halbisolierende Schicht 11 und die erste Schicht 12 teilweise überlappt, und (b) die zweite und dritte Schicht 13, 14 und die optionale vierte Schicht 15 die erste Elektrode 31 teilweise überlappen. Dies kann durch einen Prozess erreicht werden, der die amorphe halbisolierende Schicht 11 oben auf der ersten Oberfläche 101 des Halbleiterkörpers 100, die erste Schicht 12 oben auf der halbisolierenden Schicht 11 und die erste Elektrode 31 oben auf dem zweiten Halbleitergebiet 22 und die amorphe halbisolierende Schicht 11 und die erste Schicht 12 teilweise überlappend bildet, und der die zweite und dritte Schicht 13, 14 und die optionale vierte Schicht 15 übereinander und oben auf der ersten Schicht 12 und die erste Elektrode 31 teilweise überlappend bildet. 5 shows a vertical cross-sectional view of a portion of a semiconductor device of the 3 shown type, which has a passivation layer 1 of the type shown in 4 In addition to the information provided with reference to 3 explained component features, the semiconductor component according to 5 a first electrode 31 formed on top of the first surface 101 and in electrical contact with the second semiconductor region 22. Referring to 5 the passivation layer 1 can be applied to the first electrode 31 In particular, the first electrode 31 and the passivation layer 1, as shown in 5 shown, be formed in such a way that (a) the first electrode 31 partially overlaps the amorphous semi-insulating layer 11 and the first layer 12, and (b) the second and third layers 13, 14 and the optional fourth layer 15 partially overlap the first electrode 31. This can be achieved by a process that forms the amorphous semi-insulating layer 11 on top of the first surface 101 of the semiconductor body 100, the first layer 12 on top of the semi-insulating layer 11 and the first electrode 31 on top of the second semiconductor region 22 and the amorphous semi-insulating layer 11 and the first layer 12 partially overlapping, and that forms the second and third layers 13, 14 and the optional fourth layer 15 on top of each other and on top of the first layer 12 and the first electrode 31 partially overlapping.

Bezugnehmend auf die 3 und 4 kann das Halbleiterbauelement in dem Randgebiet 120 des Halbleiterkörpers 100 außerdem ein viertes Gebiet 24 vom zweiten Dotierungstyp (Leitfähigkeitstyp) enthalten. Das vierte Gebiet 24 kann an das zweite Gebiet 22 und die erste Oberfläche 101 angrenzen. Außerdem erstreckt sich das vierte Gebiet 24 in Richtung der Randoberfläche 103 und kann von der Randoberfläche 103 beabstandet enden. Das vierte Gebiet 24 besitzt eine Dotierstoffdosis, wobei die Dotierstoffdosis das Integral der Dotierstoffatome des zweiten Typs in dem vierten Gebiet 24 in der vertikalen Richtung des Halbleiterkörpers 100 ist. Gemäß einem Beispiel ist das vierte Gebiet 24 auf eine solche Weise implementiert, dass die Dotierstoffdosis in Richtung der Randoberfläche 103 abnimmt. Bei diesem Beispiel kann das vierte Gebiet 24 auch als VLD-Gebiet bezeichnet werden. Gemäß einem Beispiel ist die maximale Dotierstoffdosis des vierten Gebiets 24 zwischen 1E12 cm-2 und 3E12 cm-2 gewählt.Referring to the 3 and 4 the semiconductor device may further include a fourth region 24 of the second doping type (conductivity type) in the edge region 120 of the semiconductor body 100. The fourth region 24 may be adjacent to the second region 22 and the first surface 101. Furthermore, the fourth region 24 extends towards the edge surface 103 and may end spaced from the edge surface 103. The fourth region 24 has a dopant dose, wherein the dopant dose is the integral of the dopant atoms of the second type in the fourth region 24 in the vertical direction of the semiconductor body 100. According to an example, the fourth region 24 is implemented in such a way that the dopant dose decreases towards the edge surface 103. In this example, the fourth region 24 may also be referred to as a VLD region. According to an example, the maximum dopant dose of the fourth region 24 is chosen between 1E12 cm -2 and 3E12 cm -2 .

Optional enthält das Halbleiterbauelement weiterhin ein Feldstoppgebiet 25, das zwischen dem vierten Gebiet 24 und der Randoberfläche 103 angeordnet ist. Gemäß einem Beispiel grenzt das Feldstoppgebiet 25 an die Randoberfläche 103 und die erste Oberfläche 101 an. Das Feldstoppgebiet 25 ist ein Gebiet vom ersten Dotierungstyp und hat eine viel höhere Dotierungskonzentration als das erste Gebiet 21. Gemäß einem Beispiel ist die Dotierungskonzentration des Feldstoppgebiets 25 höher als 1E19 cm-3.Optionally, the semiconductor device further includes a field stop region 25 arranged between the fourth region 24 and the edge surface 103. According to an example, the field stop region 25 adjoins the edge surface 103 and the first surface 101. The field stop region 25 is a region of the first doping type and has a much higher doping concentration than the first region 21. According to an example, the doping concentration of the field stop region 25 is higher than 1E19 cm -3 .

Die Raumladungszone, die in dem ersten Gebiet 21 entsteht, wenn der PN-Übergang zwischen dem ersten Gebiet 21 und dem zweiten Gebiet 22 und dem optionalen vierten Gebiet 24 in Rückwärtsrichtung vorgespannt ist, ist mit einem elektrischen Feld verbunden. Ein Feldvektor E des elektrischen Feldes an einer Position im ersten Gebiet 21 ist in den 3 und 5 schematisch dargestellt. Das elektrische Feld kann eine vertikale Komponente Ey und eine laterale (horizontale) Komponente Ex aufweisen. Die vertikale Komponente Ey des elektrischen Feldvektors erstreckt sich in der vertikalen Richtung des Halbleiterkörpers 100, und die laterale Komponente Ex des Feldvektors erstreckt sich in der lateralen Richtung des Halbleiterkörpers 100. Im inneren Gebiet 110 des Halbleiterkörpers 100 überwiegt die vertikale Komponente Ey des elektrischen Feldes, und im Randgebiet 120 überwiegt die laterale Komponente Ex.The space charge zone that is created in the first region 21 when the PN junction between the first region 21 and the second region 22 and the optional fourth region 24 is biased in the reverse direction is associated with an electric field. A field vector E of the electric field at a position in the first region 21 is shown in the 3 and 5 shown schematically. The electric field may have a vertical component Ey and a lateral (horizontal) component Ex. The vertical component Ey of the electric field vector extends in the vertical direction of the semiconductor body 100, and the lateral component Ex of the field vector extends in the lateral direction of the semiconductor body 100. In the inner region 110 of the semiconductor body 100, the vertical component Ey of the electric field predominates, and in the edge region 120, the lateral component Ex predominates.

Zum Zweck der Darstellung zeigt 6 die Stärke des elektrischen Feldes in dem Randgebiet 120 in einem Halbleiterbauelement des in 4 dargestellten Typs im Sperrzustand, wobei die amorphe halbisolierende Schicht auf eine herkömmliche Weise implementiert ist, ohne mit Dotierstoffatomen dotiert zu sein. Genauer ausgedrückt zeigt die in 6 dargestellte Kurve 201 die Stärke des elektrischen Feldes entlang der ersten Oberfläche 101 in dem Halbleiterkörper 100 zwischen einer ersten lateralen Position x1 und einer zweiten lateralen Position x2. Die erste laterale Position x1 ist die Position, an der sich ein Übergang zwischen dem zweiten Gebiet 22 und dem vierten Gebiet 24 befindet, und die zweite laterale Position x2 ist die Position, an der sich ein Übergang zwischen dem ersten Gebiet 21 und dem Feldstoppgebiet 25 befindet. Außerdem zeigt die Kurve 202 die Stärke der lateralen Komponente Ex des elektrischen Feldes, und die Kurve 203 zeigt die Stärke der vertikalen Komponente Ey des elektrischen Feldes.For illustration purposes, 6 the strength of the electric field in the edge region 120 in a semiconductor device of the 4 in the blocking state, wherein the amorphous semi-insulating layer is implemented in a conventional manner without being doped with dopant atoms. More specifically, the 6 illustrated curve 201 shows the strength of the electric field along the first surface 101 in the semiconductor body 100 between a first lateral position x1 and a second lateral position x2. The first lateral position x1 is the position at which there is a transition between the second region 22 and the fourth region 24, and the second lateral position x2 is the position at which there is a transition between the first region 21 and the field stopping region 25. In addition, curve 202 shows the strength of the lateral component Ex of the electric field, and curve 203 shows the strength of the vertical component Ey of the electric field.

Die in 6 dargestellten Kurven basieren auf einer Simulation, bei der das Maximum der Dotierstoffdosis des VLD-Gebiets 24 1,8E12 cm-2 beträgt, die Dotierungskonzentration des ersten Gebiets 21 7E12 cm-3 beträgt und die Dotierungskonzentration des zweiten Gebiets 22 7E15 cm-3 beträgt.In the 6 The curves shown are based on a simulation in which the maximum dopant dose of the VLD region 24 is 1.8E12 cm -2 , the doping concentration of the first region 21 is 7E12 cm -3 and the doping concentration of the second region 22 is 7E15 cm -3 .

Die amorphe halbisolierende Schicht 11 und das Material des Halbleiterkörpers 100 haben unterschiedliche Arbeitsfunktionen, so dass an der Grenzfläche zwischen der halbisolierenden Schicht 11 und dem Halbleiterkörper 100 ein Kontaktpotential vorhanden ist. Dies hat den Effekt, dass entlang der Grenzfläche in der amorphen halbisolierenden Schicht 11, durch das Kontaktpotential induziert, eine positive Flächenladung gebildet werden kann. Die Ladungsdichte dieser akkumulierten Ladungsträger beträgt zum Beispiel zwischen 2E11 q/cm2 und 5E11 q/cm2, wobei q die Elementarladung ist. Die akkumulierten Ladungsträger an der Grenzfläche zwischen der halbisolierenden Schicht 11 und dem Halbleiterkörper 100 tragen zu der vertikalen Komponente Ey des elektrischen Feldes bei.The amorphous semi-insulating layer 11 and the material of the semiconductor body 100 have different work functions, so that a contact potential is present at the interface between the semi-insulating layer 11 and the semiconductor body 100. This has the effect that a positive surface charge can be formed along the interface in the amorphous semi-insulating layer 11, induced by the contact potential. The charge density of these accumulated charge carriers is, for example, between 2E11 q/cm 2 and 5E11 q/cm 2 , where q is the elementary charge. The accumulated charge carriers at the interface between the semi-insulating layer 11 and the Semiconductor bodies 100 contribute to the vertical component Ey of the electric field.

Das elektrische Feld ist nicht auf den Halbleiterkörper 100 beschränkt, sondern ist auch in der Passivierungsschicht 1 vorhanden. Während die laterale Komponente Ey des elektrischen Feldes in dem Halbleiterkörper 100 und in der Passivierungsschicht 1 in Gebieten nahe der ersten Oberfläche 101 im Wesentlichen gleich ist, nimmt die vertikale Komponente Ey des elektrischen Feldes in der Passivierungsschicht 1 an der Grenzfläche zwischen der Passivierungsschicht 1 und dem Halbleiterkörper 100 zu. Letzteres ist auf die Erhaltung der dielektrischen Verschiebungsdichte zurückzuführen. Zum Beispiel beträgt die relative Dielektrizitätskonstante ε von Silizium etwa 3, und die relative Dielektrizitätskonstante der amorphen halbisolierenden Schicht 11 beträgt etwa 6. Dies hat die Wirkung, dass an der Grenzfläche zwischen der Passivierungsschicht 11 und dem Halbleiterkörper 100 die vertikale Komponente Ey des elektrischen Feldes in der Passivierungsschicht 11 etwa doppelt so groß ist wie die vertikale Komponente Ey des elektrischen Feldes in dem Halbleiterkörper 100.The electric field is not limited to the semiconductor body 100, but is also present in the passivation layer 1. While the lateral component Ey of the electric field in the semiconductor body 100 and in the passivation layer 1 is substantially equal in regions close to the first surface 101, the vertical component Ey of the electric field in the passivation layer 1 increases at the interface between the passivation layer 1 and the semiconductor body 100. The latter is due to the conservation of the dielectric displacement density. For example, the relative dielectric constant ε of silicon is about 3, and the relative dielectric constant of the amorphous semi-insulating layer 11 is about 6. This has the effect that at the interface between the passivation layer 11 and the semiconductor body 100, the vertical component Ey of the electric field in the passivation layer 11 is about twice as large as the vertical component Ey of the electric field in the semiconductor body 100.

Die vertikale Komponente Ey des elektrischen Feldes in der Passivierungsschicht 1 ist mit einem Spannungsabfall über der Passivierungsschicht 1 verbunden. Unter der Annahme, dass die vertikale Komponente Ey des elektrischen Feldes in der Passivierungsschicht 1 im Wesentlichen konstant ist, ist der Spannungsabfall über der Passivierungsschicht 1 im Wesentlichen durch die Dicke der Passivierungsschicht 1 multipliziert mit der vertikalen Komponente Ey des elektrischen Feldes gegeben. Wenn zum Beispiel die Stärke der vertikalen Komponente Ey des elektrischen Feldes etwa 1E5 V/cm beträgt (|Ey| ≈ 105V/cm) und die Dicke der Passivierungsschicht 1 etwa 4 µm beträgt, beträgt die Spannung etwa 40 V (= 105V/cm · 40µm).The vertical component Ey of the electric field in the passivation layer 1 is associated with a voltage drop across the passivation layer 1. Assuming that the vertical component Ey of the electric field in the passivation layer 1 is substantially constant, the voltage drop across the passivation layer 1 is essentially given by the thickness of the passivation layer 1 multiplied by the vertical component Ey of the electric field. For example, if the strength of the vertical component Ey of the electric field is about 1E5 V/cm (|Ey| ≈ 10 5 V/cm) and the thickness of the passivation layer 1 is about 4 µm, the voltage is about 40 V (= 10 5 V/cm · 40µm).

7 zeigt das Ersatzschaltbild einer Passivierungsschicht 1 des in den 4 und 5 dargestellten Typs. Das Ersatzschaltbild enthält eine Parallelschaltung mit einem Widerstand R1 und einem ersten Kondensator C1, sowie einen zweiten Kondensator C2, der mit der Parallelschaltung in Reihe geschaltet ist. Der Widerstand R1 und der erste Kondensator C1 werden durch die halbisolierende Schicht 11 gebildet, und der zweite Kondensator C2 wird durch den oben auf der halbisolierenden Schicht 11 gebildeten Schichtstapel gebildet. 7 shows the equivalent circuit diagram of a passivation layer 1 of the 4 and 5 The equivalent circuit includes a parallel circuit with a resistor R1 and a first capacitor C1, and a second capacitor C2 connected in series with the parallel circuit. The resistor R1 and the first capacitor C1 are formed by the semi-insulating layer 11, and the second capacitor C2 is formed by the layer stack formed on top of the semi-insulating layer 11.

Basierend auf dem Ersatzschaltbild ist es offensichtlich, dass zu Beginn der Sperrphase, das heißt, wenn das elektrische Feld abrupt zunimmt, die mit dem elektrischen Feld verbundene Spannung im Wesentlichen über der halbisolierenden Schicht 11 abfällt, was durch die Parallelschaltung mit dem Widerstand R1 und dem ersten Kondensator C 1 in 7 dargestellt wird. Der zweite Kondensator C2 wirkt wie ein Kurzschluss zu Beginn der Sperrphase. Aufgrund der halbisolierenden Natur der halbisolierenden Schicht 11 kann die Spannung über der halbisolierenden Schicht 11 die Injektion von Ladungsträgern in den Schichtstapel, insbesondere die erste Schicht 12 der Passivierungsschicht 1, verursachen.Based on the equivalent circuit, it is obvious that at the beginning of the blocking phase, that is, when the electric field increases abruptly, the voltage associated with the electric field drops substantially across the semi-insulating layer 11, which is caused by the parallel connection with the resistor R1 and the first capacitor C 1 in 7 The second capacitor C2 acts as a short circuit at the beginning of the blocking phase. Due to the semi-insulating nature of the semi-insulating layer 11, the voltage across the semi-insulating layer 11 can cause the injection of charge carriers into the layer stack, in particular the first layer 12 of the passivation layer 1.

Grundsätzlich gilt: Je geringer der Widerstand der halbisolierenden Schicht 11 ist, desto mehr Ladungsträger werden bei einer gegebenen Spannung in einer gegebenen Zeit in den Schichtstapel injiziert. Ein Widerstand R11 der halbisolierenden Schicht 11 zwischen dem Halbleiterkörper 100 und dem Schichtstapel ist im Wesentlichen gegeben durch R 11 = d 11 σ ⋅ A 11

Figure DE102023101334A1_0001
wobei d11 die Dicke der halbisolierenden Schicht 11 bezeichnet, σ die Leitfähigkeit (spezifische Leitfähigkeit) der halbisolierenden Schicht 11 bezeichnet und A11 eine Gesamtfläche der halbisolierenden Schicht 11 in einer Ebene parallel zur ersten Oberfläche 101 bezeichnet. Der Widerstand R11 der halbisolierenden Schicht 11 wird in dem Ersatzschaltbild gemäß 7 durch den Widerstand R1 repräsentiert.Basically, the lower the resistance of the semi-insulating layer 11, the more charge carriers are injected into the layer stack at a given voltage in a given time. A resistance R11 of the semi-insulating layer 11 between the semiconductor body 100 and the layer stack is essentially given by R 11 = d 11 σ ⋅ A 11
Figure DE102023101334A1_0001
 where d11 denotes the thickness of the semi-insulating layer 11, σ denotes the conductivity (specific conductivity) of the semi-insulating layer 11 and A11 denotes a total area of the semi-insulating layer 11 in a plane parallel to the first surface 101. The resistance R11 of the semi-insulating layer 11 is shown in the equivalent circuit diagram according to 7 represented by the resistor R1.

Die Leitfähigkeit einer halbisolierenden Schicht steigt an, wenn die Temperatur ansteigt. Daher werden bei einer gegebenen Dicke der halbisolierenden Schicht und einer gegebenen Spannung über der halbisolierenden Schicht umso mehr Ladungsträger innerhalb einer gegebenen Zeit in den Schichtstapel injiziert, je höher die Temperatur ist. Eine solche Injektion von Ladungsträgern in den Schichtstapel ist höchst unerwünscht, weil die sich in dem Schichtstapel ansammelnden Ladungsträger das Spannungssperrvermögen des Halbleiterbauelements negativ beeinflussen können. Außerdem können solche Ladungsträger einen Spannungsdurchbruch in der Passivierungsschicht 1, insbesondere in der ersten Schicht 12 der Passivierungsschicht 1, verursachen.The conductivity of a semi-insulating layer increases as the temperature increases. Therefore, for a given thickness of the semi-insulating layer and a given voltage across the semi-insulating layer, the higher the temperature, the more charge carriers are injected into the layer stack within a given time. Such injection of charge carriers into the layer stack is highly undesirable because the charge carriers accumulating in the layer stack can negatively influence the voltage blocking capacity of the semiconductor device. In addition, such charge carriers can cause a voltage breakdown in the passivation layer 1, in particular in the first layer 12 of the passivation layer 1.

Bezugnehmend auf das Obige tragen die entlang der ersten Oberfläche 101 aufgrund des Kontaktpotentials vorhandenen Ladungsträger zu der vertikalen Komponente Ey des elektrischen Feldes in der Passivierungsschicht 1 bei. Es wurde gefunden, dass die Menge an Ladungsträgern durch Dotieren der halbisolierenden Schicht 11 mit Dotierstoffen, insbesondere mit Dotierstoffen des zweiten Dotierungstyps, der der gleiche Dotierungstyp ist wie der Dotierungstyp der zweiten und vierten Gebiete 22, 24, verringert werden kann.Referring to the above, the charge carriers present along the first surface 101 due to the contact potential contribute to the vertical component Ey of the electric field in the passivation layer 1. It has been found that the amount of charge carriers can be reduced by doping the semi-insulating layer 11 with dopants, in particular with dopants of the second doping type, which is the same doping type as the doping type of the second and fourth regions 22, 24.

8 veranschaulicht das elektrische Feld in dem Randgebiet 120 eines Halbleiterbauelements des in 5 dargestellten Typs im Sperrzustand, wobei die halbisolierende Schicht 11 in der Passivierungsschicht 1 Dotierstoffatome des zweiten Dotierungstyps enthält. 8 zeigt das elektrische Feld entlang der ersten Oberfläche 101 des Halbleiterkörpers 100 in der lateralen Richtung x. Genauer ausgedrückt zeigt Kurve 301 den absoluten Wert (Stärke) des gesamten elektrischen Feldes, Kurve 302 zeigt die Stärke der lateralen Komponente Ex des elektrischen Feldes, und Kurve 303 zeigt die Stärke der vertikalen Komponente Ey des elektrischen Feldes. 8th illustrates the electric field in the edge region 120 of a semiconductor device of the 5 shown type in the blocking state, wherein the semi-insulating layer 11 in the passivation layer 1 contains dopant atoms of the second doping type. 8th shows the electric field along the first surface 101 of the semiconductor body 100 in the lateral direction x. More specifically, curve 301 shows the absolute value (strength) of the total electric field, curve 302 shows the strength of the lateral component Ex of the electric field, and curve 303 shows the strength of the vertical component Ey of the electric field.

Die in 8 dargestellten Kurven basieren auf Simulationen eines Halbleiterbauelements, das sich von dem Halbleiterbauelement, das der in 6 dargestellten Simulation zugrunde liegt, durch Einfügen einer dotierten halbisolierenden Schicht 11 (anstelle einer nicht dotierten halbisolierenden Schicht) unterscheidet. Außerdem ist bei dem Halbleiterbauelement, das der in 8 dargestellten Simulation zugrunde liegt, das Maximum der Dotierstoffdosis des vierten Gebiets 24 etwas niedriger als bei dem Halbleiterbauelement, das der in 6 dargestellten Simulation zugrunde liegt (1,4E12 cm-2 bei dem Bauelement, das der Simulation in 8 zugrunde liegt, im Vergleich zu 1,8E12 cm-2 bei dem Bauelement, das der in 6 dargestellten Simulation zugrunde liegt). Eine solche Verringerung der maximalen Dotierstoffdosis des vierten Gebiets 24 ist aufgrund der Dotierung der halbisolierenden Schicht 11 möglich.In the 8th The curves shown are based on simulations of a semiconductor device that differs from the semiconductor device that is 6 simulation by inserting a doped semi-insulating layer 11 (instead of a non-doped semi-insulating layer). In addition, the semiconductor device which is the basis of the simulation in 8th The maximum dopant dose of the fourth region 24 is slightly lower than in the semiconductor device which is the basis of the simulation shown in 6 simulation (1.4E12 cm -2 for the device that is the basis of the simulation in 8th compared to 1.8E12 cm -2 for the component that is based on the 6 shown simulation). Such a reduction of the maximum dopant dose of the fourth region 24 is possible due to the doping of the semi-insulating layer 11.

Die Skalierung der in 8 dargestellten Kurven ist dieselbe wie die Skalierung der in 6 dargestellten Kurven. Darauf basierend ist zu erkennen, dass die Dotierung der halbisolierenden Schicht 11 mit Dotierstoffatomen des zweiten Typs zu einer signifikanten Verringerung der vertikalen Komponente Ey des elektrischen Feldes führt.The scaling of the 8th The scaling of the curves shown in 6 Based on this, it can be seen that the doping of the semi-insulating layer 11 with dopant atoms of the second type leads to a significant reduction in the vertical component Ey of the electric field.

Gemäß einem Beispiel beträgt die Dotierungskonzentration der Dotierstoffatome des zweiten Dotierungstyps in der halbisolierenden Schicht 11 zum Beispiel zwischen 0,5E21 cm-3 und 3,0E21 cm-3, insbesondere zwischen 0,9E21 cm-3 und 2,0E21 cm-3. Vorausgesetzt, dass die halbisolierende Schicht 11 etwa 1,4E23 Atome/cm-3 enthält, enthält die amorphe halbisolierende Schicht 11 zwischen etwa 0,35 % und 2,1 % Dotierstoffatome (bezogen auf die Gesamtzahl von Atomen in der halbisolierenden Schicht 11).According to an example, the doping concentration of the dopant atoms of the second doping type in the semi-insulating layer 11 is, for example, between 0.5E21 cm -3 and 3.0E21 cm -3 , in particular between 0.9E21 cm -3 and 2.0E21 cm -3 . Provided that the semi-insulating layer 11 contains about 1.4E23 atoms/cm -3 , the amorphous semi-insulating layer 11 contains between about 0.35% and 2.1% dopant atoms (based on the total number of atoms in the semi-insulating layer 11).

Bezugnehmend auf das Obige sind in der halbisolierenden Schicht 11 enthaltene Dotierstoffatome geeignet, die aus dem Kontaktpotential resultierende Ladungsmenge in der halbisolierenden Schicht 11 zu verringern. Es wurde gefunden, dass Dotierstoffatome, die sich in der halbisolierenden Schicht 11 nahe der Grenzfläche zwischen der halbisolierenden Schicht 11 und dem Halbleiterkörper 100 befinden, im Hinblick auf die Verringerung der aus dem Kontaktpotential resultierenden Ladungen besonders effektiv sind. Gemäß einem Beispiel ist die halbisolierende Schicht 11 auf eine solche Weise dotiert, dass eine Dotierstoffdosis in einem Schichtabschnitt, der an die Grenzfläche 102 angrenzt und eine Dicke zwischen 10 nm und 20 nm aufweist, zwischen 5E15 cm-2 und 5E16 cm-2 beträgt. Zwischen 10 nm und 20 nm ist etwa das Dreifache der Abschirmungslänge in der halbisolierenden Schicht 11.Referring to the above, dopant atoms contained in the semi-insulating layer 11 are suitable for reducing the amount of charge in the semi-insulating layer 11 resulting from the contact potential. It has been found that dopant atoms located in the semi-insulating layer 11 close to the interface between the semi-insulating layer 11 and the semiconductor body 100 are particularly effective with regard to reducing the charges resulting from the contact potential. According to an example, the semi-insulating layer 11 is doped in such a way that a dopant dose in a layer portion adjacent to the interface 102 and having a thickness between 10 nm and 20 nm is between 5E15 cm -2 and 5E16 cm -2 . Between 10 nm and 20 nm is about three times the shielding length in the semi-insulating layer 11.

Beispiele für die Dotierungsatome, die in der halbisolierenden Schicht 11 enthalten sind, beinhalten Bor (B)-Atome, Aluminium (Al)-Atome, Gallium (Ga)-Atome oder Indium (In) -Atome, sind jedoch nicht hierauf beschränkt.Examples of the dopant atoms contained in the semi-insulating layer 11 include, but are not limited to, boron (B) atoms, aluminum (Al) atoms, gallium (Ga) atoms, or indium (In) atoms.

Das Bilden der Dotierstoffatome einschließlich der halbisolierenden Schicht 11 kann das Bilden einer halbisolierenden Schicht oben auf der ersten Oberfläche 101 in herkömmlicher Weise und das Implantieren der Dotierstoffatome des zweiten Typs in die halbisolierende Schicht vor dem Bilden des Schichtstapels oben auf der halbisolierenden Schicht beinhalten. Das Bilden einer halbisolierenden Schicht auf herkömmliche Weise kann das Abscheiden der halbisolierenden Schicht oben auf der ersten Oberfläche in einem PECVD-Prozess (plasmaunterstützte chemische Gasphasenabscheidung) beinhalten.Forming the dopant atoms including the semi-insulating layer 11 may include forming a semi-insulating layer on top of the first surface 101 in a conventional manner and implanting the dopant atoms of the second type into the semi-insulating layer prior to forming the layer stack on top of the semi-insulating layer. Forming a semi-insulating layer in a conventional manner may include depositing the semi-insulating layer on top of the first surface in a plasma enhanced chemical vapor deposition (PECVD) process.

9 zeigt Dotierungsprofile der Dotierstoffatome des zweiten Typs in der halbisolierenden Schicht 11, die durch Implantieren der Dotierstoffatome des zweiten Typs in die halbisolierende Schicht erzielt werden können. 9 veranschaulicht die Dotierungskonzentrationen abhängig vom Abstand zu der Implantationsoberfläche bei verschiedenen Implantationsenergien. In 9 repräsentiert „0“ die Position der Implantationsoberfläche. Die „Implantationsoberfläche“ ist die Oberfläche der halbisolierenden Schicht, in die die Dotierstoffatome implantiert werden. Bei jedem der in 6 dargestellten Beispiele ist die Implantationsdosis gleich (1E16 cm-2), und die Implantationsenergien sind verschieden. In 9 zeigt Kurve 401 ein Implantationsszenario, bei dem die Implantationsenergie 20 keV beträgt, Kurve 402 zeigt ein Implantationsszenario, bei dem die Implantationsenergie 25 keV beträgt, Kurve 403 zeigt ein Implantationsszenario, bei dem die Implantationsenergie 30 keV beträgt, und Kurve 404 zeigt ein Implantationsszenario, bei dem die Implantationsenergie 35 keV beträgt. Wie aus 9 hervorgeht, werden die Dotierstoffatome umso tiefer in die halbisolierende Schicht implantiert und ist das Implantationsprofil umso breiter, je höher die Implantationsenergie ist. 9 shows doping profiles of the dopant atoms of the second type in the semi-insulating layer 11, which can be achieved by implanting the dopant atoms of the second type into the semi-insulating layer. 9 illustrates the doping concentrations depending on the distance to the implantation surface at different implantation energies. In 9 “0” represents the position of the implantation surface. The “implantation surface” is the surface of the semi-insulating layer into which the dopant atoms are implanted. For each of the 6 In the examples shown, the implantation dose is the same (1E16 cm -2 ), and the implantation energies are different. In 9 Curve 401 shows an implantation scenario in which the implantation energy is 20 keV, curve 402 shows an implantation scenario in which the implantation energy is 25 keV, curve 403 shows an implantation scenario in which the implantation energy is 30 keV, and curve 404 shows an implantation scenario in which the implantation energy is 35 keV. As can be seen from 9 As can be seen, the higher the implantation energy, the deeper the dopant atoms are implanted into the semi-insulating layer and the broader the implantation profile.

Je näher sich die Dotierstoffatome des zweiten Typs an der ersten Oberfläche 101 befinden, desto effektiver sind die Dotierstoffatome des zweiten Typs im Hinblick auf das Verringern der vertikalen Komponente Ey des elektrischen Feldes. Es ist jedoch wünschenswert, die Implantation von Dotierstoffatomen des zweiten Typs durch die halbisolierende Schicht 11 in den Halbleiterkörper 100 zu vermeiden. Daher beinhaltet das Implantieren der Dotierstoffatome des zweiten Typs in die halbisolierende Schicht das geeignete Einstellen der Implantationsenergie in Abhängigkeit von der Dicke der halbisolierenden Schicht 11.The closer the dopant atoms of the second type are to the first surface 101, the more effective the dopant atoms of the second type are in reducing the vertical component Ey of the electric field. However, it is desirable to avoid the implantation of dopant atoms of the second type through the semi-insulating layer 11 into the semiconductor body 100. Therefore, implanting the dopant atoms of the second type into the semi-insulating layer involves appropriately adjusting the implantation energy depending on the thickness of the semi-insulating layer 11.

Wie aus 9 ersichtlich ist, führt das Auswählen der Implantationsenergie aus einem Bereich zwischen 20 keV und 35 keV zu einer maximalen Implantationstiefe zwischen etwa 110 nm und 160 nm. Gemäß einem Beispiel wird die halbisolierende Schicht 11 so implementiert, dass sie eine Dicke von weniger als 150 nm aufweist, und die Implantationsenergie wird entsprechend angepasst, so dass keine Dotierstoffatome des zweiten Typs in den Halbleiterkörper 100 implantiert werden.As from 9 As can be seen, selecting the implantation energy from a range between 20 keV and 35 keV results in a maximum implantation depth between about 110 nm and 160 nm. According to an example, the semi-insulating layer 11 is implemented to have a thickness of less than 150 nm and the implantation energy is adjusted accordingly so that no dopant atoms of the second type are implanted into the semiconductor body 100.

Außerdem gestaltet es das Implementieren der halbisolierenden Schicht 11 mit einer Dicke von weniger als 150 nm leichter, die halbisolierende Schicht 11 in einem fotolithografischen Prozess zu strukturieren (mit einem Muster zu versehen). Gemäß einem Beispiel wird die halbisolierende Schicht 11 in einem ersten Schritt so gebildet, dass sie die gesamte Oberfläche 101 des Halbleiterkörpers 100 abdeckt, und wird in einem zweiten Schritt in einem fotolithografischen Prozess von dem inneren Gebiet 110 entfernt, um oben auf dem Randgebiet 120 zu verbleiben.Furthermore, implementing the semi-insulating layer 11 with a thickness of less than 150 nm makes it easier to pattern the semi-insulating layer 11 in a photolithographic process. According to an example, the semi-insulating layer 11 is formed in a first step to cover the entire surface 101 of the semiconductor body 100 and is removed from the inner region 110 in a second step in a photolithographic process to remain on top of the edge region 120.

Das Implementieren der halbisolierenden Schicht 11 mit einer Dicke von weniger als 150 nm verringert den elektrischen Widerstand der halbisolierenden Schicht 11 zwischen dem Halbleiterkörper 100 und der ersten Schicht 12 in dem Schichtstapel im Vergleich zu einer herkömmlichen Passivierungsschicht mit einer nicht dotierten halbisolierenden Schicht mit einer Dicke von zum Beispiel zwischen 200 nm bis 500 nm. Da die in der halbisolierenden Schicht 11 enthaltenen Dotierstoffatome jedoch die vertikale Komponente Ey des elektrischen Feldes verringern, wirkt sich eine solche Verringerung des Widerstands nicht negativ auf die Funktionalität der Passivierungsschicht 1 aus.Implementing the semi-insulating layer 11 with a thickness of less than 150 nm reduces the electrical resistance of the semi-insulating layer 11 between the semiconductor body 100 and the first layer 12 in the layer stack compared to a conventional passivation layer with a non-doped semi-insulating layer with a thickness of, for example, between 200 nm to 500 nm. However, since the dopant atoms contained in the semi-insulating layer 11 reduce the vertical component Ey of the electric field, such a reduction in resistance does not negatively affect the functionality of the passivation layer 1.

Gemäß einem weiteren Beispiel beinhaltet das Bilden der halbisolierenden Schicht 11 das Einbringen der Dotierstoffatome während des Abscheidungsprozesses, bei dem die halbisolierende Schicht 11 oben auf der ersten Oberfläche 101 gebildet wird. Bezugnehmend auf das Obige kann das Bilden der halbisolierenden Schicht 11 einen PECVD-Prozess beinhalten. Bei dieser Art von Prozess wird die halbisolierende Schicht 11 basierend auf einem Vorläufergas, das das gewünschte halbisolierende Material enthält, abgeschieden. Zum Einbringen der Dotierstoffatome in die halbisolierende Schicht kann ein Vorläufergas, das sowohl das gewünschte Material der halbisolierenden Schicht als auch die Dotierstoffatome enthält, verwendet werden. Alternativ kann zusätzlich zu dem Vorläufergas, das das gewünschte Material der halbisolierenden Schicht 11 enthält, ein Vorläufergas, das die gewünschten Dotierstoffatome enthält, verwendet werden.According to another example, forming the semi-insulating layer 11 includes introducing the dopant atoms during the deposition process in which the semi-insulating layer 11 is formed on top of the first surface 101. Referring to the above, forming the semi-insulating layer 11 may include a PECVD process. In this type of process, the semi-insulating layer 11 is deposited based on a precursor gas containing the desired semi-insulating material. To introduce the dopant atoms into the semi-insulating layer, a precursor gas containing both the desired semi-insulating layer material and the dopant atoms may be used. Alternatively, in addition to the precursor gas containing the desired semi-insulating layer 11 material, a precursor gas containing the desired dopant atoms may be used.

Durch Einbringen der Dotierstoffatome in die halbisolierende Schicht 11 während des Abscheidungsprozesses kann, verglichen mit dem Implantieren der Dotierstoffatome, ein homogeneres Dotierungsprofil der zweiten Dotierstoffatome erreicht werden. Falls der Abscheidungsprozess ein erstes Vorläufergas, das das gewünschte Material der halbisolierenden Schicht enthält, und ein zweites Vorläufergas, das die Dotierstoffatome enthält, verwendet, kann der Fluss des zweiten Vorläufergases so eingestellt werden, dass die Konzentration der Dotierstoffatome in der Nähe der ersten Oberfläche 101 besonders hoch ist und in Richtung der der ersten Oberfläche 101 abgewandten Oberfläche der halbisolierenden Schicht 11 abnimmt.By introducing the dopant atoms into the semi-insulating layer 11 during the deposition process, a more homogeneous doping profile of the second dopant atoms can be achieved compared to implanting the dopant atoms. If the deposition process uses a first precursor gas containing the desired material of the semi-insulating layer and a second precursor gas containing the dopant atoms, the flow of the second precursor gas can be adjusted such that the concentration of the dopant atoms is particularly high in the vicinity of the first surface 101 and decreases towards the surface of the semi-insulating layer 11 facing away from the first surface 101.

Auch bei diesem Beispiel gestaltet es das Implementieren der halbisolierenden Schicht 11 mit einer Dicke von weniger als 150 nm leichter, die halbisolierende Schicht 11 fotolithografisch zu strukturieren.Also in this example, implementing the semi-insulating layer 11 with a thickness of less than 150 nm makes it easier to pattern the semi-insulating layer 11 photolithographically.

Zu Darstellungszwecken zeigt 10 den Rückwärtsstrom Ir bei Halbleiterbauelementen, die von dem in 5 dargestellten Typ und mit verschiedenen Typen von halbisolierenden Schichten 11 implementiert sind. In 10 ist der Rückwärtsstrom in Abhängigkeit von der Vorspannung Vr in Rückwärtsrichtung (Sperrspannung), die zwischen dem dritten und zweiten Gebiet 23, 22 des Halbleiterbauelements angelegt ist, dargestellt. Der „Rückwärtsstrom“ Ir ist der Strom, der im Sperrzustand zwischen dem dritten und zweiten Gebiet 23, 22 fließt.For illustration purposes, 10 the reverse current Ir in semiconductor devices that are 5 type shown and implemented with different types of semi-insulating layers 11. In 10 , the reverse current is shown as a function of the reverse bias voltage Vr (blocking voltage) applied between the third and second regions 23, 22 of the semiconductor device. The "reverse current" Ir is the current that flows between the third and second regions 23, 22 in the blocking state.

10 veranschaulicht den Rückwärtsstrom Ir in Abhängigkeit von der Sperrspannung bei Raumtemperatur (25 °C). In 10 zeigt Kurve 301 den Rückwärtsstrom bei einem ersten Halbleiterbauelement, das mit einer herkömmlichen halbisolierenden Schicht mit einer Dicke von 300 nm implementiert wurde und keine Dotierstoffatome enthält; Kurve 302 zeigt den Rückwärtsstrom bei einem zweiten Halbleiterbauelement, das mit einer halbisolierenden Schicht mit einer Dicke von nur 120 nm implementiert wurde und keine Dotierstoffatome enthält; und Kurve 303 zeigt den Rückwärtsstrom bei einem dritten Halbleiterbauelement, das mit der hier zuvor erläuterten halbisolierenden Schicht 11, die Dotierstoffatome enthält und eine Dicke von 120 nm besitzt, implementiert wurde. 10 illustrates the reverse current Ir as a function of the blocking voltage at room temperature (25 °C). In 10 Curve 301 shows the reverse current in a first semiconductor device implemented with a conventional semi-insulating layer having a thickness of 300 nm and containing no dopant atoms; Curve 302 shows the reverse current in a second semiconductor device implemented with a semi-insulating layer having a thickness of only 120 nm and containing no dopant atoms; and Curve 303 shows the reverse current in a third semiconductor device implemented with the method explained above. tered semi-insulating layer 11 containing dopant atoms and having a thickness of 120 nm.

Wie aus 10 ersichtlich ist, gibt es bei Raumtemperatur keinen signifikanten Unterschied in der Funktionalität der in der Passivierungsschicht enthaltenen halbisolierenden Schicht. Bei jedem der verschiedenen Halbleiterbauelemente tritt der Durchbruch bei im Wesentlichen derselben Spannung auf, wobei der Durchbruch durch den schnellen Anstieg des Rückwärtsstroms repräsentiert wird.As from 10 As can be seen, there is no significant difference in the functionality of the semi-insulating layer contained in the passivation layer at room temperature. For each of the different semiconductor devices, breakdown occurs at essentially the same voltage, with breakdown being represented by the rapid increase in reverse current.

11 zeigt die Rückwärtsströme Ir in Abhängigkeit von der Sperrspannung in denselben Halbleiterbauelementen, wie in 10 dargestellt, bei höheren Temperaturen, 125 °C und 150 °C. In 11 zeigt Kurve 401 den Rückwärtsstrom des ersten Halbleiterbauelements (300 nm Dicke der halbisolierenden Schicht, keine Dotierstoffatome in der halbisolierenden Schicht enthalten) bei 125 °C, und Kurve 501 zeigt den Rückwärtsstrom des ersten Halbleiterbauelements bei 150 °C. Kurve 402 zeigt den Rückwärtsstrom des zweiten Halbleiterbauelements (120 nm Dicke der halbisolierenden Schicht, keine Dotierstoffatome in der halbisolierenden Schicht enthalten) bei 125°C, und Kurve 502 zeigt den Rückwärtsstrom des zweiten Halbleiterbauelements bei 150°C. Kurve 403 zeigt den Rückwärtsstrom des dritten Halbleiterbauelements (120 nm Dicke der halbisolierenden Schicht, Dotierstoffatome in der halbisolierenden Schicht enthalten) bei 125°C, und Kurve 503 zeigt den Rückwärtsstrom des zweiten Halbleiterbauelements bei 150°C. 11 shows the reverse currents Ir as a function of the blocking voltage in the same semiconductor devices as in 10 shown at higher temperatures, 125 °C and 150 °C. In 11 Curve 401 shows the reverse current of the first semiconductor device (300 nm thickness of the semi-insulating layer, no dopant atoms included in the semi-insulating layer) at 125°C, and curve 501 shows the reverse current of the first semiconductor device at 150°C. Curve 402 shows the reverse current of the second semiconductor device (120 nm thickness of the semi-insulating layer, no dopant atoms included in the semi-insulating layer) at 125°C, and curve 502 shows the reverse current of the second semiconductor device at 150°C. Curve 403 shows the reverse current of the third semiconductor device (120 nm thickness of the semi-insulating layer, dopant atoms included in the semi-insulating layer) at 125°C, and curve 503 shows the reverse current of the second semiconductor device at 150°C.

Wie aus 11 ersichtlich ist, ist das Verhalten der zweiten und dritten Halbleiterbauelemente bei der niedrigeren Temperatur (125°C) besser als das Verhalten des ersten Halbleiterbauelements, das heißt, der Rückwärtsstrom des ersten Halbleiterbauelements (Kurve 401) beginnt bei einer niedrigeren Sperrspannung anzusteigen als die Rückwärtsströme des zweiten und dritten Halbleiterbauelements (Kurve 402 und 403).As from 11 As can be seen, the behavior of the second and third semiconductor devices at the lower temperature (125°C) is better than the behavior of the first semiconductor device, that is, the reverse current of the first semiconductor device (curve 401) begins to increase at a lower blocking voltage than the reverse currents of the second and third semiconductor devices (curves 402 and 403).

Bezugnehmend auf 11 ist das Verhalten des dritten Halbleiterbauelements (Kurve 503) bei der höheren Temperatur (150°C) besser als das Verhalten des ersten Halbleiterbauelements (Kurve 501). Bei dieser Temperatur kommt der Anstieg der Leitfähigkeit der halbisolierenden Schicht deutlich zum Tragen, so dass das zweite Halbleiterbauelement mit der dünnen halbisolierenden Schicht (120 nm) das schlechteste Verhalten aufweist, während das dritte Halbleiterbauelement, das ebenfalls eine dünne halbisolierende Schicht (120 nm) aufweist, aber zusätzlich Dotierstoffatome, die die vertikale Komponente Ey des elektrischen Feldes verringern, enthält, das beste Verhalten aufweist.Referring to 11 the behavior of the third semiconductor component (curve 503) at the higher temperature (150°C) is better than the behavior of the first semiconductor component (curve 501). At this temperature, the increase in the conductivity of the semi-insulating layer is clearly evident, so that the second semiconductor component with the thin semi-insulating layer (120 nm) has the worst behavior, while the third semiconductor component, which also has a thin semi-insulating layer (120 nm) but additionally contains dopant atoms that reduce the vertical component Ey of the electric field, has the best behavior.

Die hier zuvor erläuterte Bauelementstruktur mit dem Halbleiterkörper 100, der die ersten, zweiten, dritten und (optional) vierten und fünften Halbleitergebiete 21, 22, 23, 24, 25 enthält, und mit der oben auf der ersten Oberfläche 101 des Halbleiterkörpers 100 gebildeten Passivierungsschicht 1 kann bei verschiedenen Arten von Halbleiterbauelementen verwendet werden.The device structure explained here above with the semiconductor body 100 containing the first, second, third and (optionally) fourth and fifth semiconductor regions 21, 22, 23, 24, 25 and with the passivation layer 1 formed on top of the first surface 101 of the semiconductor body 100 can be used in various types of semiconductor devices.

Bei einem in 12 dargestellten Beispiel ist das Halbleiterbauelement als Diode implementiert. Bei diesem Beispiel bildet das erste Gebiet 21 ein Basisgebiet der Diode, das zweite Gebiet 22 bildet ein Anodengebiet der Diode, und das dritte Gebiet 23 bildet ein Kathodengebiet der Diode. In der Diode ist das dritte Gebiet 23 vom ersten Dotierungstyp, der derselbe Dotierungstyp wie das erste Gebiet 21 ist. Außerdem bildet die Kontaktelektrode 31 eine Anodenelektrode in der Diode.In a 12 In the example shown, the semiconductor device is implemented as a diode. In this example, the first region 21 forms a base region of the diode, the second region 22 forms an anode region of the diode, and the third region 23 forms a cathode region of the diode. In the diode, the third region 23 is of the first doping type, which is the same doping type as the first region 21. In addition, the contact electrode 31 forms an anode electrode in the diode.

Gemäß einem in 13 dargestellten weiteren Beispiel ist das Halbleiterbauelement als Transistor implementiert. Bei diesem Beispiel bildet das erste Gebiet 21 ein Driftgebiet des Transistorbauelements, das zweite Gebiet 22 bildet ein Bodygebiet des Transistorbauelements, und das dritte Gebiet 23 bildet ein Draingebiet des Transistorbauelements. Die Kontaktelektrode 31 bildet eine Source-Elektrode in dem Transistorbauelement. Zusätzlich zu diesen Bauelementgebieten 21, 22, 23 enthält das Transistorbauelement mehrere Transistorzellen 4, die in 13 durch das Schaltungssymbol eines Transistorbauelements dargestellt sind.According to a 13 In the further example shown, the semiconductor device is implemented as a transistor. In this example, the first region 21 forms a drift region of the transistor device, the second region 22 forms a body region of the transistor device, and the third region 23 forms a drain region of the transistor device. The contact electrode 31 forms a source electrode in the transistor device. In addition to these device regions 21, 22, 23, the transistor device contains a plurality of transistor cells 4, which in 13 represented by the circuit symbol of a transistor component.

Lediglich zum Zweck der Darstellung zeigt das Schaltungssymbol der Transistoren in 13 einen Anreicherungs-MOSFET vom Typ N. Dies ist jedoch nur ein Beispiel. Das Transistorbauelement ist nicht darauf beschränkt, als Anreicherungs-MOSFET implementiert zu werden, sondern kann auch als Verarmungs-MOSFET implementiert werden. Außerdem ist das Transistorbauelement nicht darauf beschränkt, als MOSFET implementiert zu werden. Es ist ebenso möglich, das Transistorbauelement als IGBT zu implementieren. Bei einem MOSFET ist das dritte Gebiet 23 oft der erste Dotierungstyp, der derselbe Dotierungstyp wie das erste Gebiet 21 ist. Bei einem IGBT ist das dritte Gebiet 23 vom zweiten Dotierungstyp, der ein zum Dotierungstyp des ersten Gebietes 21 komplementärer Dotierungstyp ist.For illustration purposes only, the circuit symbol of the transistors in 13 an N-type enhancement MOSFET. However, this is only an example. The transistor device is not limited to being implemented as an enhancement MOSFET, but can also be implemented as a depletion MOSFET. Furthermore, the transistor device is not limited to being implemented as a MOSFET. It is also possible to implement the transistor device as an IGBT. In a MOSFET, the third region 23 is often the first doping type, which is the same doping type as the first region 21. In an IGBT, the third region 23 is of the second doping type, which is a doping type complementary to the doping type of the first region 21.

Verschiedene Typen von Transistorzellen 4 des in 12 gezeigten Transistorbauelements sind in den 14 und 15 dargestellt. Jede dieser Transistorzellen enthält ein Source-Gebiet 41, das an die Source-Elektrode 31 angeschlossen ist, und eine Gate-Elektrode 42, die sich von dem Source-Gebiet 41 zu dem Drift-Gebiet 21 erstreckt und durch ein Gate-Dielektrikum 43 von den Source-, Body- und Drift-Gebieten 41, 22, 21 dielektrisch isoliert ist. Das Body-Gebiet 22 ist zusammen mit dem Source-Gebiet 41 an die Source-Elektrode 31 angeschlossen ist.Different types of transistor cells 4 of the 12 The transistor device shown are in the 14 and 15 Each of these transistor cells includes a source region 41 connected to the source electrode 31 and a gate electrode 42 extending from the source region 41 to the drift region 21 and dielectrically insulated from the source, body and drift regions 41, 22, 21 by a gate dielectric 43. The body region 22 is connected together with the source region 41 to the source electrode 31.

Bei dem in 14 dargestellten Beispiel handelt es sich bei den Transistorzellen 4 um Graben-Transistorzellen. Bei diesem Beispiel befinden sich die Gate-Elektroden 42 der einzelnen Transistorzellen 4 in Gräben, die sich von dem Source-Gebiet 41 durch das Body-Gebiet 22 in das Drift-Gebiet 21 erstrecken. Bei dem in 15 dargestellten Beispiel handelt es sich bei den Transistorzellen 4 um planare Transistorzellen. Diese sind Transistorzellen, bei denen die Gate-Elektroden 42 oberhalb der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet sind. Solche Graben-Transistorzellen und solche planaren Transistorzellen sind allgemein bekannt, so dass es in dieser Hinsicht keiner weiteren Erläuterung bedarf.In the 14 In the example shown, the transistor cells 4 are trench transistor cells. In this example, the gate electrodes 42 of the individual transistor cells 4 are located in trenches that extend from the source region 41 through the body region 22 into the drift region 21. In the example shown in 15 In the example shown, the transistor cells 4 are planar transistor cells. These are transistor cells in which the gate electrodes 42 are arranged above the first surface 101 of the semiconductor body 100. Such trench transistor cells and such planar transistor cells are generally known, so that no further explanation is required in this regard.

Einige der oben erläuterten Beispiele werden im Folgenden unter Bezugnahme auf nummerierte Beispiele kurz zusammengefasst.

  • Beispiel 1. Halbleiterbauelement, das enthält: einen Halbleiterkörper mit einer ersten Oberfläche; und eine Passivierungsschicht, die oben auf der ersten Oberfläche gebildet ist, wobei die Passivierungsschicht eine amorphe halbisolierende Schicht, die an die erste Oberfläche angrenzt, enthält, wobei die amorphe halbisolierende Schicht Dotierstoffatome enthält, und wobei eine Dicke der amorphen halbisolierenden Schicht weniger als 150 Nanometer beträgt.
  • Beispiel 2. Halbleiterbauelement nach Beispiel 1, wobei die amorphe halbisolierende Schicht amorphes Siliziumkarbid (a-SiC) enthält.
  • Beispiel 3. Halbleiterbauelement nach Beispiel 1, wobei die amorphe halbisolierende Schicht amorphen Wasserstoff enthaltenden Kohlenstoff (a-C:H) enthält.
  • Beispiel 4. Halbleiterbauelement, das enthält: einen Halbleiterkörper mit einer ersten Oberfläche; und eine Passivierungsschicht, die oben auf der ersten Oberfläche gebildet ist, wobei die Passivierungsschicht eine amorphe halbisolierende Schicht, die an die erste Oberfläche angrenzt, enthält, wobei die amorphe halbisolierende Schicht Dotierstoffatome enthält, und wobei die amorphe halbisolierende Schicht amorphes Siliziumkarbid (a:SiC) enthält.
  • Beispiel 5. Halbleiterbauelement nach Beispiel 4, wobei eine Dicke der amorphen halbisolierenden Schicht weniger als 150 Nanometer beträgt.
  • Beispiel 6. Halbleiterbauelement nach einem der Beispiele 1 bis 5, wobei die Dicke der amorphen halbisolierenden Schicht weniger als 120 Nanometer beträgt.
  • Beispiel 7. Halbleiterbauelement nach einem der Beispiele 1 bis 6, wobei die Dotierstoffatome Dotierstoffatome vom Typ p sind.
  • Beispiel 8. Halbleiterbauelement nach Beispiel 1, wobei die Dotierstoffatome zumindest eines von Boratomen, Aluminiumatomen, Galliumatomen oder Indiumatomen enthalten.
  • Beispiel 9. Halbleiterbauelement nach einem der Beispiele 1 bis 8, wobei eine Dotierungskonzentration der Dotierstoffatome zwischen 1E20 cm-2 und 1E22 cm-2 ausgewählt ist.
  • Beispiel 10. Halbleiterbauelement nach einem der Beispiele 1 bis 9, wobei die Passivierungsschicht weiterhin zumindest eine zusätzliche Schicht, die oben auf der amorphen halbisolierenden Schicht gebildet ist, enthält.
  • Beispiel 11. Halbleiterbauelement nach Beispiel 10, wobei die zumindest eine zusätzliche Schicht zumindest eine von einer Oxidschicht und einer Nitridschicht enthält.
  • Beispiel 12. Halbleiterbauelement nach Beispiel 11, wobei die zumindest eine zusätzliche Schicht enthält: eine erste Nitridschicht, die oben auf der amorphen halbisolierenden Schicht gebildet ist; eine Oxidschicht, die oben auf der ersten Nitridschicht gebildet ist; und eine zweite Nitridschicht, die oben auf der Oxidschicht gebildet ist.
  • Beispiel 13. Halbleiterbauelement nach Beispiel 12, wobei eine Dicke der Oxidschicht zwischen 2 Mikrometern und 5 Mikrometern ausgewählt ist.
  • Beispiel 14. Halbleiterbauelement nach Beispiel 12 oder 13, wobei die Passivierungsschicht weiterhin eine Imidschicht, die oben auf der zweiten Nitridschicht gebildet ist, enthält.
  • Beispiel 15. Halbleiterbauelement nach einem der Beispiele 1 bis 14, wobei der Halbleiterkörper ein inneres Gebiet und ein Randgebiet enthält, wobei die Passivierungsschicht oben auf der ersten Oberfläche des Halbleiterkörpers in dem Randgebiet angeordnet ist.
  • Beispiel 16. Halbleiterbauelement nach einem der Beispiele 1 bis 15, das weiterhin in dem Halbleiterkörper enthält: ein erstes Halbleitergebiet eines ersten Dotierungstyps; und ein zweites Halbleitergebiet eines zum ersten Dotierungstyp komplementären zweiten Dotierungstyps, wobei das zweite Halbleitergebiet an das erste Halbleitergebiet angrenzt.
  • Beispiel 17. Halbleiterbauelement nach Beispiel 15 und 16, wobei das zweite Halbleitergebiet in dem inneren Gebiet des Halbleiterkörpers angeordnet ist, und wobei das erste Halbleitergebiet in dem inneren Gebiet und dem Randgebiet des Halbleiterkörpers angeordnet ist.
  • Beispiel 18. Halbleiterbauelement nach Beispiel 17, das weiterhin enthält: ein VLD-Gebiet, das an das zweite Halbleitergebiet angrenzt, in dem Randgebiet angeordnet ist und an die amorphe halbisolierende Schicht angrenzt.
  • Beispiel 19. Halbleiterbauelement nach Beispiel 18, wobei eine maximale Dotierstoffdosis des VLD-Gebiets zwischen 1E12 cm-2 und 3E12cm-2 gewählt ist.
  • Beispiel 20. Halbleiterbauelement nach einem der Ansprüche 15 bis 19, das weiterhin enthält: eine Elektrode, die das zweite Halbleitergebiet elektrisch kontaktiert, wobei die Elektrode an die Passivierungsschicht angrenzt.
Some of the examples explained above are briefly summarized below with reference to numbered examples.
  • Example 1. A semiconductor device comprising: a semiconductor body having a first surface; and a passivation layer formed on top of the first surface, wherein the passivation layer includes an amorphous semi-insulating layer adjacent to the first surface, wherein the amorphous semi-insulating layer includes dopant atoms, and wherein a thickness of the amorphous semi-insulating layer is less than 150 nanometers.
  • Example 2. The semiconductor device of example 1, wherein the amorphous semi-insulating layer contains amorphous silicon carbide (a-SiC).
  • Example 3. The semiconductor device of Example 1, wherein the amorphous semi-insulating layer contains amorphous hydrogen-containing carbon (aC:H).
  • Example 4. A semiconductor device comprising: a semiconductor body having a first surface; and a passivation layer formed on top of the first surface, the passivation layer comprising an amorphous semi-insulating layer adjacent to the first surface, the amorphous semi-insulating layer comprising dopant atoms, and the amorphous semi-insulating layer comprising amorphous silicon carbide (a:SiC).
  • Example 5. The semiconductor device of example 4, wherein a thickness of the amorphous semi-insulating layer is less than 150 nanometers.
  • Example 6. The semiconductor device of any one of examples 1 to 5, wherein the thickness of the amorphous semi-insulating layer is less than 120 nanometers.
  • Example 7. The semiconductor device according to any one of examples 1 to 6, wherein the dopant atoms are p-type dopant atoms.
  • Example 8. The semiconductor device of example 1, wherein the dopant atoms contain at least one of boron atoms, aluminum atoms, gallium atoms or indium atoms.
  • Example 9. Semiconductor device according to one of examples 1 to 8, wherein a doping concentration of the dopant atoms is selected between 1E20 cm -2 and 1E22 cm -2 .
  • Example 10. The semiconductor device of any one of Examples 1 to 9, wherein the passivation layer further includes at least one additional layer formed on top of the amorphous semi-insulating layer.
  • Example 11. The semiconductor device of example 10, wherein the at least one additional layer includes at least one of an oxide layer and a nitride layer.
  • Example 12. The semiconductor device of example 11, wherein the at least one additional layer includes: a first nitride layer formed on top of the amorphous semi-insulating layer; an oxide layer formed on top of the first nitride layer; and a second nitride layer formed on top of the oxide layer.
  • Example 13. The semiconductor device of example 12, wherein a thickness of the oxide layer is selected between 2 micrometers and 5 micrometers.
  • Example 14. The semiconductor device of example 12 or 13, wherein the passivation layer further includes an imide layer formed on top of the second nitride layer.
  • Example 15. The semiconductor device of any one of examples 1 to 14, wherein the semiconductor body includes an inner region and a peripheral region, wherein the passivation layer is disposed on top of the first surface of the semiconductor body in the peripheral region.
  • Example 16. The semiconductor device of any of examples 1 to 15, further comprising in the semiconductor body: a first semiconductor region of a first doping type; and a second semiconductor region of a second doping type complementary to the first doping type, wherein the second semiconductor region adjoins the first semiconductor region.
  • Example 17. Semiconductor device according to examples 15 and 16, wherein the second semiconductor region is arranged in the inner region of the semiconductor body, and wherein the first semiconductor region arranged in the inner region and the edge region of the semiconductor body.
  • Example 18. The semiconductor device of example 17, further comprising: a VLD region adjacent to the second semiconductor region, disposed in the peripheral region, and adjacent to the amorphous semi-insulating layer.
  • Example 19. Semiconductor device according to example 18, wherein a maximum dopant dose of the VLD region is selected between 1E12 cm -2 and 3E12 cm -2 .
  • Example 20. The semiconductor device of any of claims 15 to 19, further comprising: an electrode electrically contacting the second semiconductor region, the electrode adjacent to the passivation layer.

Claims (20)

Halbleiterbauelement, das aufweist: einen Halbleiterkörper (100) mit einer ersten Oberfläche (101); und eine Passivierungsschicht (1), die oben auf der ersten Oberfläche (101) gebildet ist, wobei die Passivierungsschicht (1) eine amorphe halbisolierende Schicht (11), die an die erste Oberfläche (101) angrenzt, aufweist, wobei die amorphe halbisolierende Schicht (11) Dotierstoffatome aufweist, und wobei eine Dicke (d11) der amorphen halbisolierenden Schicht (11) weniger als 150 Nanometer beträgt.A semiconductor device comprising: a semiconductor body (100) having a first surface (101); and a passivation layer (1) formed on top of the first surface (101), wherein the passivation layer (1) comprises an amorphous semi-insulating layer (11) adjacent to the first surface (101), wherein the amorphous semi-insulating layer (11) comprises dopant atoms, and wherein a thickness (d11) of the amorphous semi-insulating layer (11) is less than 150 nanometers. Halbleiterbauelement nach Anspruch 1, wobei die amorphe halbisolierende Schicht (11) amorphes Siliziumkarbid (a-SiC) aufweist.Semiconductor component according to Claim 1 , wherein the amorphous semi-insulating layer (11) comprises amorphous silicon carbide (a-SiC). Halbleiterbauelement nach Anspruch 1, wobei die amorphe halbisolierende Schicht (11) amorphen Wasserstoff enthaltenden Kohlenstoff (a-C:H) aufweist.Semiconductor component according to Claim 1 wherein the amorphous semi-insulating layer (11) comprises amorphous hydrogen-containing carbon (aC:H). Halbleiterbauelement, das aufweist: einen Halbleiterkörper (100) mit einer ersten Oberfläche (101); und eine Passivierungsschicht (1), die oben auf der ersten Oberfläche (101) gebildet ist, wobei die Passivierungsschicht (1) eine amorphe halbisolierende Schicht (11), die an die erste Oberfläche (101) angrenzt, aufweist, wobei die amorphe halbisolierende Schicht (11) Dotierstoffatome aufweist, und wobei die amorphe halbisolierende Schicht (11) amorphes Siliziumkarbid (a-SiC) aufweist.A semiconductor device comprising: a semiconductor body (100) having a first surface (101); and a passivation layer (1) formed on top of the first surface (101), wherein the passivation layer (1) comprises an amorphous semi-insulating layer (11) adjacent to the first surface (101), wherein the amorphous semi-insulating layer (11) comprises dopant atoms, and wherein the amorphous semi-insulating layer (11) comprises amorphous silicon carbide (a-SiC). Halbleiterbauelement nach Anspruch 4, wobei eine Dicke (d11) der amorphen halbisolierenden Schicht (11) weniger als 150 Nanometer beträgt.Semiconductor component according to Claim 4 , wherein a thickness (d11) of the amorphous semi-insulating layer (11) is less than 150 nanometers. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Dicke (d11) der amorphen halbisolierenden Schicht (11) weniger als 120 Nanometer beträgt.Semiconductor device according to one of the preceding claims, wherein the thickness (d11) of the amorphous semi-insulating layer (11) is less than 120 nanometers. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Dotierstoffatome Dotierstoffatome vom Typ p sind.Semiconductor component according to one of the preceding claims, wherein the dopant atoms are p-type dopant atoms. Halbleiterbauelement nach Anspruch 1, wobei die Dotierstoffatome zumindest eines von Boratomen, Aluminiumatomen, Galliumatomen oder Indiumatomen aufweisen.Semiconductor component according to Claim 1 , wherein the dopant atoms comprise at least one of boron atoms, aluminum atoms, gallium atoms or indium atoms. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei eine Dotierungskonzentration der Dotierstoffatome zwischen 1E20 cm-2 und 1E22 cm-2 ausgewählt ist.Semiconductor component according to one of the preceding claims, wherein a doping concentration of the dopant atoms is selected between 1E20 cm -2 and 1E22 cm -2 . Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Passivierungsschicht (1) weiterhin zumindest eine zusätzliche Schicht, die oben auf der amorphen halbisolierenden Schicht (11) gebildet ist, aufweist.A semiconductor device according to any preceding claim, wherein the passivation layer (1) further comprises at least one additional layer formed on top of the amorphous semi-insulating layer (11). Halbleiterbauelement nach Anspruch 10, wobei die zumindest eine zusätzliche Schicht zumindest eine von einer Oxidschicht und einer Nitridschicht aufweist.Semiconductor component according to Claim 10 wherein the at least one additional layer comprises at least one of an oxide layer and a nitride layer. Halbleiterbauelement nach Anspruch 11, wobei die zumindest eine zusätzliche Schicht aufweist: eine erste Nitridschicht (12), die oben auf der amorphen halbisolierenden Schicht (11) gebildet ist; eine Oxidschicht (13), die oben auf der ersten Nitridschicht (12) gebildet ist; und eine zweite Nitridschicht (14), die oben auf der Oxidschicht (13) gebildet ist.Semiconductor component according to Claim 11 wherein the at least one additional layer comprises: a first nitride layer (12) formed on top of the amorphous semi-insulating layer (11); an oxide layer (13) formed on top of the first nitride layer (12); and a second nitride layer (14) formed on top of the oxide layer (13). Halbleiterbauelement nach Anspruch 12, wobei eine Dicke der Oxidschicht (13) zwischen 2 Mikrometern und 5 Mikrometern ausgewählt ist.Semiconductor component according to Claim 12 , wherein a thickness of the oxide layer (13) is selected between 2 micrometers and 5 micrometers. Halbleiterbauelement nach Anspruch 12 oder 13, wobei die Passivierungsschicht (1) weiterhin eine Imidschicht (15), die oben auf der zweiten Nitridschicht (14) gebildet ist, aufweist.Semiconductor component according to Claim 12 or 13 wherein the passivation layer (1) further comprises an imide layer (15) formed on top of the second nitride layer (14). Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der Halbleiterkörper (100) ein inneres Gebiet (110) und ein Randgebiet (120) aufweist, wobei die Passivierungsschicht (1) oben auf der ersten Oberfläche (101) des Halbleiterkörpers (100) in dem Randgebiet (120) angeordnet ist.Semiconductor component according to one of the preceding claims, wherein the semiconductor body (100) has an inner region (110) and an edge region (120), wherein the passivation layer (1) is arranged on top of the first surface (101) of the semiconductor body (100) in the edge region (120). Halbleiterbauelement nach einem der vorhergehenden Ansprüche, das weiterhin in dem Halbleiterkörper (100) aufweist: ein erstes Halbleitergebiet (21) eines ersten Dotierungstyps; und ein zweites Halbleitergebiet (22) eines zum ersten Dotierungstyp komplementären zweiten Dotierungstyps, wobei das zweite Halbleitergebiet (22) an das erste Halbleitergebiet (21) angrenzt.Semiconductor component according to one of the preceding claims, further comprising in the semiconductor body (100): a first semiconductor region (21) of a first doping type; and a second semiconductor region (22) of a second doping type complementary to the first doping type, wherein the second semiconductor region (22) adjoins the first semiconductor region (21). Halbleiterbauelement nach Anspruch 15 und 16, wobei das zweite Halbleitergebiet (22) in dem inneren Gebiet (110) des Halbleiterkörpers angeordnet ist, und wobei das erste Halbleitergebiet (21) in dem inneren Gebiet (110) und dem Randgebiet (120) des Halbleiterkörpers angeordnet ist.Semiconductor component according to Claim 15 and 16 , wherein the second semiconductor region (22) is arranged in the inner region (110) of the semiconductor body, and wherein the first semiconductor region (21) is arranged in the inner region (110) and the edge region (120) of the semiconductor body. Halbleiterbauelement nach Anspruch 17, das weiterhin aufweist: ein VLD-Gebiet (23), das an das zweite Halbleitergebiet (22) angrenzt, in dem Randgebiet (120) angeordnet ist und an die amorphe halbisolierende Schicht (11) angrenzt.Semiconductor component according to Claim 17 further comprising: a VLD region (23) adjacent to the second semiconductor region (22), disposed in the edge region (120) and adjacent to the amorphous semi-insulating layer (11). Halbleiterbauelement nach Anspruch 18, wobei eine maximale Dotierstoffdosis des VLD-Gebiets (23) zwischen 1E12 cm-2 und 3E12cm-2 gewählt ist.Semiconductor component according to Claim 18 , where a maximum dopant dose of the VLD region (23) is chosen between 1E12 cm -2 and 3E12cm -2 . Halbleiterbauelement nach einem der Ansprüche 15 bis 19, das weiterhin aufweist: eine Elektrode (31), die das zweite Halbleitergebiet (22) elektrisch kontaktiert, wobei die Elektrode (31) an die Passivierungsschicht (1) angrenzt.Semiconductor component according to one of the Claims 15 until 19 , further comprising: an electrode (31) electrically contacting the second semiconductor region (22), the electrode (31) adjacent to the passivation layer (1).
DE102023101334.3A 2023-01-19 2023-01-19 SEMICONDUCTOR COMPONENT WITH A PASSIVATION LAYER Pending DE102023101334A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102023101334.3A DE102023101334A1 (en) 2023-01-19 2023-01-19 SEMICONDUCTOR COMPONENT WITH A PASSIVATION LAYER

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102023101334.3A DE102023101334A1 (en) 2023-01-19 2023-01-19 SEMICONDUCTOR COMPONENT WITH A PASSIVATION LAYER

Publications (1)

Publication Number Publication Date
DE102023101334A1 true DE102023101334A1 (en) 2024-07-25

Family

ID=91760093

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102023101334.3A Pending DE102023101334A1 (en) 2023-01-19 2023-01-19 SEMICONDUCTOR COMPONENT WITH A PASSIVATION LAYER

Country Status (1)

Country Link
DE (1) DE102023101334A1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1566072A (en) * 1977-03-28 1980-04-30 Tokyo Shibaura Electric Co Semiconductor device
DE102005020806A1 (en) * 2005-05-04 2006-11-23 Infineon Technologies Ag Structured semiconductor chip, for use with electronic component, has passivation layer made of silicon carbide comprising high breaking point/tensile strength, where layer is provided on silicon oxide layer
DE102019110330A1 (en) * 2019-04-18 2020-10-22 Infineon Technologies Ag SEMICONDUCTOR COMPONENT WITH AN EDGE TERMINAL STRUCTURE

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1566072A (en) * 1977-03-28 1980-04-30 Tokyo Shibaura Electric Co Semiconductor device
DE102005020806A1 (en) * 2005-05-04 2006-11-23 Infineon Technologies Ag Structured semiconductor chip, for use with electronic component, has passivation layer made of silicon carbide comprising high breaking point/tensile strength, where layer is provided on silicon oxide layer
DE102019110330A1 (en) * 2019-04-18 2020-10-22 Infineon Technologies Ag SEMICONDUCTOR COMPONENT WITH AN EDGE TERMINAL STRUCTURE

Similar Documents

Publication Publication Date Title
DE69938562T3 (en) Power semiconductor devices with improved high frequency circuit and breakdown characteristics
DE2853736C2 (en) Field effect arrangement
DE69119820T2 (en) Semiconductor arrangement with reduced time-dependent dielectric errors
DE60222751T2 (en) FIELD EFFECT TRANSISTOR STRUCTURE AND MANUFACTURING METHOD
DE69407852T2 (en) MOSFET with low doped drain and with improved breakdown voltage characteristics
DE69621200T2 (en) BY GRIP FIELD EFFECT TRANSISTOR
DE112014001838B4 (en) Semiconductor device with two Schottky junctions
DE102009038731B4 (en) Semiconductor component with charge carrier compensation structure and method for manufacturing a semiconductor component
DE102007030755B3 (en) Semiconductor device having a trench edge having edge and method for producing a border termination
DE69419304T2 (en) Bidirectional blocking lateral MOSFET with improved on-resistance
DE2611338C3 (en) Field effect transistor with a very short channel length
DE102012000958A1 (en) Power trench MOSFET with reduced ON resistance
DE102010030179B4 (en) Semiconductor device with an amorphous channel control layer
DE102019115161A1 (en) PERFORMANCE DEVICE WITH SUPER TRANSITION AND SCHOTTKY DIODE
DE19811297A1 (en) Avalanche breakdown resistant MOS devices
DE102006011697A1 (en) Integrated semiconductor device assembly and method of making the same
DE69020160T2 (en) MISFET ARRANGEMENT WITH SUBMICROMETER DIMENSIONS AND ELIMINATION OF HOT CARRIER.
EP0760528B1 (en) Semiconductor device on silicium base with a high blocking voltage edge termination
DE102019008579A1 (en) ELECTRONIC DEVICE INCLUDING AN INHIBIT WITH A BURIED AREA
DE102014019915B3 (en) IGBT with reduced reverse capacitance
DE112019002870T5 (en) Two Gate Conductor Transistors and Related Processes
DE102019105812A1 (en) TRENCH STRUCTURE CONTAINING SEMI-CONDUCTOR DEVICE AND MANUFACTURING METHOD
DE102020006529A1 (en) Power device with stepped channel
DE102013100219A1 (en) Semiconductor diode and method of forming a semiconductor diode
DE112010003383B4 (en) Transistors with a dielectric channel barrier layer

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029861000

Ipc: H10D0008000000