DE10154613A1 - Verfahren zum Vorladen von Speicherzellen eines dynamischen Halbleiterspeichers beim Power Up sowie Halbleiterspeicher - Google Patents

Abstract

Bei einem Halbleiterspeicher, insbesondere bei einem DRAM, besteht das Problem, dass beim Umschreiben des in einer Speicherzelle (1) gespeicherten Signals ein Verschiebestrom im Zellkondensator (2) entsteht, der von einem chipinternen Plattengenerator aufgebracht werden muss. Müssen sehr viele Zellkondensatoren (2) gleichzeitig umgeladen werden, wie dies insbesondere beim Power Up erforderlich sein kann, dann kann der Plattengenerator innerhalb des vorgegebenen Zeitfensters nicht den erforderlichen Strom liefern. Dadurch können die Speicherzellen (1) unerwünschte, falsche Werte annehmen. Erfindungsgemäß wird daher vorgeschlagen, während des Einschaltens der Betriebsspannung (VBLH) die Speicherzellen (1) auf ein vorgegebenes Potential vorzuladen. Dadurch wird vorteilhaft erreicht, dass insgesamt der Verschiebestrom reduziert wird, so dass der Plattengenerator den erforderlichen Strom zum Laden der Speicherzellen (1) aufbringen kann. Mit dieser Maßnahme wird eine Änderung der Zellinhalte mit einfachen Mitteln verhindert. Auch ist es nicht erforderlich, den Plattengenerator zu verstärken.

Description

• Die Erfindung geht aus von einem Verfahren zum Vorladen von Speicherzellen eines dynamischen Halbleiterspeichers beziehungsweise von einem Halbleiterspeicher nach der Gattung der nebengeordneten Ansprüche 1 und 8. Bei dynamisch getakteten Halbleiterspeichern kann das Problem auftreten, dass insbesondere beim Einschalten der Betriebsspannung (Power up) die in den Speicherzellen gespeicherten Ladungen (Informationen) nicht erwartungsgemäß erneuert (refreshed) werden. Dies kann insbesondere dann der Fall sein, wenn sehr viele Speicherzellen gleichzeitig umgeladen werden müssen.
• Die Ursache für dieses Speicherverhalten ist darin begründet, dass der notwendige Ladestrom von dem Plattengenerator nicht gleichzeitig für alle beziehungsweise für die Mehrzahl der Speicherzellen aufgebracht werden kann. Jede Speicherzelle ist mit einem kleinen Zellkondensator (Plattenkondensator) ausgebildet, der im Substrat des Halbleiterspeichers integriert ist. Beim Umschreiben der Zellinhalte muss daher auch die Ladung der Zellkondensatoren im Substrat geändert werden. Ist das Vorzeichen dieser Ladungen nicht statistisch gleichmäßig verteilt, sondern so ausgeprägt, dass mehrheitlich die gleiche Spannung in die Speicherzellen eingeschrieben wird, dann kommt es zu einem signifikanten Ladungseintrag in die Gegenelektrode der Zellkondensatoren, der sogenannten Platte. Dieser Ladungseintrag bewirkt eine Veränderung der Plattenspannung, der einen entsprechenden Verschiebestrom nach sich zieht. Der Verschiebestrom muss von dem chipinternen Spannungsnetz für die Plattenspannung, in diesem Fall von dem Plattengenerator, ausgeglichen werden.
• Die Höhe des Verschiebestromes lässt sich leicht berechnen, da der Verschiebestrom proportional zu der Anzahl der umzuladenden Speicherzellen ist, die innerhalb einer Zeiteinheit umzuladen sind.
• Die Leistungsfähigkeit des Plattengenerators ist im Regelfall so optimiert, dass er alle im Normalbetrieb des Halbleiterspeichers auftretenden Verschiebeströme liefern kann. Eine größere Dimensionierung hätte den Nachteil, dass für die Realisierung eine größere Chipfläche benötigt wird, die die Herstellkosten entsprechend hochtreiben würden. Daher wird für die Dimensionierung des Plattengenerators die Leistungsfähigkeit nach dem im Regelbetrieb maximal auftretenden Strom festgelegt, der durch die Anzahl der Speicherzellen, die Größe der Zellkondensatoren, die Ladezeitkonstante und den maximal auftretenden Spannungshub bestimmt werden kann. So fließt beispielsweise bei einem SDRAM mit 16 umzuladenden Speicherzellen mit einer Kapazität von je 40 fF bei einer Ladezeit von 10 ns und einem Spannungshub von 0 auf 1,8 Volt ein Strom von 115 µA.
• In einem Sonderfall, direkt nach dem Einschalten (Power up) der Betriebspannung liegen geänderte Verhältnisse vor. In diesem Fall werden alle Speicherzellen des Halbleiterspeichers beim Aufladen der Platte mit den entsprechenden Zellkondensatoren kapazitiv auf die Plattenspannung 0,9 Volt hochgezogen, um beim oben genannten Beispiel zu bleiben.
• Wird nun vor dem Beschreiben der Zellen zunächst ein Refresh der Speicherzellen durchgeführt, dann interpretiert der zugeordnete Leseverstärker beispielsweise eine Spannung von 0,9 Volt als logische 1 und versucht dann, beispielsweise alle Speicherzellen auf die Betriebspannung von beispielsweise 1,8 Volt aufzuladen. Da der Refresh zum Beispiel bei einem SDRAM Speicher PC 100 mit 32k Speicherzellen mit 70 ns sehr viel schneller als ein Schreibvorgang abläuft, steigt der vom Plattengenerator zu liefernde Strom extrem an. So würde in diesem Fall beispielsweise bei dem SDRAM mit 32k Speicherzellen zu je 40 ER und einem Spannungshub von 0,9 auf 1,8 Volt ein Strom von 16,8 A erforderlich werden!
• Ein Lösung für dieses Problem ist bisher nicht bekannt geworden. Wie oben bereits erwähnt, würde die Vergrößerung des Plattengenerators entsprechende Kostennachteile mit sich ziehen. Wird dagegen der Plattengenerator nicht vergrößert, dann kann sich die Plattenspannung während des Refresh-Vorgangs verringern. Bei einem nachfolgenden Schreibvorgang direkt nach dem Refresh-Vorgang verringert sich dadurch die Amplitude des Zellsignals, da die Speicherzellen nicht mehr auf den vollen Wert der Versorgungs- oder Betriebsspannung aufgeladen werden können.
• Nimmt man beispielsweise an, dass die Platte beim Refresh- Vorgang bis auf 1,8 Volt aufgeladen wurde, dann kommt man beim Schreiben einer logischen 1, was der Betriebsspannung von 1,8 Volt entspricht, auf eine Spannungsdifferenz zwischen der Platte und der Speicherzelle von 0 Volt. Relaxiert die Platte, das heißt entlädt sie sich bis zum Zeitpunkt des Lesens bis auf 0,9 Volt, dann wird auch die Speicherzelle auf 0,9 Volt entladen. Bei diesem Grenzwert entscheidet dann der Zufall, ob der Leseverstärker diesen Wert nun als logische 0 oder 1 interpretiert. Eine derartige Unsicherheit ist jedoch unerwünscht und von einem Anwender des Halbleiterspeichers nicht tolerierbar.
• Das erfindungsgemäße Verfahren zum Vorladen von Speicherzellen eines dynamischen Halbleiterspeichers beziehungsweise der Halbleiterspeicher mit den kennzeichnenden Merkmalen der Nebengeordneten Ansprüche 1 und 8 hat demgegenüber den Vorteil, dass die zuvor genannten Nachteile umgangen werden beziehungsweise nicht auftreten können. Als besonders vorteilhaft wird dabei angesehen, dass der Plattengenerator nicht verstärkt werden muss und dennoch auch den im genannten Sonderfall fließenden Strom nach dem Power up liefern kann. Durch die verbesserte Bewertung des Zellsignals bei einem dynamischen Halbleiterspeicher wird auch erreicht, dass die Fehler beim Lesen minimiert und somit eine höhere Zuverlässigkeit für die gespeicherten Informationen erzielt wird.
• Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des in den nebengeordneten Ansprüchen 1 und 8 angegebenen Verfahrens beziehungsweise des Halbleiterspeichers gegeben. Als besonders vorteilhaft wird angesehen, dass die Speicherzellen auf 0 Volt oder alternativ auf das Potential der Betriebsspannung vorgeladen werden. Auf diese definierten Werte kann der Plattengenerator unter Berücksichtigung der Ladezeit vorteilhaft optimal dimensioniert werden, so dass er in der Lage ist, für jeden Betriebsmodus den notwendigen Strom zu liefern.
• Eine weitere alternative Lösung wird auch darin gesehen, die Speicherzellen jeweils etwa zur Hälfte auf 0 Volt beziehungsweise auf die Betriebsspannung vorzuladen. Dadurch ist sichergestellt, dass der durchschnittliche Strom geringer wird und dadurch der Plattengenerator weiter optimiert werden kann.
• Günstig ist weiterhin, die Speicherzellen mit Hilfe der zugeordneten Leseverstärker zu steuern. Dies kann auf einfache Weise durch die Signale auf den Steuerleitungen erfolgen, mit denen die Leseverstärker gesteuert werden.
• Grundsätzlich können die Speicherzellen über die Leseverstärker auf zwei vorteilhafte Arten gesteuert werden. Eine günstige Alternative besteht darin, die Wortleitungen offen, die beiden Equalizer und die Isolationsschalter eines Leseverstärkers offen beziehungsweise auszuschalten, das N-FET Set Signal auf 0 Volt und das P-FET Set Signal auf das Potential der Betriebsspannung zu schalten. Das Auswahlsignal (Column Select Signal) wird ausgeschaltet. Damit muss sich der Leseverstärker entscheiden, in welche Richtung er umkippt. Die eine Hälfte der Speicherzellen wird somit auf die Betriebspannung und die andere Hälfte der Speicherzellen auf 0 Volt (Ground) vorgeladen. Dadurch ist der statistisch mittlere Strom, der von dem Plattengenerator geliefert werden muss, relativ niedrig.
• Die zweite alternative Lösung besteht darin, die Wortleitungen offen, die beiden Equalizer einzuschalten, deren Bitleitungen auf 0 Volt beziehungsweise auf das Potential der Betriebsspannung zu legen und die Isolationsschalter zu sperren. Durch diese Anordnung ist das Innere der Leseverstärker abgetrennt, so dass Signale im Innern der Leseverstärker keinen Einfluss ausüben können. Alle Speicherzellen sind nun vorteilhaft auf 0 Volt beziehungsweise auf die Betriebsspannung VBLH vorgeladen.
• Bei dem Halbleiterspeicher wird die Anwendung bei einem DRAM- Baustein als vorteilhafte Lösung angesehen, da bei dieser Speicherart die Speicherzellen ein zyklisches Refreshsignal erfordern, bei dem die gespeicherten Informationen ständig ausgelesen und verstärkt wieder eingelesen werden.
• Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren beziehungsweise einen Halbleiterbaustein anzugeben, bei dem auch bei extremen Betriebszuständen eine verbesserte Signalbewertung ermöglicht wird. Diese Aufgabe wird mit den Merkmalen der nebengeordneten Ansprüche 1 und 8 gelöst.
• Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert.
• Die Figur zeigt einen Ausschnitt eines Speicherzellen-Arrays, wie es beispielsweise als DRAM bekannt ist. Das Speicherzellen-Array mit in Zeilen und Spalten angeordneten Speicherzellen ist Teil eines Halbleiterspeichers, der als integrierte Schaltung ausgebildet ist.
• Im linken Teil der Figur sind in schematischer Darstellung auszugsweise zwei Speicherzellen 1 eines DRAM's (Dynamic Random Access Memory) dargestellt, die im wesentlichen jeweils einen Zellkondensator 2 aufweisen. Der Zellkondensator 2 ist als Plattenkondensator ausgebildet und in einer entsprechenden isolierten Wanne des Substrats der integrierten Schaltung integriert. Seine eine Platte ist auf das Potential der Platte (Plattenspannung VPL) gelegt, das beispielsweise auf die halbe Versorgungsspannung VBLH/2 = 0,9 Volt vorgeladen sein kann. Die jeweils zweiten Anschlüsse der Zellkondensatoren 2 sind jeweils mit dem Hauptstrompfad eines Zellschalters 3 verbunden, der einerseits das gespeicherte Potential der Plattenkondensatoren 2 auf eine Bitleitung BLt (true) beziehungsweise auf eine komplementäre Bitleitung BLc schalten kann (Lesezyklus). Andererseits können die Speicherzellen 1 beziehungsweise ihre Plattenkondensatoren 2 im Schreibzyklus von einem Leseverstärker 4 auf 0 Volt beziehungsweise auf die Versorgungsspannung VBLH, beispielsweise 1,8 Volt geladen werden, wie noch später näher erläutert wird.
• Die Steuerung der Zellschalter 3 erfolgt über Wortleitungen WLa beziehungsweise WLb, die mit einem entsprechenden Signal gesteuert werden. Die Wortleitungspaare WLa, WLb sind durchgehend geführt und steuern sehr viele Speicherzellen 1 mit entsprechend vielen Bitleitungspaaren BLt, BLc. Zu jeweils einem Bitleitungspaar ist ein Leseverstärker 4 geschaltet. Aus Übersichtlichkeitsgründen wurden nur zwei Wortleitungen WLa, WLb beziehungsweise Bitleitungen BLc, BLt dargestellt. Das Gleiche gilt auch für die übrigen Steuersignale, die später noch erläutert werden.
• Als Zellschalter 3 können FET-Transistoren (Feldeffekt-Transistoren) verwendet werden, die vorzugsweise vom N-Typ sind. Dieser Transistortyp kann aus steuerungs- und isolationstechnischen Gründen bevorzugt verwendet werden. Aber auch FET- Transistoren vom P-Typ sind verwendbar.
• Der Schreib-/Lesevorgang der Speicherzellen 1 wird im Refreshzyklus durch den Leseverstärker (Sense Amplifier) 4 gesteuert. Der Leseverstärker 4 weist im wesentlichen zwei Equalizer 6 sowie einen Signalverstärker 5 auf. Die beiden Equalizer haben potentialgesteuerte FET-Transistoren, die von den beiden Steuerleitungen EQ gesteuert werden. Über ihren Hauptstrompfad können sie die Bitleitungen BLc und BLt auf das Potential der Steuerspannung VBLEQ aufladen.
• Zwischen den beiden Equalizern 6 ist der Signalverstärker 5 geschaltet, der durch insgesamt vier Isolationsschalter 7 von den beiden Bitleitungen BLc, BLt getrennt werden kann. Die vier Isolationsschalter 7 sind ebenfalls als FET-Transistoren ausgebildet und können über die Steuersignale L beziehungsweise R gesteuert werden.
• Der Signalverstärker wird über eine Reihe von Signalen gesteuert, mit denen die einzelnen Funktionen für den Schreib-/Lesevorgang beziehungsweise für den Refreshzyklus durchgeführt werden können. Er weist ebenfalls FET-Transistoren auf, die entsprechend den Anforderungen als N-FET oder als P-FET- Transistoren ausgebildet sind. So kann beispielsweise über ein Set-Signal NS die Bitleitung BLc oder BLt auf Ground-Potential gesetzt werden. Andererseits legt ein Set-Signal PS die Bitleitung BLc oder BLt auf die Versorgungsspannung VBLH.
• Des weiteren ist ein Auswahlsignal CSL vorgesehen, mit dem die beiden Bitleitungen BLt und BLc auf die Potentiale LDQ beziehungsweise bLDQ geschaltet werden können. Über diese Leitungen können Daten aus dem Chip in Richtung Datenausgänge geleitet werden.
• Im Folgenden wird die Funktionsweise des Leseverstärkers 4 näher erläutert. Die Bitleitungen BLc, BLt sind mit der halben Versorgungsspannung VBLH/2 auf die Steuerspannung für den Equalizer VBLEQ entsprechend der Plattenspannung VPL vorgeladen. In unserem Beispiel ist somit VBLEQ = VBLH/2 = VPL = 0,9 Volt. Durch Öffnen einer Wortleitung WLa, WLb fließt die Ladung einer Speicherzelle 1 auf die entsprechende Bitleitung BLc oder BLt. Durch sequentielles Anlegen der beiden Set-Signale NS = VBLH = 1,8 Volt und PS = 0 Volt wird die zwischen den beiden Bitleitungen BLc und BLt entstandene Spannungsdifferenz verstärkt und dann wieder in die Speicherzellen 1 geschrieben (Refreshzyklus).
• Wie bereits dargestellt wurde, besteht bisher das Problem, dass beim Einschalten des Speichers (Power up), nicht genügt Strom zum zeitgleichen Aufladen aller Speicherzellen 1 zur Verfügung steht. Um dieses Problem zu lösen, werden erfindungsgemäß zwei alternative Lösungen vorgeschlagen, mit denen alle Speicherzellen 1 beim Power up entweder auf die Versorgungsspannung VBLH oder Ground vorgeladen werden können, ohne dass ein überdimensionierter Plattengenerator benötigt wird.
• Gemäß eines ersten Ausführungsbeispiels wird vorgeschlagen, alle Wortleitungen WLa, WLb zu öffnen. Die beiden in der Figur gezeichneten Wortleitungen WLa, WLb stehen dabei nur stellvertretend für alle Wortleitungen der Speicherschaltung.
• Die beiden Equalizer 6 sind ausgeschaltet. Des weiteren sind die Steuersignale L und R so geschaltet, dass die Isolationsschalter 7 offen, d. h. leitend sind. Das Set-Signal NS für die N-FET-Schalter liegt auf Ground während das Set-Signal PS für die P-FET-Transistor auf die Versorgungsspannung VBLH liegt. Das Auswahlsignal CSL ist ausgeschaltet. Mit dieser Signalvorgabe muss sich der Leseverstärker 4 entscheiden, in eine der beiden möglichen Potenziale VBLH oder Ground umzuschalten. Die eine Hälfte der Speicherzellen 1 wird somit beim Power up auf die Versorgungsspannung VBLH und die andere Hälfte der Speicherzellen 1 auf Ground-Potential vorgeladen. Mit dieser Anordnung der Signale wird der vom Plattengenerator aufzubringende Strom minimal.
• Bei einer alternativen Lösung der Erfindung wird wie folgt vorgegangen. Es müssen wiederum alle Wortleitungen WLa, WLb offen sein, wie bereits beim ersten Ausführungsbeispiel beschrieben wurde. Der Equalizer 6 ist angeschaltet. Die Steuerspannung VBLEQ für den einen Equalizer 6 muß auf Ground = 0 Volt und für den anderen Equalizer 6 auf VBLH = 1,8 Volt gelegt werden. Die vier Isolationsschalter 7 sind geschlossen, d. h. gesperrt geschaltet. Dadurch ist das Innere des Leseverstärkers 4, also der Signalverstärker 5 von der restlichen Schaltung abgetrennt, so dass man die Signale im Innern des Signalverstärkers 5 nicht mehr beachten muss, da dieser Teil keine Verbindung mehr zu den Bitleitungen BLc, BLt hat. Alle Speicherzellen werden nun beim Power up auf ein vorgegebenes Potential, auf das Potential VBLH beziehungsweise Ground vorgeladen.
• Da für den Power up sehr viel mehr Zeit zur Verfügung steht als beim Refreshzyklus, ist der Plattengenerator in der Lage, den erforderlichen Ladestrom zu liefern, ohne dass die Versorgungsspannung einbricht.
• Die Funktion des Plattengenerators ist grundsätzlich für zwei Fälle ausgelegt. Er muss sicherstellen, dass genügend Strom zum Umladen de Speicherzellen von 1 auf 0 oder umgekehrt zur Verfügung gestellt wird.
• Andererseits verlieren die Speicherzellen über die Zeit ihre Ladung und müssen in einem Refleshzyklus aufgeladen werden. Im Durchschnitt verlieren die Speicherzellen zwischen zwei Refreshzyklen beispielsweise 50 mV. Entsprechend der eingangs angegebenen Stromberechnung (Seiten 2, 3) ergibt sich ein Strom von ca. 0,93 A, den der Plattengenerator liefern muss. Bei einem Refresh direkt nach dem Power-Up müsste der Plattengenerator aber 16,8 A liefern.
• Daher werden erfindungsgemäß während des relativ lang andauernden Power-Up alle Zellen auf ein "gültiges" Potential, auf 0 Volt oder 1,8 Volt gebracht. Denn in der langen Zeitspanne kann auch ein schwacher Plattengenerator die Platte auf VPL = 0,9 Volt halten. Bezugszeichenliste 1 Speicherzelle
  2 Plattenkondensator
  3 Zellschalter
  4 Leseverstärker (Sense Amplifier)
  5 Signalverstärker
  6 Equalizer
  7 Isolationsschalter
  CSL Auswahlsignal (Column Select Signal)
  BLt Bitleitung (true)
  BLc Bitleitung (complementär)
  L Steuersignal für Isolationsschalter links
  R Steuersignal für Isolationsschalter rechts
  LDQ Potential
  bLDQ Potential
  EQ Steuerleitung für Equalizer
  NS Set-Signal für N-FET-Schalter
  PS Set Signal für P-FET-Schalter
  VBLEQ Steuerspannung für Equalizer
  VBLH Versorgungsspannung (high)
  VPL Plattenspannung
  Wla Wortleitung a
  WLb Wortleitung b
  

Claims (10)

1. Verfahren zum Vorladen von Speicherzellen eines dynamischen Halbleiterspeichers, wobei die in Reihen und Spalten angeordneten Speicherzellen (1) über Wortleitungen (WL) und Bitleitungen (BL) steuerbar sind und wobei ein zugeordneter Leseverstärker (4) die in den Speicherzellen (1) gespeicherten Informationen in einem Refresh-Zyklus ausliest, verstärkt und wieder zurückgibt, dadurch gekennzeichnet, dass während des Einschaltens der Betriebsspannung (VBLH) die Speicherzellen (1) auf ein vorgegebenes Potential vorgeladen werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzellen (1) auf 0 Volt (Ground) vorgeladen werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Speicherzellen (1) auf das Potential der Betriebsspannung (VBLH) vorgeladen werden.

4. Verfahren Anspruch 1, dadurch gekennzeichnet, dass die Speicherzellen (1) jeweils etwa zur Hälfte auf 0 Volt beziehungsweise auf die Betriebsspannung (VBLH) vorgeladen werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass zum Vorladen der Speicherzellen (1) die zugeordneten Leseverstärker (4) über ihre Steuerleitungen so geschaltet werden, dass ein Teil der Speicherzellen (1) auf 0 Volt und die übrigen Speicherzellen (1) auf die Betriebsspannung (VBLH) vorgeladen werden.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Wortleitungen (WL) offen, die beiden Equalizer (EQ) und Isolationsschalter (R, L) eines Leseverstärkers (4) offen beziehungsweise ausgeschaltet, das N- FET Set-Signal (NS) auf 0 Volt, das P-FET Set-Signal (PS) auf das Potential der Betriebspannung (VBLH) und das Auswahlsignal (CSL) ausgeschaltet sind.

7. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Wortleitungen (WL) offen, die beiden Equalizer (EQ) eingeschaltet sind, wobei deren Bitleitungen (VBEQ) auf 0 Volt beziehungsweise auf die Betriebsspannung (VBLH) gelegt und die Isolationsschalter (R, L) leitend geschaltet sind.

8. Halbleiterspeicher zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, mit einer Vielzahl von in Reihen und Spalten angeordneten Speicherzellen (1), die von Wortleitungen (WL) und Bitleitungen steuerbar sind, wobei jeweils ein Wortleitungspaar mit einem Leseverstärker (4) verbunden ist, und wobei jeder Leseverstärker (4) zwei Equalizer (EQ), vier Isolationsschalter (7), Set-Signale (NS, PS) für N-FET- und P-FET Schalter aufweist, dadurch gekennzeichnet, dass die Leseverstärker (4) ausgebildet sind, während des Einschaltens der Betriebsspannung (VBLH) die Speicherzellen (1) auf die Betriebsspannung (VBLH) oder auf 0 Volt vorzuladen.

9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, dass die Leseverstärker (4) ausgebildet sind, die Speicherzellen (1) jeweils zur Hälfte auf den Wert der Betriebsspannung (VBLH) beziehungsweise auf 0 Volt vorzuladen.

10. Halbleiterspeicher nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass der Halbleiterspeicher ein DRAM- Baustein ist.