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DE10149774A1 - Verfahren zum Verpacken von elektronischen Baugruppen und Mehrfachchipverpackung - Google Patents

Verfahren zum Verpacken von elektronischen Baugruppen und Mehrfachchipverpackung

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Publication number
DE10149774A1
DE10149774A1 DE10149774A DE10149774A DE10149774A1 DE 10149774 A1 DE10149774 A1 DE 10149774A1 DE 10149774 A DE10149774 A DE 10149774A DE 10149774 A DE10149774 A DE 10149774A DE 10149774 A1 DE10149774 A1 DE 10149774A1
Authority
DE
Germany
Prior art keywords
base plate
chip
power semiconductor
logic
logic chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10149774A
Other languages
English (en)
Inventor
Kuno Wolf
Stephan Ernst
Robert Plikat
Wolfgang Feiler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE10149774A priority Critical patent/DE10149774A1/de
Priority to EP02776729A priority patent/EP1438740A2/de
Priority to US10/492,269 priority patent/US7042085B2/en
Priority to PCT/DE2002/003638 priority patent/WO2003034495A2/de
Priority to JP2003537120A priority patent/JP2005506702A/ja
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Abstract

Die Erfindung schafft ein Verfahren zum Verpacken von elektronischen Baugruppen und eine Mehrfachchipverpackung (100), wobei mindestens ein Leistungshalbleiterchip (103) auf eine Grundplatte (101) mit einem ersten Lötmittel (105) aufgebracht wird, mindestens ein Logikchip (102) auf die Grundplatte (101) aufgebracht wird, wobei der Logikchip und die Grundplatte elektrisch voneinander isoliert angeordnet werden, mindestens ein Logikchip (102) mit dem mindestens einen Leistungshalbleiterchip (103) mittels Signalübertragungsleitungen (104a-104e) verbunden wird und die aus dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehende elektronische Baugruppe mittels einer Moldmasse (120) verpackt wird, um eine Mehrfachchipverpackung (100) bereitzustellen.

Description

    STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft eine Verpackung von elektronischen Bauelementen, und betrifft insbesondere eine Mehrfachchipverpackung zum Verpacken von elektronischen Baugruppen, die aus mindestens einem Leistungshalbleiterchip und mindestens einem Logikchip bestehen.
  • Bei einer Auslegung von elektronischen Bauelementen, insbesondere von Halbleiterbauelementen, ist es vorteilhaft; Leistungshalbleiterchips und Logikchips als voneinander getrennte Chips auszuführen, da die entsprechenden Halbleiterprozesse individuell für beide Funktionalitäten (Leistungshalbleiterchiporientierte Funktionalitäten bzw. Logikchiporientierte Funktionalitäten) optimiert werden können.
  • Auf der anderen Seite ist in elektronischen Baugruppen gewöhnlich mindestens einen Logikchip und mindestens einen Leistungshalbleiterchip kombiniert, um eine spezifische Schaltungsfunktion auszuführen.
  • Es ist somit wirtschaftlich vorteilhaft, dass beide Chiparten, d. h. Leistungshalbleiterchips und Logikchips, als eine funktionale Einheit in einem kompakten Gehäuse bzw. in einer kompakten Verpackung integriert werden können, um eine Gesamtbaugröße zu reduzieren und einen Aufwand bei der Einsetzung der aus Logikchips und Leistungshalbleiterchips bestehenden elektronischen Baugruppen zu verringern. Das kompakte Gehäuse bzw. die kompakte Verpackung dient dabei einem Schutz der in ihr enthaltenen elektronischen Baugruppen vor den Umgebungsbedingungen bei einer Anwendung, andererseits müssen elektrische und thermische Kontaktierungen der Leistungshalbleiterchips und/oder der Logikchips untereinander und mit einer Grundplatte realisiert werden.
  • Hierbei treten insbesondere bei Leistungshalbleiterchips hohe Verlustleistungen auf, die beispielsweise über die Rückseite des Leistungshalbleiterchips an die Umgebung bzw. an eine thermisch leitfähige Grundplatte abgegeben werden müssen, so dass eine Überhitzung des Leistungshalbleiterchips vermieden wird.
  • In herkömmlicher Weise werden Leistungshalbleiterchips auf eine Seite einer üblicherweise aus Metall bestehenden Grundplatte aufgelötet, wobei die Grundplatte mit einer oder mehreren Anschlusseinheiten ausgebildet ist, um das Leistungshalbleiterchip über seine Rückseite elektrisch an externe Schaltungseinheiten anzukoppeln. Weitere Verbindungsanschlüssse des Leistungshalbleiterchips werden über weitere Anschlusseinheiten mit metallischen Kontaktfahnen versehen und nach außen geführt. Nach einem Vergießen der elektronischen Baugruppe mit einer Moldmasse (z. B. Kunststoffverguss bzw. Kunststoffvergussmasse) sind die Anschlusseinheiten des Leistungshalbleiterchips sowie die Anschlusseinheiten der Grundplatte frei zugänglich, d. h. die entsprechenden Anschlusseinheiten sind nicht mit Kunststoff überzogen.
  • Sollen Logikchips zusammen mit Leistungshalbleiterchips in einer einzigen Verpackung angeordnet werden, tritt nach dem Stand der Technik das Problem auf, dass die metallische Grundplatte mindestens ein elektrisches Potential mindestens eines Leistungshalbleiterchips führt, wobei Potentialdifferenzen bzw. Spannungen von mehreren hundert Volt auftreten können, welche die Funktionsfähigkeit von Logikchips beeinträchtigen können bzw. den Logikchip sogar vollständig zerstören können.
  • Weiterhin ist es nachteilig, dass diese Spannungen transient stark schwanken können, was dazu führt., dass die Logikchips hohen transienten Spannungen widerstehen müssen. Dies erfordert in nachteiliger Weise aufwendige Abschirmmaßnahmen auf dem Logikchip.
  • Unzweckmäßigerweise muss der zur Erzeugung des Logikchips verwendete Halbleiterprozess zusätzlich für hohe Sperrspannungen ausgelegt werden.
  • Ein Verfahren, mit welchem versucht wird, dieses Problem zu umgehen, ist in der DE 197 16 674 A1 beschrieben. Hierbei werden die in einem Gehäuse verpackten Schaltungsmodule (Logikchips und Leistungshalbleiterchips) auf mehrere elektrisch voneinander isolierte Grundplatten verteilt, wodurch es ermöglicht wird, dass hohe Spannungen bzw. Potentialdifferenzen von den empfindlichen Logikchips ferngehalten werden. Ein Nachteil des o. a. Verfahrens nach dem Stand der Technik besteht darin, dass mehrere, elektrisch voneinander isolierte Grundplatten in einem Gehäuse nebeneinander angeordnet werden müssen, so dass bei einer vorgegebenen Grundfläche nur eine kleinere Gesamtbauelementfläche verpackt werden kann, als bei einem Vorhandensein nur einer (elektrisch leitenden, metallischen) Grundplatte, da die Schaltungsmodule untereinander bzw. vom Rand einer Grundplatte einen ausreichenden Isolationsabstand aufweisen müssen.
  • Ein weiteres Verfahren und eine Vorrichtung zum Verpacken von Schaltungsmodulen nach dem Stand der Technik ist in der Literaturstelle PCIM 2000, Conference Proceedings, PC7.2 unter dem Titel "Power Semiconductor Packaging - Problem or ressource ?, From the state of the art to future trends" beschrieben, wobei hier an Stelle einer metallischen Grundplatte eine metallisierte Keramikgrundplatte eingesetzt wird.
  • Durch ein gezieltes Strukturieren der Metallisierung auf der Grundplatte lässt sich eine elektrische Entkopplung der Rückseiten von Leistungs- bzw. Logikchips erreichen. Ein Nachteil dieses Verfahrens und dieser Vorrichtung besteht darin, dass eine Keramik die thermische Leitfähigkeit der Verpackung verringert, wodurch eine Wärmeabfuhr von den Schaltungsmodulen erschwert wird. Ein weiterer Nachteil des o. a. Verfahrens besteht in einer aufwendigen Herstellung der Keramik, wodurch die Modulverpackung mit höheren Kosten verbunden ist, als eine Modulverpackung, welche auf einer einzigen metallischen Grundplatte beruht.
  • Es ist somit ein Problem der vorliegenden Erfindung, ein Verfahren zum Verpacken von Schaltungsmodulen und eine Mehrfachchipverpackung bereitzustellen, wobei mindestens ein Logikchip und mindestens ein Leistungshalbleiterchip auf einer einheitlichen metallischen Grundplatte in einer Mehrfachchipverpackung kombiniert werden.
  • VORTEILE DER ERFINDUNG
  • Die Erfindung schafft das im Patentanspruch 1 angegebene Verfahren zum Verpacken von elektronischen Baugruppen sowie Mehrfachchipverpackungen mit den Merkmalen der Patentansprüche 10, 11 und 12.
  • Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Ein wesentlicher Gedanke der Erfindung besteht darin, dass unterschiedliche Schaltungsmodule, wie beispielsweise Logikchips und Leistungshalbleiterchips in einer gemeinsamen Verpackung kombiniert werden, wobei das mindestens eine Logikchip und das mindestens eine Leistungshalbleiterchip auf einer gemeinsamen, im allgemeinen metallischen Grundplatte angeordnet werden.
  • Ein besonderer Vorteil der vorliegenden Erfindung besteht darin, dass bei einer vorgegebenen Gehäusegröße eine größere Gesamtchipfläche verpackbar ist, als dies bei Verpackungen nach dem Stand der Technik mit separaten Grundplatten für die einzelnen Module realisierbar ist.
  • Das erfindungsgemäße Verfahren zum Verpacken von elektronischen Baugruppen weist im wesentlichen die folgenden Schritte auf:
    • a) Aufbringen mindestens eines Leistungshalbleiterchips auf einer Grundplatte mit einem ersten Lötmittel;
    • b) Aufbringen mindestens eines Logikchips auf der Grundplatte, wobei das Logikchip und die Grundplatte derart angeordnet werden, dass eine elektrische Isolierung zwischen dem mindestens einen Logikchip und der Grundplatte bereitgestellt wird;
    • c) Verbinden des mindestens einen Logikchips mit dem mindestens einen Leistungshalbleiterchip mittels Signalübertragungsleitungen und Verbinden jeweils des mindestens einen Logikchips und des mindestens einen Leistungshalbleiterchips mit entsprechenden ersten und zweiten Anschlusseinheiten; und
    • d) Verpacken der aus dem mindestens einen Leistungshalbleiterchip und dem mindestens einen Logikchip bestehenden elektronischen Baugruppe mittels einer Moldmasse bzw. einem Kunststöffverguss, um eine Mehrfachchipverpackung zu erhalten und die in der Mehrfachchipverpackung vorhandenen Leistungshalbleiterchips und Logikchips vor Umwelteinflüssen zu schützen.
  • In vorteilhafter Weise werden erste und zweite Anschlusseinheiten zum Anschluss von Leistungshalbleiterchips und Logikchips sowie mindestens eine Grundplattenanschlusseinheit zum elektrischen Anschluss der Grundplatte freigelassen.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Segenstandes der Erfindung.
  • Gemäß einer bevorzugten Weiterbildung der vorliegenden Erfindung wird eine elektrische Isolierung des Logikchips von der Grundplatte durch eine auf das Logikchip aufgebrachte dielektrische Schicht bereitgestellt. In vorteilhafter Weise isoliert die dielektrische Schicht bzw. die dielektrische Isolationsschicht Teile oder die Gesamtheit des Logikchips von der Grundplatte, wobei auf die dielektrische Schicht eine Metallisierungsschicht für eine Lötverbindung der Logikchip- Schicht-Anordnung mit der metallischen Grundplatte bereitgestellt wird.
  • Gemäß einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird eine elektrische Isolierung des Logikchips von der Grundplatte durch eine Klebung des Logikchips auf die Grundplatte mittels eines elektrisch isolierenden Klebemittels bereitgestellt. Zweckmäßigerweise werden Teile oder die Gesamtheit des Logikchips durch die Klebeschicht zwischen dem Logikchip und der metallischen Grundplatte isoliert.
  • Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden zur elektrischen Isolierung des Logikchips von der Grundplatte elektrisch isolierende Abstandshalter in eine aus dem Klebemittel bestehende Klebeschicht eingebracht, um einen gleichförmigen Abstand zwischen dem Logikchip und der Grundplatte bereitzustellen.
  • Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird das mindestens eine Logikchip mittels einer auf die dielektrische Schicht des Logikchips aufgebrachten Metallisierungsschicht und mittels eines zweiten Lötinittels auf die Grundplatte gelötet. In vorteilhafter Weise wird durch das zweite Lötmittel eine zuverlässige Lötverbindung bereitgestellt, wobei eine zuverlässige elektrische Isolation zwischen dem Logikchip und der Grundplatte durch die dielektrische Schicht sichergestellt ist. In zweckmäßiger Weise werden die dielektrische Schicht und die Metallisierungsschicht aufeinanderfolgend auf eine Seite (beispielsweise die Unterseite) des Logikchips in einem Beschichtungsprozess aufgebracht.
  • Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird durch das erste Lötmittel eine hohe thermische Leitfähigkeit zwischen dem Leistungshalbleiterchip und der Grundplatte bereitgestellt. In vorteilhafter Weise wird dadurch eine thermische Energie von dem Leistungshalbleiterchip zu der Grundplatte abgeführt, wodurch eine Entwärmung des Leistungshalbleiterchips erreicht wird.
  • Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird durch das erste Lötmittel eine hohe elektrische Leitfähigkeit zwischen dem Leistungshalbleiterchip und der Grundplatte bereitgestellt. In vorteilhafter Weise wird durch das erste Lötmittel ein Stromtransport zwischen dem Leistungshalbleiterchip und der Grundplatte ohne einen nennenswerten Spannungsabfall bereitgestellt, da das erste Lötmittel einen niedrigen elektrischen Widerstand aufweist.
  • Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird eine elektrische Isolierung des Logikchips von der Grundplatte durch ein SOI-Substrat bereitgestellt, wobei als SOI eine Siliziumaufbringung auf einem Isolator (Silizium-auf-Isolator; Silicon on Insulator) bezeichnet wird.
  • Gemäß noch einer weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird ein Leistungshalbleiterchip in der erfindungsgemäßen Mehrfachchipverpackung mit mindestens zwei unterschiedlichen Logikchips kombiniert, um eine Mehrfachchipverpackung bereitzustellen. In vorteilhafter Weise werden hierbei Kombinationen von Klebeverbindungen des mindestens einen Logikchips mit der Grundplatte und Lötverbindungen zwischen der Grundplatte und einer auf die dielektrische Schicht mindestens eines weiteren Logikchips aufgebrachten Metallisierungsschicht bereitgestellt.
  • Die erfindungsgemäße Mehrfachchipverpackung weist weiterhin auf:
    • a) eine Grundplatte, welche vorzugsweise als eine Einheit aus einem vorzugsweise metallischen Material wie beispielsweise Kupfer ausgebildet ist;
    • b) mindestens ein auf der Grundplatte angeordnetes Logikchip, wobei das mindestens eine Logikchip mit einem Klebemittel elektrisch isolierend auf die Grundplatte geklebt ist;
    • c) mindestens ein auf der Grundplatte angeordnetes Leistungshalbleiterchip, wobei das mindestens eine Leistungshalbleiterchip mit einem elektrisch und thermisch leitfähigen Lötmittel auf die Grundplatte gelötet ist;
    • d) Signalübertragungsleitungen zur elektrischen Verbindung des Logikchips mit dem Leistungshalbleiterchip sowie zur elektrischen Verbindung des Logikchips und des Leistungshalbleiterchips mit ersten und zweiten Anschlusseinheiten; und
    • e) eine Moldmasse als eine Kunststoffvergussmasse zur Verpackung der aus der Grundplatte, dem mindestens einen Leistungshalbleiterchip und dem mindestens einen Logikchip bestehenden elektronischen Baugruppe, um dieselbe vor Umwelteinflüssen zu schützen.
  • Weiterhin weist die erfindungsgemäße Mehrfachchipverpackung an Stelle des o. a. Merkmals b) mindestens ein auf der Grundplatte angeordnetes Logikchip auf, wobei das mindestens eine Logikchip mit einer dielektrischen Schicht zur elektrischen Isolation von zumindest Teilen des Logikchips von der Grundplatte beschichtet ist, die dielektrische Schicht mit einer Metallisierungsschicht beschichtet ist und die Metallisierungsschicht mittels eines zweiten Lötmittels auf die Grundplatte gelötet ist.
  • Die erfindungsgemäße Mehrfachchipverpa ckung weist weiterhin auf:
    • a) eine Grundplatte;
    • b) mindestens ein auf der Grundplatte angeordnetes Logikchip, wobei das mindestens eine Logikchip mit einem Klebemittel und elektrisch isolierenden Abstandshaltern elektrisch isolierend auf die Grundplatte geklebt ist;
    • c) mindestens ein auf der Grundplatte angeordnetes Logikchip, wobei das mindestens eine Logikchip mit einer dielektrischen Schicht zur dielektrischen Isolation von zumindest Teilen des Logikchips von der Grundplatte beschichtet ist, die dielektrische Schicht mit einer Metallisierungsschicht beschichtet ist und die Metallisierungsschicht mittels eines zweiten Lötmittels auf die Grundplatte gelötet ist;
    • d) mindestens ein auf der Grundplatte angeordnetes Leistungshalbleiterchip, wobei das mindestens eine Leistungshalbleiterchip mittels eines elektrisch und thermisch leitfähigen Lötmittels auf die Grundplatte gelötet ist;
    • e) Signalübertragungsleitungen zur elektrischen Verbindung des Logikchips mit dem Leistungshalbleiterchip und zur Verbindung des Logikchips und des Leistungshalbleiterchips mit ersten und zweiten Anschlusseinheiten; und
    • f) einer Moldmasse bzw. einem Kunststoffverguss zur Verpackung der aus der Grundplatte, dem mindestens einem Leistungshalbleiterchip und dem mindestens einen Logikchip bestehenden elektronischen Baugruppe, um dieselbe vor schädlichen Umwelteinflüssen zu schützen.
    ZEICHNUNGEN
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • In den Zeichnungen zeigen:
  • Fig. 1 eine Mehrfachchipverpackung ohne Moldmasse bzw. ohne Kunststoffverguss mit einem Logikchip und einem Leistungshalbleiterchip, welche durch Signalübertragungsleitungen verbunden sind und auf einer Grundplatte angeordnet sind, als Seiten- Schnittansicht entlang einer Linie A-A' der Fig. 3 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • Fig. 2 eine Mehrfachchipverpackung in einer Seiten- Schnittansicht entlang einer Linie A-A' der Fig. 3 gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • Fig. 3 eine Draufsicht einer Mehrfachchipverpackung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • Fig. 4a eine Draufsicht einer Mehrfachchipverpackung mit einer aufgebrachten Moldmasse bzw. einem aufgebrachten Kunststoffverguss gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
  • Fig. 4b eine Seitenansicht einer Mehrfachchipverpackung mit aufgebrachter Moldmasse bzw. aufgebrachtem Kunststoffverguss der Fig. 4a gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
    • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten.
  • In der in Fig. 1 gezeigten Seiten-Schnittansicht einer Mehrfachchipverpackung ist die Moldmasse bzw. der Kunststoffverguss 120 (untenstehend unter Bezugnahme auf die Fig. 4a und 4b erläutert) aus Gründen der Übersichtlichkeit weggelassen. Die dargestellte Mehrfachchipverpackung besteht aus zwei Schaltungsmodulen, d. h. einem Logikchip 102 und einem Leistungshalbleiterchip 103, welche erfindungsgemäß auf einer gemeinsamen Grundplatte 101 angeordnet sind. Zur Abführung der in dem Leistungshalbleiterchip 103 erzeugten Wärme sowie zur Durchleitung von hohen Strömen bei einem geringen Übergangswiderstand (Spannungsabfall) muss das Leistungshalbleiterchip 103 mit möglichst hoher thermischer und möglichst hoher elektrischer Leitfähigkeit mit der Grundplatte 101, welche imallgemeinen als eine metallische Grundplatte ausgebildet ist, verbunden werden. Wie in Fig. 1 dargestellt, wird das Leistungshalbleiterchip 103 mittels eines ersten Lötmittels 105 (schraffiert in Fig. 1) auf die Grundplatte 101 gelötet.
  • Die Grundplatte weist eine nach einem Verguss der Gesamtanordnung mit einer Moldmasse freigelassene Grundplattenanschlusseinheit 112 auf, die einen von mehreren möglichen elektrischen Anschlüssen zu dem Leistungshalbleiterchip 103 bereitstellt.
  • Weiterhin ist in Fig. 1 ein Logikchip 102 gezeigt, welches, wie oben erwähnt, von dem durch die Grundplatte 101 getragenen elektrischen Potential des Leistungshalbleiterchips 103 entkoppelt werden muss. In dem in Fig. 1 gezeigten Ausführungsbeispiel der vorliegenden Erfindung wird dies erreicht, indem das Logikchip 102 mittels eines Klebemittels 106, welches elektrisch isolierend ist, auf die Grundplatte 101 geklebt wird. Zur präzisen Auslegung eines gleichförmigen Abstandes zwischen dem Logikchip 102 und der Grundplatte 101 und zur Sicherstellung einer ausreichenden Isolation sind in die Klebeschicht Abstandshalter 107 eingebracht, welche selbst elektrisch isolierend sind.
  • Eine von mehreren Signalübertragungsleitungen ist als eine Signalübertragungsleitung 104a zur elektrischen Verbindung des Leistungshalbleiterchips 103 mit dem Logikchip 102 dargestellt. Weitere Signalübertragungsleitungen dienen einer Verbindung jeweils des Logikchips 102 bzw. des Leistungshalbleiterchips 103 mit ersten und zweiten Anschlusseinheiten 111 bzw. 113 (in Fig. 3 gezeigt). Auf diese Weise wird eine Mehrfachchipverpackung 100 beispielhaft mit zwei Schaltungsmodulen, dem Logikchip 102 und dem Leistungshalbleiterchip 103 in einer vorteilhaften kompakten Bauweise bzw. Gehäuseform erreicht.
  • Fig. 2 veranschaulicht eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung, wobei in Fig. 2 beispielhaft wiederum zwei Schaltungsmodule, d. h. ein Logikchip 102 und ein Leistungshalbleiterchip 103 gezeigt sind, welche durch eine Signalübertragungsleitung 104a elektrisch miteinander verbunden sind. Die Aufbringung des Leistungshalbleiterchips 103 auf der Grundplatte 101 ist wie unter Bezugnahme auf Fig. 1 dargestellt realisiert, während das Logikchip 102 auf andere Weise elektrisch isolierend auf der einheitlichen, metallischen Grundplatte 101 aufgebracht ist. Auf das Logikchip 102 ist an dessen Unterseite eine dielektrische Schicht 109 aufgebracht, welche elektrisch isolierend ist. Auf diese dielektrische Schicht 109 ist eine Metallisierungsschicht 201 aufgebracht, welche als ein lötbares Verbindungselement zu der metallischen Grundplatte 101 dient.
  • Somit ist es möglich, das Logikchip 102 elektrisch isolierend mittels eines zweiten Lötmittels 108 auf die Grundplatte 101 zu löten, wobei eine Lötverbindung nur zwischen der Metallisierungsschicht 201 und der metallischen Grundplatte 101 bereitgestellt wird. Eine gleichförmige, flach verlaufende dielektrische Schicht 109 kann beispielsweise durch einen thermischen Oxidationsprozeß oder einen Abscheideprozeß bei der Chipherstellung bereitgestellt werden. Eine weitere Möglichkeit besteht darin, für die Herstellung des Logikchips ein SOI-Substrat (Silicon on Insulator) zu verwenden. In diesem Fall befindet sich oberhalb und unterhalb der dielektrischen Schicht 109 ein Halbleitermaterial, und die Metallschicht 201 wird auf der Unterseite des unterhalb der dielektrischen Schicht 109 angeordneten Halbleitermaterials aufgebracht.
  • Fig. 3 zeigt eine Mehrfachchipverpackung 100, in welcher ein Logikchip 102 und ein Leistungshalbleiterchip 103 eingeschlossen ist, in einer Draufsicht, wobei eine Moldmasse 120 aus Gründen der Übersichtlichkeit weggelassen ist. Wie in Fig. 3 gezeigt, dienen Signalübertragungsleitungen 104a und 104b einer elektrischen Verbindung des Logikchips 102 mit dem Leistungshalbleiterchip 103, während Signalübertragungsleitungen 104c und 104e einer elektrischen Verbindung des Logikchips mit ersten und zweiten Anschlusseinheiten 111 bzw. 113 dienen. Eine Signalübertragungsleitung 104d dient einer Verbindung des Leistungshalbleiterchips 103 mit der zweiten Anschlusseinheit 113.
  • Eine weitere Verbindung des Leistungshalbleiterchips 103 wird über die Grundplatte zu der Grundplattenanschlusseinheit 112 dadurch realisiert, dass das Leistungshalbleiterchip 103 mittels eines elektrisch leitfähigen Klebers 105 auf die Grundplatte 101 gelötet ist, wie obenstehend unter Bezugnahme auf Fig. 1 beschrieben. Es sei darauf hingewiesen, dass die Signalübertragungsleitungen 104a-104e nur beispielhaft sind, d. h. es können weniger oder mehr als fünf Signalübertragungsleitungen 104a-104e vorhanden sein.
  • Das Leistungshalbleiterchip 103 kann beispielsweise als ein IGBT ("insulated gatebipolar transistor" = Bipolartransistor mit isoliertem Gate) für Zündanwendungen ausgebildet sein, wobei das Logikchip 102 die zugehörige Logikschaltung, eine ESD- (electrostatic discharge, elektrostatische Entladung) Schutzschaltung und eine Stromregelschaltung aufweist. In diesem Beispiel stellt die Grundplattenanschlusseinheit 112 eine mit einem Kollektor des IGBT verbundene Anschlussfahne bereit, an welche eine Zündspule angeschlossen werden kann, wobei die zweite Anschlusseinheit 113 auf einem Bezugspotential liegt und die erste Anschlusseinheit 111 als ein Steueranschluss dient.
  • Das an der ersten Anschlusseinheit 111 anliegende Steuersignal wird über die Signalübertragungsleitung 104c, das Logikchip 102 und die Signalübertragungsleltung 104a an das Gate des IGBTs (des Leistungshalbleiterchips 103) weitergeleitet. Über die Signalübertragungsleitung 104b wird von dem IGBT 103 ein zum Spulenstrom der Zündspule proportionales Signal an die auf dem Logikchip 102 realisierte Stromregelschaltung zurückgemeldet. Diese kann durch eine Verringerung der über die Signalübertragungsleitung 104a an den IGBT gelieferten Gate-Spannung ein Überschreiten eines Grenzwertes des durch die Zündspule fließenden Spulenstroms verhindern.
  • Die Fig. 4a und 4b zeigen eine Mehrfachchipverpackung 100 mit einer aufgebrachten Moldmasse 120 bzw. einem aufgebrachten Kunststoffverguss, so dass eine vollständige Verpackung der unter Bezugnahme auf die Fig. 1 bis 3 gezeigten Schaltungsmodule, d. h. des Logikchips 102 und des Leistungshalbleiterchips 103 bereitgestellt wird. Hierbei ist in Fig. 4b eine Seitenansicht der Fig. 4a dargestellt.
  • Es sei darauf hingewiesen, dass die Moldmasse 120 zur Verpackung der aus dem mindestens einen Leistungshalbleiterchip 103 und dem mindestens einen Logikchip 102 bestehenden ele ktronischen Baugruppe mindestens eine Grundplattenanschlusseinheit 112 der Grundplatte 101 und die von den Modulen 102 bzw. 103 wegweisenden Enden von ersten und zweiten Anschlusseinheiten 111 bzw. 113 freilässt. In vorteilhafter Weise weist die Grundplatte 101 selbst eine hohe elektrische und eine hohe thermische Leitfähigkeit auf, wobei die Grundplatte vorzugsweise aus einem metallischen Material wie beispielsweise einem Kupfermaterial oder einer Kupferlegierung ausgeführt ist. Externe Schaltungseinheiten werden vorzugsweise an der Grundplattenanschlusseinheit 112 sowie an der ersten Anschlusseinheit 111 und der zweiten Anschlusseinheit 113 angeschlossen.
  • Durch das erfindungsgemäße Verfahren zum Verpacken von elektronischen Baugruppen, wobei Leistungshalbleiterchips und Logikchips kombinierbar sind, sowie durch die erfindungsgemäße Mehrfachchipverpackung wird eine Anordnung einzelner Schaltungsmodule auf einer einheitlichen Grundplatte vereinfacht, ein Gehäuse bzw. eine Verpackung wird kompakter auslegbar, wodurch bei einer Fertigung der Mehrfachchipverpackung ein erheblicher wirtschaftlicher Vorteil bereitgestellt wird.
  • Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar. Bezugszeichenliste 100 Mehrfachchipverpackung
    101 Grundplatte
    102 Logikchip
    103 Leistungshalbleiterchip
    104a-104e Signalübertragungsleitungen
    105 Erstes Lötmittel
    106 Klebemittel
    107 Abstandshalter
    108 Zweites Lötmittel
    109 Dielektrische Schicht
    111 Erste Anschlusseinheit
    112 Grundplattenanschlusseinheit
    113 Zweite Anschlusseinheit
    120 Moldmasse
    201 Metallisierungsschicht

Claims (19)

1. Verfahren zum Verpacken von elektronischen Baugruppen, wobei Leistungshalbleiterchips (103) und Logikchips (102) kombinierbar sind, mit den Schritten:
a) Aufbringen mindestens eines Leistungshalbleiterchips (103) auf einer Grundplatte (101) mit einem ersten Lötmittel (105);
b) Aufbringen mindestens eines Logikchips (102) auf der Grundplatte (101), wobei das Logikchip (102) und die Grundplatte (101) elektrisch voneinander isoliert angeordnet werden;
c) Verbinden des mindestens einen Logikchips (102) mit dem mindestens einen Leistungshalbleiterchip (103) sowie des Logikchips (102) und des Leistungshalbleiterchips (103) mit ersten und zweiten Anschlusseinheiten (111, 113) mittels Signalübertragungsleitungen (104a-104e); und
d) Verpacken der aus dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehenden elektronischen Baugruppe mittels einer Moldmasse (120), um eine Mehrfachchipverpackung (100) zu erhalten.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine elektrische Isolierung des Logikchips (102) von der Grundplatte (101) durch eine auf das Logikchip (102) aufgebrachte dielektrische Schicht (109) bereitgestellt wird.
3. Verfahren nach einem oder beiden der Ansprüche 1 und 2, dadurch gekennzeichnet, dass eine elektrische Isolierung des Logikchips (102) von der Grundplatte (101) durch eine Klebung des Logikchips (102) auf die Grundplatte (101) mittels eines elektrisch isolierenden Klebemittels (106) bereitgestellt wird.
4. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, dass zur elektrischen Isolierung des Logikchips (102) von der Grundplatte (101) in eine aus dem Klebemittel (106) bestehende Klebeschicht elektrisch isolierende Abstandshalter (107) eingebracht werden.
5. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, dass das Logikchip (102) mittels einer auf die dielektrische Schicht (109) des Logikchips (102) aufgebrachten Metallisierungsschicht (201) und mittels eines zweiten Lötmittels (108) auf die Grundplatte (101) gelötet wird.
6. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, dass durch das erste Lötmittel (105) eine hohe thermische Leitfähigkeit zwischen dem Leistungshalbleiterchip (103) und der Grundplatte (101) bereitgestellt wird.
7. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, dass durch das erste Lötmittel (105) eine hohe elektrische Leitfähigkeit zwischen dem Leistungshalbleiterchip (103) und der Grundplatte (101) bereitgestellt wird.
8. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, dass eine elektrische Isolierung des Logikchips (102) von der Grundplatte (101) durch ein SOI-(silicon on insulator)- Substrat bereitgestellt wird.
9. Verfahren nach einem oder mehreren der voranstehenden Ansprüche, dadurch gekennzeichnet, dass ein Leistungshalbleiterchip (103) mit mindestens zwei unterschiedlichen Logikchips (102) kombiniert wird, um eine Mehrfachchipverpackung (100) bereitzustellen.
10. Mehrfachchipverpackung (100), mit:
a) einer Grundplatte (101);
b) mindestens einem auf der Grundplatte (101) angeordneten Logikchip (102), wobei das mindestens eine Logikchip (102) mit einem elektrisch isolierenden Klebemittel (106) und mit elektrisch isolierenden Abstandshaltern (107) elektrisch isolierend auf die Grundplatte (101) geklebt ist;
c) mindestens einem auf der Grundplatte (101) angeordneten Leistungshalbleiterchip (103), wobei das mindestens eine Leistungshalbleiterchip (103) mittels eines elektrisch und thermisch leitfähigen Lötmittels (105) auf die Grundplatte (101) gelötet ist;
d) Signalübertragungsleitungen (104a-104e) zur elektrischen Verbindung des Logikchips (102) mit dem Leistungshalbleiterchip (103) und des Logikchips (102) und des Leistungshalbleiterchips (103) mit ersten und zweiten Anschlusseinheiten (111, 113); und
e) einer Moldmasse (120) zur Verpackung der aus der Grundplatte (101), dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehenden, elektronischen Baugruppe.
11. Mehrfachchipverpackung (100), mit:
a) einer Grundplatte (101);
b) mindestens einem auf der Grundplatte (101) angeordneten Logikchip (102), wobei das mindestens eine Logikchip (102) mit einer dielektrischen Schicht (109) zur elektrischen Isolation von zumindest Teilen des Logikchips (102) von der Grundplatte (101) beschichtet ist, die dielektrische Schicht (109) mit einer Metallisierungsschicht (201) beschichtet ist und die Metallisierungsschicht (201) mittels eines zweiten Lötmittels (108) auf die Grundplatte (101) gelötet ist.
c) mindestens einem auf der Grundplatte (101) angeordneten Leistungshalbleiterchip (103), wobei das mindestens eine Leistungshalbleiterchip (103) mittels eines elektrisch und thermisch leitfähigen Lötmittels (105) auf die Grundplatte (101) gelötet ist;
d) Signalübertragungsleitungen (104a-104e) zur elektrischen Verbindung des Logikchips (102) mit dem Leistungshalbleiterchip (103) und des Logikchips (102) und des Leistungshalbleiterchips (103) mit ersten und zweiten Anschlusseinheiten (111, 113); und
e) einer Moldmasse (120) zur Verpackung der aus der Grundplatte (101), dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehenden elektronischen Baugruppe.
12. Mehrfachchipverpackung (100), mit:
a) einer Grundplatte (101)
b) mindestens einem auf der Grundplatte (101) angeordneten Logikchip (102), wobei das mindestens eine Logikchip (102) mit einem elektrisch isolierenden Klebemittel (106) und mit elektrisch isolierenden Abstandshaltern (107) elektrisch isolierend auf die Grundplatte (101) geklebt ist;
c) mindestens einem auf der Grundplatte (101) angeordneten Logikchip (102), wobei das mindestens eine Logikchip (102) mit einer dielektrischen Schicht (109) zur elektrischen Isolation von zumindest Teilen des Logikchips (102) von der Grundplatte (101) beschichtet ist, die dielektrische Schicht (109) mit einer Metallisierungsschicht (201) beschichtet ist und die Metallisierungsschicht (201) mittels eines zweiten Lötmittels (108) auf die Grundplatte (101) gelötet ist;
d) mindestens einem auf der Grundplatte (101) angeordneten Leistungshalbleiterchip (103), wobei das mindestens eine Leistungshalbleiterchip (103) mittels eines elektrisch und thermisch leitfähigen Lötmittels (105) auf die Grundplatte (101) gelötet ist;
e) Signalübertragungsleitungen (104a-104e) zur elektrischen Verbindung des Logikchips (102) mit dem Leistungshalbleiterchip (103) und des Logikchips (102) und des Leistungshalbleiterchips (103) mit ersten und zweiten Anschlusseinheiten (111, 113); und
f) einer Moldmasse (120) zur Verpackung der aus der Grundplatte (101), dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehenden elektronischen Baugruppe.
13. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass in das zur Klebung des mindestens einen Logikchips (102) auf die Grundplatte (101) eingesetzte Klebemittel (106) elektrisch isolierende Abstandshalter (107) eingebracht sind.
14. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass die Moldmasse (120) zur Verpackung der aus dem mindestens einen Leistungshalbleiterchip (103) und dem mindestens einen Logikchip (102) bestehenden elektronischen Baugruppe mindestens eine Grundplattenanschlusseinheit (112) der Grundplatte (101) und die von den Modulen (102, 103) wegweisenden Enden von ersten und zweiten Anschlusseinheiten (111, 113) freilässt.
15. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass die Grundplatte (101) hohe elektrische und hohe thermische Leitfähigkeiten aufweist.
16. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass die Grundplatte (101) aus einem metallischen Material ausgeführt ist.
17. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 16, dadurch gekennzeichnet, dass die Grundplatte (101) aus einem Kupfermaterial oder einer Kupferlegierung gebildet ist.
18. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 17, dadurch gekennzeichnet, dass die Grundplatte (101) eine Grundplattenanschlusseinheit (112) zum Anschluss von externen Schaltungseinheiten aufweist.
19. Mehrfachchipverpackung (100) nach einem oder mehreren der Ansprüche 10 bis 18, dadurch gekennzeichnet, dass das Leistungshalbleiterchip (103) als ein IGBT ausgebildet ist.
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