DE10142293A1

DE10142293A1 - Systeme und Verfahren zum Ermöglichen einer automatisierten Testausrüstungsfunktionalität innerhalb integrierter Schaltungen

Info

Publication number: DE10142293A1
Application number: DE10142293A
Authority: DE
Inventors: John G Rohrbaugh; Jeffrey R Rearick; Shad R Shepston
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2000-08-29
Filing date: 2001-08-29
Publication date: 2002-05-02
Also published as: US6741946B2; JP2002148316A; US6556938B1; SG115395A1; US20030158690A1

Abstract

Ein System zum Ermöglichen einer automatisierten Testausrüstungsfunktionalität innerhalb integrierter Schaltungen umfaßt eine automatisierte Testausrüstung, die konfiguriert ist, um mit einer integrierten Schaltung elektrisch verbunden zu sein und um mindestens ein Signal zu der integrierten Schaltung zu liefern. Eine erste parametrische Testschaltung innerhalb der integrierten Schaltung ist ebenfalls vorgesehen. Die erste parametrische Testschaltung ist angepaßt, um elektrisch mit der automatisierten Testausrüstung derart zu kommunizieren, daß ansprechend auf das Empfangen eines Signals von der automatisierten Testausrüstung die erste parametrische Testschaltung mindestens einen Parameter einer ersten Anschlußfläche der integrierten Schaltung mißt. Es sind außerdem integrierte Schaltungen, Verfahren und computerlesbare Medien vorgesehen.

Description

Die vorliegende Erfindung bezieht sich allgemein auf integ rierte Schaltungen und insbesondere auf Systeme und Verfah ren zum Ermöglichen der automatisierten Testausrüstungs funktionalität innerhalb integrierter Schaltungen.

Früher wurden Bauelemente mit integrierten Schaltungen (IC) unter Verwendung einer Vielfalt von Testverfahren getestet und verifiziert. IC-Bauelemente wurden beispielsweise unter Verwendung von Funktionstestvektoren, wie z. B. dieselben, die bei der IC durch die Verwendung einer automatisierten Testausrüstung (ATE; ATE = Automated Test Equipment) ange wendet werden, getestet und verifiziert, die die IC- Bauelementfunktionalität auf der Stiftebene des Bauelements stimulieren bzw. anregen und verifizieren. Eine praktische Grenze der Verwendung der ATE zum Testen von ICs besteht jedoch darin, daß die Zahl der IC-Stifte (oder Anschlußflä chen), die durch eine spezielle ATE getestet werden können, von vornherein durch die physische Konfiguration der ATE begrenzt ist. Die Zahl der Anschlußflächen der zu testenden TC kann beispielsweise die Zahl der Testkanäle überschrei ten, die durch eine ATE vorgesehen sind, oder die Zahl der Anschlußflächen kann die Kapazität der ATE- Unterstützungshardware, wie z. B. durch u. a. Überschreiten der maximalen Zahl von Sonden auf einer Sondenkarte, über schreiten. Wie hierin verwendet, wird der Ausdruck "Anschlußfläche" verwendet, um sich sowohl auf eine physi sche Stelle, die als ein elektrischer Kontakt für eine IC dient, als auch auf eine Schaltungsanordnung, die der phy sischen Stelle zugeordnet ist, um eine elektrische Kommuni kation zwischen den Komponenten der IC und den Komponenten außerhalb der IC zu ermöglichen, zu beziehen.

Zusätzliche Leistungsgrenzen einer ATE können bestimmte an dere Testeinschränkungen auferlegen. Die Frequenz der IC- Eingangssignale und -Ausgangssignale kann beispielsweise die Maximalfrequenz der ATE überschreiten, wodurch die Testfrequenz der zu testenden IC auf die Maximalfrequenz der ATE begrenzt ist. Obwohl das Konfigurieren einer ATE mit zusätzlichen Testkanälen und/oder einer höheren Be triebsfrequenz durchgeführt werden kann, kann das Vorsehen einer ATE mit einem geeignet hohen Stiftzählwert und/oder einer geeignet hohen Betriebsfrequenz, um die im vorherge henden erwähnten Mängel zu beseitigen, oftmals hinsichtlich des Aufwands unerschwinglich sein.

In Anbetracht des vorhergehenden und anderer Mängel ist es im Stand der Technik bekannt, IC-Bauelemente unter Verwen dung einer Vielfalt von "Behelfs"-Testprozeduren zu testen, die (1) das Verbinden einer ATE mit weniger als allen Stif ten eines IC-Bauelements, (2) das Verbinden von mehreren Stiften eines IC-Bauelements mit einem einzigen ATE- Testkanal, (3) das Testen des IC-Bauelements in mehreren Durchläufen der ATE, wobei jeder Durchlauf einen Teilsatz der Stifte des gesamten IC-Bauelements testet, (4) das Tes ten des Bauelements bei einer kleineren als der Maximalfre quenz und (5) das Begrenzen des Stiftzählwerts und/oder der Frequenz des IC-Bauelements durch eine Entwurfsimplementa tion, um u. a. eine existierende ATE zu berücksichtigen, umfassen. Wie es offensichtlich sein sollte, führen viele dieser "Behelfs"-Testprozeduren zu einem Verlust an Testum fang und können daher zu einer Erhöhung der Zahl von defek ten IC-Bauelementen führen, die versandt werden. Die Praxis des Begrenzens des Stiftzählwerts und/oder der Frequenz des IC-Bauelements durch die Entwurfimplementation, um eine existierende ATE zu berücksichtigen, ist oftmals eine nicht akzeptable Beschränkung für den IC-Entwurf.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Testen einer integrierten Schaltung, ein Ver fahren zum Bilden einer integrierten Schaltung, eine integ rierte Schaltung, ein System zum Messen eines Parameters einer Anschlußfläche einer integrierten Schaltung und ein computerlesbares Medium zu schaffen, die einen erschöpfen den Test von IC-Bauelementen ermöglichen, ohne den IC- Entwurf zu beschränken.

Diese Aufgabe wird durch ein Verfahren zum Testen einer in tegrierten Schaltung gemäß Anspruch 1, ein Verfahren zum Bilden einer integrierten Schaltung gemäß Anspruch 12, eine integrierte Schaltung gemäß Anspruch 18 oder gemäß Anspruch 29, ein System zum Messen eines Parameters einer An schlußfläche einer integrierten Schaltung gemäß Anspruch 31 und ein computerlesbares Medium, das ein Computerprogramm zum Ermöglichen des Testens einer integrierten Schaltung aufweist, gelöst.

Kurz beschrieben sieht die vorliegende Erfindung eine auto matisierte Testausrüstungsfunktionalität innerhalb integ rierter Schaltungen vor. In dieser Hinsicht können einige Ausführungsbeispiele der vorliegenden Erfindung aufgebaut sein, um integrierte Schaltungen (ICs) vorzusehen. Bei ei nem bevorzugten Ausführungsbeispiel umfaßt die integrierte Schaltung eine erste Anschlußfläche, die elektrisch mit mindestens einem Abschnitt der IC kommuniziert, wobei die erste Anschlußfläche als eine Signalschnittstelle für Kom ponenten außerhalb der IC konfiguriert ist. Eine erste pa rametrische Testschaltung ist ferner innerhalb der IC vor gesehen und ist angepaßt, um mindestens einen Parameter der ersten Anschlußfläche zu messen.

Bei einem alternativen Ausführungsbeispiel umfaßt die in tegrierte Schaltung eine erste Einrichtung zum Bilden einer Schnittstelle der IC mit Komponenten, die sich außerhalb der IC befinden, und eine erste Einrichtung zum Messen von mindestens einem Parameter der ersten Einrichtung zum Bil den einer Schnittstelle.

Einige Ausführungsbeispiele der vorliegenden Erfindung kön nen aufgebaut sein, um Systeme zum Messen eines Parameters einer Anschlußfläche einer IC vorzusehen. Das System umfaßt vorzugsweise eine automatisierte Testausrüstung (ATE), die konfiguriert ist, um mit der IC elektrisch verbindbar zu sein, um mindestens ein Signal zu der IC zu liefern. Eine erste parametrische Testschaltung innerhalb der IC ist ebenfalls vorgesehen. Die erste parametrische Testschaltung ist angepaßt, um mit der ATE derart zu kommunizieren, daß ansprechend auf das Empfangen eines Signals von der ATE die erste parametrische Testschaltung mindestens einen Parame ter der ersten Anschlußfläche mißt.

Ausführungsbeispiele der vorliegenden Erfindung können fer ner aufgebaut sein, um ein Verfahren zum Testen einer IC vorzusehen. Bei einem bevorzugten Ausführungsbeispiel um faßt die IC eine erste Anschlußfläche, die als eine Signal schnittstelle für Komponenten außerhalb der IC und eine erste parametrische Testschaltung innerhalb der IC konfigu riert sein kann und die angepaßt ist, um mindestens einen Parameter der IC zu testen. Das Verfahren umfaßt die Schritte des elektronischen Verbindens der ATE mit der IC; des Lieferns von mindestens einem Stimulus bzw. Auslöseim pulses von der ATE zu der IC, derart, daß die erste para metrische Testschaltung mindestens einen Parameter der ers ten Anschlußfläche misst; und des Empfangens von Informati onen, die dem mindestens einen Parameter entsprechen, der durch die erste parametrische Testschaltung gemessen wird.

Bei einem alternativen Ausführungsbeispiel umfaßt ein Ver fahren zum Bilden einer integrierten Schaltung die Schritte des Vorsehens einer ersten Anschlußfläche, die als eine Signalschnittstelle für Komponenten außerhalb der IC konfiguriert ist, und des Vorsehens einer ersten parametrischen Testschaltung innerhalb der IC, die angepaßt ist, um mindestens einen Parameter der ersten Anschlußfläche bzw. Anschlußstelle zu messen.

Einige Ausführungsbeispiele der vorliegenden Erfindung kön nen zusätzlich aufgebaut sein, um ein computerlesbares Me dium vorzusehen. Bei einem bevorzugten Ausführungsbeispiel umfaßt das computerlesbare Medium ein Computerprogramm zum Ermöglichen des Testens einer IC und enthält eine Logik, die konfiguriert ist, um es der ATE zu ermöglichen, mindes tens ein Signal zu der IC zu liefern, derart, daß eine ers te parametrische Testschaltung der IC mindestens einen Pa rameter einer ersten Anschlußfläche der IC mißt. Eine Lo gik, die konfiguriert ist, um es der ATE zu ermöglichen, um von der ersten parametrischen Testschaltung Daten zu emp fangen, die dem mindestens einen Parameter der ersten An schlußfläche entsprechen, ist ebenfalls vorgesehen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein schematisches Diagramm, das eine typische in tegrierte Schaltung zeigt, die eine digitale Selbsttestschaltungsanordnung gemäß dem Stand der Technik enthält;

Fig. 2 ein schematisches Diagramm, das ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung zeigt;

Fig. 3 ein schematisches Diagramm, das ein einzelnes prozessorbasiertes System zeigt, das als eine Steuerung der vorliegenden Erfindung verwendet werden kann;

Fig. 4 ein Flußdiagramm, das die Funktionalität eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung zeigt;

Fig. 5 ein schematisches Diagramm, das ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung zeigt; und

Fig. 6 ein Flußdiagramm, das die Funktionalität eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung während der Kalibrierung zeigt.

Es wird nun detailliert auf die Beschreibung der Erfindung, wie sie in Zeichnungen dargestellt ist, Bezug genommen, wo bei die gleichen Ziffern gleiche Teile durch die mehreren Ansichten hindurch zeigen. Wie kurz im vorhergehenden er wähnt, ist es bekannt, eine eingebaute (digitale) Selbst testschaltungsanordnung in einer integrierten Schaltung aufzunehmen. Nun auf Fig. 1 Bezug nehmend ist eine darstel lende integrierte Schaltung 100, die eine solche eingebaute Selbsttestschaltungsanordnung enthält, detaillierter be schrieben.

Wie in Fig. 1 gezeigt, umfaßt die integrierte Schaltung 100 einen Kern 110, der eine kombinatorische Logik 112 und eine digitale Selbsttestschaltungsanordnung 114 enthält. Der Kern 110 kommuniziert elektrisch mit der Anschlußfläche 116, die konfiguriert ist, um mit Bauelementen außerhalb der integrierten Schaltung bzw. Vorrichtungen außerhalb der integrierten Schaltung, wie z. B. einer automatisierten Testausrüstung (ATE) 118, elektrisch zu kommunizieren. Der art konfiguriert, können Signale, die von einer äußeren Vorrichtung, z. B. einer ATE 118 geliefert werden, zu dem Kern 110 über einen Übertragungsweg, der die Anschlußfläche 116 umfaßt, geliefert werden.

Wie bekannt, ist die digitale Selbsttestschaltungsanordnung 114 konfiguriert, um ein funktionsbasiertes digitales Tes ten einer Logikschaltungsanordnung zu liefern, die inner halb des Kerns 110 enthalten ist. Um ein solches Testen zu erreichen, enthält die digitale Selbsttestschaltungsanord nung 114 typischerweise einen Stimulusgenerator 120 und ei nen Antwortanalysator 122. Der Stimulusgenerator 120 ist insbesondere konfiguriert, um eines oder mehrere Testmuster zum Testen einer Logikschaltungsanordnung des Kerns zu lie fern. Das Muster oder die Muster, die durch die Logikschal tungsanordnung geliefert werden, weisen digitale Daten, d. h. Nullen und Einsen, auf. Ansprechend auf die verschiede nen Muster liefert die getestete Logikschaltungsanordnung dann ein Antwortsignal oder Signale zu dem Antwortanalysa tor 122, der die Antwort interpretieren kann und ein Test resultatsignal liefern kann, das außerhalb der integrierten Schaltung geliefert werden kann. Die digitale Selbsttest schaltungsanordnung sieht daher ein digitales, Funktions testen des Kerns durch Anlegen bzw. Anwenden von digitalen Testmustern bei der Logikschaltungsanordnung des Kerns vor und beseitigt, wie im vorhergehenden erwähnt, im wesentli chen die Notwendigkeit einer äußeren Testausrüstung, d. h. einer ATE 118, um digitale Muster zu erzeugen und zu der integrierten Schaltung zum Ermöglichen eines Testens der Logikschaltungsanordnung zu liefern.

Allgemeine Charakteristika eines bevorzugten Ausführungs beispiels des analogen Parametertestsystems 200 der vorlie genden Erfindung sind nun unter Bezugnahme auf das schema tische Diagramm auf hoher Ebene von Fig. 2 beschrieben. Wie in Fig. 2 gezeigt, enthält ein System 200 eine integrierte Schaltung 210, die einen Kern 212 umfaßt. Der Kern 212 ent hält eine kombinatorische Logik 214 und kommuniziert elekt risch mit einer Anschlußfläche 216, die konfiguriert ist, um eine Wechselkommunikation bzw. Verbindung der kombinato rischen Logik mit Vorrichtungen, wie z. B. einer ATE 218, außerhalb der integrierten Schaltung zu ermöglichen. Die integrierte Schaltung 210 enthält zusätzlich ferner eine parametrische Testschaltungsanordnung 220, die entweder di rekt oder indirekt mit einer Anschlußfläche 216 elektrisch kommuniziert. Wie detailliert im folgenden beschrieben, ist die parametrische Testschaltungsanordnung 220 konfiguriert, um eine ausgewählte ATE-Funktionalität vorzusehen und redu ziert daher die Notwendigkeit einer spezialisierten automa tisierten Testausrüstung zum Testen von integrierten Schal tungen verschiedener Konfigurationen. Es sei bemerkt, daß, obwohl eine parametrische Testschaltungsanordnung 220 in Fig. 2 als sich außerhalb des Kerns 212 befindend gezeigt ist, verschiedene andere Anordnungen der Testschaltungsan ordnung 220 verwendet werden können, wie z. B. das Anordnen der Testschaltungsanordnung innerhalb des Kerns. Die Test schaltungsanordnung kann zusätzlich konfiguriert sein, um mit der ATE über eine andere Anschlußfläche als die zu tes tende Anschlußfläche, d. h. einer anderen Anschlußfläche als die Anschlußfläche 216, zu kommunizieren.

Wie im vorhergehenden erwähnt liefert die ATE ferner die Fähigkeit, um eine breite Vielfalt von integrierten Schal tungen zu testen. Oftmals ist jedoch die volle Testfähig keit einer gegebenen ATE üblicherweise nicht erforderlich, um einen spezifischen Typ einer integrierten Schaltung zu testen. Die Zahl der Anschlußflächen einer integrierten Schaltung kann zusätzlich oftmals die Zahl der Testkanäle an einer gegebenen ATE überschreiten, wodurch die Verwen dung einer ATE mit einer erhöhten Anzahl von Testerkanälen oder die Verwendung von weniger als optimalen Testprozedu ren, z. B. das gleichzeitige Testen von weniger als allen Anschlußflächen einer integrierten Schaltung, notwendig wird.

Durch Vorsehen einer parametrischen Testschaltungsanordnung "auf dem Chip" kann das Testen von integrierten Schaltun gen, wie z. B. einer integrierten Schaltung 210, unter Ver wendung einer herkömmlichen ATE implementiert sein, wodurch die Testfähigkeit, die typischerweise nicht durch eine her kömmliche ATE geliefert wird, durch die parametrische Test schaltungsanordnung geliefert wird. Die folgende Testfähig keit kann beispielsweise durch die parametrische Testschal tungsanordnung, ohne einschränkend zu sein, geliefert wer den, die die Fähigkeit, die Zeit, die Spannung, den Strom, den Widerstand, die Kapazität, die Induktivität, die Fre quenz und/oder den Jitter bzw. das Zittern zu messen, die Fähigkeit, zu spezifizierten Zeitpunkten, Spannungen, Strö men, den Widerstand, die Kapazität, die Induktivität, Fre quenzen und/oder den Jitter zu messen, die Fähigkeit, Daten zu liefern, die Fähigkeit, Daten zu spezifizierten Zeit punkten zu treiben, die Fähigkeit, Daten zu empfangen, die Fähigkeit, Daten zu spezifizierten Zeitpunkten zu empfan gen, die Fähigkeit, eine Bezugsspannung zu liefern, die Fä higkeit, für Strom eine Senke oder eine Quelle zu bilden, die Fähigkeit, eine hohe Impedanz zu liefern, und die Fä higkeit umfaßt, sich u. a. in Bezug zu der ATE zu kalibrie ren. Derart geschaffen, besitzt die parametrische Test schaltungsanordnung die Fähigkeit, eine Testfähigkeit vor zusehen, die eine gegebene ATE nicht liefert oder nicht liefern kann, während verschiedene Fähigkeiten verwendet werden, die eine gegebene ATE liefern kann. Folglich kann das Testsystem 200 der vorliegenden Erfindung ein effizien tes und effektives Testsystem liefern, das mindestens einen Teil der inhärenten Stärken einer herkömmlichen ATE, z. B. den reduzierten Aufwand, entlockt, während eine potentiell verbesserte Testleistung geliefert wird.

Durch Verwenden der parametrischen Testschaltungsanordnung der vorliegenden Erfindung ist der meßbare Stiftzählwert einer integrierten Schaltung nicht notwendigerweise durch die ATE, wie z. B. durch die Testerkanalkonfiguration einer gegebenen ATE, begrenzt. Die ATE kann beispielsweise Signa le, wie z. B. Abtasttestsignale und Neueinstell- oder Rück setz-Signale beispielsweise zu einigen Anschlußflächen ei ner getesteten integrierten Schaltung liefern, während das Testen von anderen Anschlußflächen der parametrischen Test schaltungsanordnung überlassen wird. Die Verwendung der pa rametrischen Testschaltungsanordnung macht es zusätzlich möglich, integrierte Schaltungen bei Frequenzen zu testen, die größer als die Testfrequenz der ATE sind.

Wie im vorhergehenden beschrieben, ist die vorliegende Er findung angepaßt, um eine automatisierte Testausrüstungs funktionalität zum Testen von integrierten Schaltungen zu ermöglichen. In dieser Hinsicht können einige Ausführungs beispiele der vorliegenden Erfindung aufgebaut sein, um Testsysteme zum Testen von integrierten Schaltungen zu lie fern, wobei solche Systeme in Hardware, Software, Firmware oder einer Kombination derselben implementiert sind. Bei einem bevorzugten Ausführungsbeispiel ist das Testsystem jedoch als ein Softwarepaket implementiert, das anpaßbar sein kann, um auf unterschiedlichen Plattformen und Be triebssystemen, wie es im folgenden weiter beschrieben ist, ausgeführt zu werden. Ein bevorzugtes Ausführungsbeispiel des Testsystems, das eine geordnete Auflistung von ausführ baren Befehlen zum Implementieren von logischen Funktionen aufweist, kann insbesondere in einem computerlesbaren Medi um zur Verwendung oder in Verbindung mit einem Befehlsaus führungssystem, einer Befehlsausführungsvorrichtung oder einem Befehlsausführungsgerät, wie z. B. einem computerba sierten System, einem prozessorenthaltenden System oder ei nem anderen System, das die Befehle von dem Befehlsausfüh rungssystem, der Befehlsausführungsvorrichtung oder dem Be fehlsausführungsgerät holen kann und die Befehle ausführen kann, ausgeführt sein. In dem Zusammenhang dieses Dokuments kann ein "computerlesbares Medium" eine Einrichtung sein, die das Programm zur Verwendung durch oder in Verbindung mit dem Befehlsausführungs-System, der Befehlsausführungs vorrichtung oder dem Befehlsausführungsgerät enthalten, speichern, kommunizieren, verteilen oder transportieren kann.

Das computerlesbare Medium kann beispielsweise, ist jedoch nicht darauf begrenzt, ein elektronisches, magnetisches, optisches, oder elektromagnetisches System, Vorrichtung, Gerät oder Verteilungsmedium sein oder ein Infrarot- oder Halbleiter-System, -Vorrichtung, -Gerät oder -Verteilungs- Medium sein. Spezifischere Beispiele (eine nicht erschöp fende Liste) des computerlesbaren Mediums umfassen eine elektrische Verbindung (elektronisch), die eine oder mehrere Drähte aufweist, eine tragbare Computerdiskette (magne tisch), einen Direktzugriffsspeicher (RAM; RAM = Random Ac cess Memory) (magnetisch), einen Nur-Lese-Speicher (ROM; ROM = Read-Only Memory) (magnetisch), einen löschbaren, programmierbaren Nur-Lese-Speicher (EPROM oder Flashspei cher; EPROM = Erasable, Programmable ROM) (magnetisch), ei ne optische Faser (optisch) und einen tragbaren Kompakt platten-Nur-Lese-Speicher (CDROM; CDROM = Compact Disk ROM) (optisch). Es sei bemerkt, daß das computerlesbare Medium selbst Papier oder ein anderes geeignetes Medium sein kann, auf das das Programm gedruckt ist, da das Programm elektro nisch beispielsweise durch optisches Abtasten bzw. opti sches Scannen des Papiers oder des Mediums erfaßt werden kann, dann kompiliert, interpretiert oder auf eine andere Art und Weise, wenn notwendig, verarbeitet und dann in ei nem Computerspeicher gespeichert werden kann.

Fig. 3 stellt einen typischen Computer oder ein prozessor basiertes System 300 dar, das die Steuerfunktionalität (die detailliert im folgenden beschrieben ist) des Testsystems 400 der vorliegenden Erfindung ermöglichen kann. Wie in Fig. 3 gezeigt, weist ein Computersystem 300 allgemein ei nen Prozessor 302 und einen Speicher 304 mit einem Be triebssystem 306 auf. Der Speicher 304 kann hierin eine Kombination eines flüchtigen und nicht flüchtigen Speicher elements, wie z. B. ein Direktzugriffsspeicher oder ein Nur-Lese-Speicher, sein. Der Prozessor 302 nimmt die Befeh le und die Daten von dem Speicher 304 über eine lokale Schnittstelle 308, wie z. B. einen Bus(se), auf. Das System umfaßt ferner eine Eingabevorrichtung(en) 310 und eine Aus gabevorrichtung(en) 312. Beispiele von Eingabevorrichtungen können, sind jedoch nicht darauf begrenzt, ein serielles Tor, einen Scanner bzw. eine Abtastvorrichtung, oder eine lokale Zugriffsnetzverbindung umfassen. Beispiele von Aus gabevorrichtungen umfassen, sind jedoch nicht darauf be grenzt, eine Videoanzeige, einen universellen seriellen Bus (USB) oder ein Druckertor. Dieses System kann allgemein auf einer beliebigen Anzahl von unterschiedlichen Plattformen und Betriebssystemen, die HP-UX®-, Linux®-, Unix®-, Sun- Solaris®- oder Windows-NT®-Betriebssysteme umfassen jedoch nicht darauf begrenzt sind, ausgeführt werden. Das Testsys tem 400 der vorliegenden Erfindung, dessen Funktionen im folgenden beschrieben sind, befindet sich in dem Speicher 304 und wird durch den Prozessor 302 ausgeführt.

Das Flußdiagramm von Fig. 4 zeigt die Funktionalität und den Betrieb einer bevorzugten Implementation des Testsys tems 400, das in Fig. 3 gezeigt ist. In dieser Hinsicht stellt jeder Block des Flußdiagramms ein Modulsegment oder einen Abschnitt des Codes dar, der einen oder mehrere aus führbare Befehle zum Implementieren der spezifizierten lo gischen Funktion oder der spezifizierten logischen Funktio nen aufweist. Es sei ferner bemerkt, daß bei einigen alter nativen Implementationsbeispielen, die Funktionen, die in den verschiedenen Blöcken vermerkt sind, in einer anderen als der in Fig. 4 gezeigten Reihenfolge auftreten können. Zwei Blöcke, die aufeinanderfolgend in Fig. 4 gezeigt sind, können tatsächlich beispielsweise im wesentlichen gleich zeitig ausgeführt werden, wobei die Blöcke manchmal in der umgekehrten Reihenfolge abhängig von der damit verbundenen Funktionalität ausgeführt werden können.

Wie in Fig. 4 dargestellt, beginnt das Testsystem oder das Testverfahren 400 vorzugsweise bei einem Block 410, bei dem eine zu testende IC elektrisch mit einer ATE verbunden wird. Beim Fortfahren zu einem Block 412 werden Profilda ten, die der zu testenden IC entsprechen, empfangen. Solche Profildaten können beispielsweise, sind jedoch nicht darauf begrenzt, Informationen umfassen, die sich auf den Typ der IC, den (die) Typ(en) einer analogen Testschaltungsanord nung, den Typ des (der) auszuführenden Tests und/oder elektrische Kontinuitätsinformationen, die u. a. der Verbin dung der ATE und der IC entsprechen, beziehen. Die Profil daten können auf zahlreiche Weisen geliefert werden, wie z. B. in der Form einer Operatoreingabe bei einer Arbeitssta tion oder als eine Antwort auf ein Testinitialisierungssig nal, das zu der analogen Testschaltungsanordnung durch die ATE beispielsweise geliefert wird. Nach dem Empfangen der Profildaten fährt das Verfahren vorzugsweise zu einem Block 414 fort, bei dem die Daten bewertet werden, d. h. es wird eine Bestimmung durchgeführt, ob das Testen fortfahren sollte.

Das Verfahren fährt dann zu einem Block 416 fort, bei dem der getesteten IC durch die ATE geeignete Signale geliefert werden, um das Testen, wie z. B. u. a. ein analoges Parame tertesten durchzuführen. Solche Signale können u. a., sind jedoch nicht darauf begrenzt, eines oder mehrere Stromsig nale, eines oder mehrere Taktsignale, eines oder mehrere Rücksetzsignale, eines oder mehrere kritische Signale und eines oder mehrere Steuersignale umfassen. Bei einem Block 418 werden Testdaten, wie z. B. durch die ATE, empfangen, wobei die Daten auf eine geeignete Art und Weise, z. B. in termittierend durch den gesamten Testzyklus oder nachdem das Testen beendet wurde, empfangen werden. Bei einem Block 420 können analoge Testparameter bewertet werden, um zu bestimmen, ob die integrierte Schaltung wie gewünscht funk tioniert. Wenn bestimmt wird, daß die integrierte Schaltung nicht wie gewünscht funktioniert, kann das Verfahren zu ei nem Block 426 fortfahren, bei dem die Testresultate verifi ziert werden können, wie z. B. durch Wiederholen von min destens einigen der vorher erwähnten Verfahrensschritte 410-422, und wenn wiederum bestimmt wird, daß die integrierte Schaltung nicht wie gewünscht funktioniert, dann kann das Verfahren zu einem Block 428 fortfahren, bei dem die integ rierte-Schaltung abgelehnt wird. Wenn jedoch bestimmt wird, daß die integrierte Schaltung wie gewünscht funktioniert, kann das Verfahren zu dem Block 424 fortfahren, bei dem das Verfahren beendet wird.

Nun Bezug nehmend auf Fig. 5 sind verschiedene Aspekte der vorliegenden Erfindung, einschließlich der parametrischen Testschaltungsanordnungsimplementation und -Kalibrierung detaillierter beschrieben. Wie in Fig. 5 gezeigt, enthält ein bevorzugtes Ausführungsbeispiel 5 der vorliegenden Er findung eine integrierte Schaltung 510, die mehrere Anschlußflächen umfaßt. Die integrierte Schaltung 510 um faßt insbesondere Anschlußflächen 1 bis 6 (512, 514, 516, 518, 520 bzw. 522). Wie in Fig. 5 gezeigt, enthält die in tegrierte Schaltung ferner verschiedene parametrische Test schaltungsanordnungen, wie z. B. Test 1 (530), Test 2 (540), Test 3 (550), Test 4 (560), Test 5 (570) und Test 6 (580). Die verschiedenen parametrischen Testschaltungsan ordnungen kommunizieren mit den jeweiligen Anschlußflächen derselben mit einer Vielfalt von Konfigurationen elekt risch. Die Schaltungsanordnung 530 kommuniziert beispiels weise direkt mit der Anschlußfläche 512 über einen Übertra gungsweg 532; die Schaltungsanordnung 540 kommuniziert mit jeder der Anschlußflächen 514 und 516 unter Verwendung von Übertragungswegen 542 bzw. 544; die Schaltungsanordnung 550 und die Schaltungsanordnung 560 kommunizieren jeweils elektrisch mit der Anschlußfläche 518 über den Übertragungs weg 552 bzw. 562; die Schaltungsanordnung 570 kommuniziert mit den Anschlußflächen 520 und 522 über den Übertragungs weg 572 bzw. 574; und die Schaltungsanordnung 580 kommuni ziert ferner mit den Anschlußflächen 520 und 522 über die Übertragungswege 582 bzw. 584. Eine integrierte Schaltung kann daher verschiedene Konfigurationen einer Zwischenkom munikation zwischen verschiedenen Anschlußflächen und ver schiedenen Schaltungsanordnungen sowie verschiedenen Anschlußflächentypen und verschiedenen parametrischen Test schaltungsanordnungstypen enthalten.

Als ein darstellendes Beispiel und nicht für Begrenzungs zwecke kann eine integrierte Schaltung konfiguriert sein, um eine parametrische Testschaltung zu verwenden, um mehre re Anschlussflächen zu testen, z. B. unter Verwendung einer parametrischen Testschaltung, um mehrere Anschlußflächen eines ähnlichen Typs zu testen. Eine solche Konfiguration ist schematisch in Fig. 5 durch die Anschlußfläche 2 und die Anschlußfläche 3, die beide durch den Test 2 getestet werden, dargestellt.

Wie in Fig. 5 gezeigt, kommuniziert die ATE 502 elektrisch mit der Testschaltungsanordnung der integrierten Schaltung 510 unter Verwendung einer Vielfalt von Übertragungswegkon figurationen. Die Schaltungsanordnung 530 kommuniziert bei spielsweise mit der ATE über den Übertragungsweg 532, die Anschlußfläche 512 und den Übertragungsweg 592; die Schal tungsanordnung 540 kommuniziert mit der ATE über den Über tragungsweg 542, die Anschlußfläche 514 und den Übertra gungsweg 594; die Schaltungsanordnung 550 kommuniziert mit der ATE über den Übertragungsweg 552, die Anschlußfläche 518 und den Übertragungsweg 596; die Schaltungsanordnung 560 kommuniziert mit der ATE über den Übertragungsweg 562, die Anschlußfläche 518 und den Übertragungsweg 596; die Schaltungsanordnung 570 kommuniziert mit der ATE über den Übertragungsweg 574, die Anschlußfläche 522 und den Über tragungsweg 598; und die Schaltungsanordnung 580 kommuni ziert mit der ATE über den Übertragungsweg 582, die An schlußfläche 522 und den Übertragungsweg 598.

Wenn die ATE verwendet wird, um eine integrierte Schaltung zu testen, sollte, wie es bekannt ist, die ATE kalibriert sein, um sicherzustellen, daß dieselbe genaue Messungen liefert. Da die vorliegende Erfindung mindestens eine aus gewählte ATE-Funktionalität vorsieht, sollte eine Kalibrie rung der parametrischen Testschaltungsanordnung ebenfalls durchgeführt werden. Typische bekannte Lösungen zum Angehen der Probleme der Kalibrierung umfassen das Entwerfen einer Testschaltungsanordnung, die selbstkalibrierend ist; das Entwerfen einer Testschaltungsanordnung, die gegenüber dem Verfahren, einer Spannung und einer Temperatur (PVT; PVT = Process Voltage Temperature) invariant ist; und das gänzli che Nicht-Kalibrieren der Testschaltungsanordnung. Hin sichtlich der selbstkalibrierenden Testschaltungsanordnung bewirkt ein solches Verfahren möglicherweise den Nachteil des Erhöhens der Größe der Testschaltungsanordnung auf eine Größe, bei der eine Verwendung einer solchen Schaltungsan ordnung innerhalb einer integrierten Schaltung nicht länger praktisch ist. Hinsichtlich des Entwerfens der Testschal tungsanordnung als invariant gegenüber PVT ist das Vorsehen einer solchen Invarianz effektiv nicht möglich. Beispiels weise bestand eine typische Lösung im vorhergehenden darin, eine PVT-Varianz ohne weiteres charakterisierbar und vor hersagbar zu machen. Dieses Verfahren kann zusätzlich eben falls bewirken, daß die Größe der Schaltungsanordnung bis zu einem Grad zunimmt, bei dem die Verwendung derselben nicht länger praktisch ist. Hinsichtlich des absichtlichen Nicht-Kalibrierens der Testschaltungsanordnung kann ein solches Verfahren offensichtlich dazu führen, daß die Test schaltungsanordnung ungenaue Resultate erzeugt, die zu ei ner Erhöhung der Anzahl von nicht ordnungsgemäß funktionie renden integrierten Schaltungen, die versandt werden, füh ren können, oder die eine Zunahme der Anzahl der ordnungs gemäß funktionierenden integrierten Schaltungen, die für den Versand abgelehnt werden, bewirken können.

Da es vorzuziehen ist, die parametrische Testschaltungsan ordnung der vorliegenden Erfindung zu kalibrieren, ist das folgende bevorzugte Kalibrierungsverfahren für den Zweck der Darstellung und nicht zum Zweck der Begrenzung vorgese hen. Wie in Fig. 6 gezeigt, beginnt ein bevorzugtes Verfah ren 600 zum Kalibrieren einer parametrischen Testschal tungsanordnung der vorliegenden Erfindung vorzugsweise mit einem Block 610, bei dem bestimmte Anschlußflächen einer zu testenden integrierten Schaltung mit einer ATE verbunden werden. Wenn ein Schaltungsentwurf, z. B. einer Anschlußfläche, vorzugsweise mehrere Male innerhalb einer IC verwendet wird, ist eine identische parametrische Test schaltungsanordnung jedem Fall dieses Schaltungsentwurfs zugeordnet. Das Verbinden der Anschlußflächen mit der ATE, wie es z. B. in dem Block 610 dargestellt ist, umfaßt bei einer solchen Konfiguration vorzugsweise lediglich das Ver binden der ATE mit einem oder mehreren Fällen eines Schal tungsentwurfs. Da angenommen wird, daß unterschiedliche Fälle des wiederholten Schaltungsentwurfs identisch in ih rem defektfreien elektrischen Verhalten sind, kann angenom men werden, daß Messungen, die an dem ATE-verbundenen Fall des Schaltungsentwurfs durchgeführt werden, mit den Messun gen korreliert sind, die bei anderen Fällen dieses Schal tungsentwurfs durchgeführt werden. Es sei jedoch bemerkt, daß, da angenommen wird, daß jeder identische Fall des Blocks ein identisches defektfreies elektrisches Verhalten aufweist, lediglich eine nicht verbindende Anschlußfläche von jedem Anschlußflächentyp verwendet werden muß, obwohl zusätzliche Anschlußflächen der Anschlußflächen für eine zusätzliche Fehlerkorrektur und einen zusätzlichen Fehler vergleich verwendet werden können.

Fortfahrend zu dem Block 612 wird die parametrische Test schaltungsanordnung aktiviert. Wenn sowohl die ATE als auch die geeignete parametrische Testschaltungsanordnung jetzt aktiviert sind, können Messungen, wie z. B. der Treiber stärke (I_OH, I_OL), des Tri-State-Leckens, des Empfängeraus lösepegels (V_IH, V_IL), der Empfänger-Vorbereitungszeit und der Empfängerhaltezeit, der Treiber-Anstiegs- und Abfall- Zeiten, der Treiber-Takt-zu-Q-Zeit, V_OH und V_OL, beispiels weise durch entweder die ATE oder die parametrische Test schaltungsanordnung oder durch beide durchgeführt werden. Wie in den Blöcken 614 und 616 dargestellt, umfaßt das Ver fahren daher die Schritte des Empfangens der ATE-Messungen und des Empfangens der parametrischen Testschaltungsanord nungsmessungen. Bei einem Block 618 kann eine Bestimmung durchgeführt werden, ob die ATE-Messdaten und die Daten der parametrischen Testschaltungsanordnung geeignet überein stimmen, wodurch eine ordnungsgemäße Kalibrierung der para metrischen Testschaltungsanordnung angezeigt wird. Wenn je doch bestimmt wird, daß die Messungen nicht übereinstimmen, kann das Verfahren zu einem Block 620 fortfahren, bei dem die Messungen der parametrischen Testschaltungsanordnungen eingestellt werden können, um mit jenen Messungen überein zustimmen, die von der ATE erhalten werden. Das Verfahren kann danach zu dem Block 614 zurück fortfahren und wie im vorhergehenden beschrieben fortfahren, bis die Messungen der parametrischen Testschaltungsanordnung geeignet kalib riert sind. Sobald eine geeignete Kalibrierung erreicht ist, kann das Verfahren beendet werden, wie es in einem Block 622 dargestellt ist.

Claims

1. Verfahren zum Testen einer integrierten Schaltung (IC) (210, 510), wobei die IC eine erste Anschlußfläche (216, 512, 514, 516, 518, 520, 522) und eine erste pa rametrische Testschaltung (220, 530, 540, 550, 560, 570, 580) aufweist, wobei die erste Anschlußfläche als eine Signalschnittstelle für Komponenten außerhalb der IC konfiguriert ist, und wobei die erste parametrische Testschaltung sich innerhalb der IC befindet und ange paßt ist, um mindestens einen Parameter der IC zu te sten, mit folgenden Schritten:
elektrisches Verbinden einer automatisierten Testaus rüstung (ATE) (218, 502) mit der IC;
Liefern von mindestens einem Stimulus von der ATE zu der IC derart, daß die erste parametrische Testschal tung mindestens einen Parameter der ersten Anschluß fläche mißt; und
Empfangen der Informationen, die dem mindestens einen Parameter entsprechen, der durch die erste parametri sche Testschaltung gemessen wird.

2. Verfahren gemäß Anspruch 1, bei dem der mindestens ei ne Parameter aus einer Gruppe ausgewählt ist, die aus eiher Spannung, einem Strom, einem Widerstand, einer Kapazität, einer Induktivität, einer Frequenz, einem Jittern und einer Zeit besteht.

3. Verfahren gemäß Anspruch 1 oder 2, bei dem die IC einen zweite Anschlußfläche (512, 514, 516, 518, 520, 522) aufweist, und bei dem der Schritt des Lieferns von mindestens einem Stimulus den Schritt des Lieferns von mindestens einem Stimulus von der ATE zu der IC auf weist, derart, daß die erste parametrische Testschal tung mindestens einen Parameter von sowohl der ersten Anschlußfläche als auch der zweiten Anschlußfläche mißt.

4. Verfahren gemäß Anspruch 1, 2 oder 3, bei dem die ATE eine erste Betriebsfrequenz aufweist, und die IC eine Mehrzahl von Anschlußflächen und eine Mehrzahl von pa rametrischen Testschaltungen aufweist, und bei dem der Schritt des Lieferns von mindestens einem Stimulus den Schritt des Messens von Parametern der Mehrzahl von Anschlußflächen bei einer Frequenz, die höher als die erste Betriebsfrequenz der ATE ist, durch die Mehrzahl der parametrischen Testschaltungen aufweist.

5. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die IC eine eingebaute Selbsttestausrüstung (114) innerhalb derselben aufweist, wobei die einge baute Selbsttestausrüstung angepaßt ist, um die digi tale Funktionalität von mindestens einem Abschnitt der IC zu testen, und bei dem der Schritt des Lieferns von mindestens einem Stimulus den Schritt des Lieferns von mindestens einem Stimulus von der ATE zu der eingebau ten Testausrüstung derart aufweist, daß die eingebaute Selbsttestausrüstung die digitale Funktionalität von mindestens einem Abschnitt der IC testet.

6. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die IC eine zweite parametrische Testschaltung aufweist, und bei dem der Schritt des Lieferns von mindestens einem Stimulus den Schritt des Lieferns von mindestens einem Stimulus von der ATE zu der IC auf weist, derart, daß sowohl die erste parametrische Testschaltung als auch die zweite parametrische Test schaltung mindestens einen Parameter der ersten Anschlußfläche messen.

7. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die IC eine Mehrzahl von Anschlußflächen (512, 514, 516, 518, 520, 522) aufweist, und bei dem der Schritt des Lieferns von mindestens einem Stimulus den Schritt des Lieferns von mindestens einem Stimulus von der ATE (501) zu einem Teilsatz der Mehrzahl von An schlußflächen aufweist.

8. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem die IC eine Mehrzahl von Anschlußflächen (512, 514, 516, 518, 520, 522) aufweist, und bei dem der Schritt des elektrischen Verbindens den Schritt des elektrischen Verbinden der ATE (502) mit einem Teil satz der Mehrzahl von Anschlußflächen aufweist.

9. Verfahren gemäß einem der vorhergehenden Ansprüche, bei dem der Schritt des Lieferns von mindestens einem Stimulus folgende Schritte aufweist:
Messen eines ersten Parameters der ersten Anschlußflä che (512) durch die ATE (502); und
Messen des ersten Parameters der ersten Anschlussflä che (512) durch die erste parametrische Testschaltung (530, 540, 550, 560, 570, 580).

10. Verfahren gemäß Anspruch 9, mit ferner folgenden Schritten:
Empfangen von Informationen, die dem ersten Parameter entsprechen, der durch die ATE (512) gemessen wird;
Empfangen von Informationen, die dem ersten Parameter entsprechen, der durch die erste parametrische Test schaltung (530, 540, 550, 560, 570, 580) gemessen wird; und
Vergleichen der Informationen, die dem ersten Parame ter entsprechen, der durch die ATE (512) gemessen wird, mit den Informationen, die dem ersten Parameter entsprechen, der durch die erste parametrische Test schaltung (530, 540, 550, 560, 570, 580) gemessen wird.

11. Verfahren gemäß Anspruch 10, bei dem der Schritt des Vergleichens folgende Schritte aufweist:
Vergleichen der Informationen, die dem ersten Parame ter entsprechen, der durch die ATE (502) gemessen wird, mit den Informationen, die dem ersten Parameter entsprechen, der durch die erste parametrische Test schaltung (530, 540, 550, 560, 570, 580) gemessen wird, um zu bestimmen, ob die IC (510) ordnungsgemäß kalibriert ist; und
Kalibrieren der IC (510) derart, daß ein Unterschied zwischen den Informationen, die dem ersten Parameter entsprechen, der durch die ATE (502) gemessen wird, und den Informationen, die dem ersten Parameter ent sprechen, der durch die erste parametrische Testschal tung (530, 540, 550, 560, 570, 580) gemessen wird, re duziert wird.

12. Verfahren zum Bilden einer integrierten Schaltung (IC) (210, 510) mit folgenden Schritten:
Vorsehen einer ersten Anschlußfläche (216, 512, 514, 516, 518, 520, 522), die als eine Signalschnittstelle für Komponenten außerhalb der IC konfiguriert ist; und
Vorsehen einer ersten parametrischen Testschaltung (220, 530, 540, 550, 560, 570, 580) innerhalb der IC, die angepaßt ist, um mindestens einen Parameter der ersten Anschlußfläche zu messen.

13. Verfahren gemäß Anspruch 12, bei dem der Schritt des Vorsehens einer ersten parametrischen Testschaltung den Schritt des Vorsehens einer ersten parametrischen Testschaltung aufweist, die konfiguriert ist, um auf mindestens ein Signal anzusprechen, das von der auto matisierten Testausrüstung (ATE) (218, 502) geliefert wird, derart, daß ansprechend auf das mindestens eine Signal die erste parametrische Testschaltung den min destens einen Parameter der ersten Anschlußfläche mißt.

14. Verfahren gemäß Anspruch 12 oder 13, bei dem der min destens eine Parameter aus der Gruppe ausgewählt ist, die aus einer Spannung, einem Strom, einem Widerstand, einer Kapazität, einer Induktivität, einer Frequenz, einem Jittern und einer Zeit besteht.

15. Verfahren gemäß Anspruch 12, 13 oder 14, das ferner den Schritt des Vorsehens einer zweiten Anschlußfläche (512, 514, 516, 518, 520, 522) aufweist, die als eine Signalschnittstelle für Komponenten außerhalb der IC konfiguriert ist, und bei dem der Schritt des Vorse hens einer ersten parametrischen Testschaltung den Schritt des Vorsehens einer ersten parametrischen Testschaltung aufweist, die konfiguriert ist, um auf mindestens ein Signal anzusprechen, das von der auto matisierten Testausrüstung (ATE) geliefert wird, der art, daß ansprechend auf das mindestens eine Signal die erste parametrische Testschaltung mindestens einen Parameter von sowohl der ersten Anschlußfläche als auch der zweiten Anschlußfläche mißt.

16. Verfahren gemäß einem der Ansprüche 12 bis 15, das ferner den Schritt des Vorsehens einer eingebauten Selbsttestausrüstung (114) aufweist, die elektrisch mit mindestens einem Abschnitt der IC kommuniziert, wobei sich die eingebaute Selbsttestausrüstung inner halb der IC befindet und angepaßt ist, um die digitale Funktionalität von mindestens einem Abschnitt der IC zu testen.

17. Verfahren gemäß einem der Ansprüche 12 bis 16, das ferner den Schritt des Vorsehens einer zweiten parame trischen Testschaltung aufweist, die sich innerhalb der IC befindet und angepaßt ist, um mindestens einen Parameter der ersten Anschlußfläche zu testen, wobei die erste und die zweite parametrische Testschaltung jeweils konfiguriert sind, um auf mindestens ein Si gnal anzusprechen, das von der automatisierten Te stausrüstung (ATE) geliefert wird, derart, daß anspre chend auf das mindestens eine Signal sowohl die erste parametrische Testschaltung als auch die zweite para metrische Testschaltung mindestens einen Parameter der ersten Anschlußfläche messen.

18. Integrierte Schaltung (IC) (210, 510) mit folgenden Merkmalen:
einer ersten Anschlußfläche (216, 512, 514, 516, 518, 520, 522), die mit mindestens einem Abschnitt der IC elektrisch kommuniziert, wobei die erste Anschlußflä che als eine Signalschnittstelle für Komponenten au ßerhalb der IC konfiguriert ist; und
einer ersten parametrischen Testschaltung (220, 530, 540, 550, 560, 570, 580), die sich innerhalb der IC befindet und angepaßt ist, um mindestens einen Parame ter der ersten Anschlußfläche zu messen.

19. Integrierte Schaltung gemäß Anspruch 18, bei der der mindestens eine Parameter aus einer Gruppe ausgewählt ist, die aus einer Spannung, einem Strom, einem Wider stand, einer Kapazität, einer Induktivität, einer Fre quenz, einem Jittern und einer Zeit besteht.

20. Integrierte Schaltung gemäß Anspruch 18 oder 19, bei der die erste parametrische Testschaltung konfiguriert ist, um mindestens einen Stimulus von der automati sierten Testausrüstung (ATE) (218, 502) zu empfangen, derart, daß die erste parametrische Testschaltung den mindestens einen Parameter der ersten Anschlußfläche mißt.

21. Integrierte Schaltung gemäß Anspruch 18, 19 oder 20, mit ferner folgendem Merkmal:
einer eingebauten Selbsttestausrüstung, die sich in nerhalb der IC befindet und angepaßt ist, um die digi tale Funktionalität von mindestens einem Abschnitt der IC zu testen.

22. Integrierte Schaltung gemäß einem der Ansprüche 18 bis 21, die ferner eine zweite Anschlußfläche (212, 514, 516, 518, 520, 522) aufweist, die mit mindestens einem Abschnitt der IC elektrisch kommuniziert, wobei die zweite Anschlußfläche als eine Signalschnittstelle für Komponenten außerhalb der IC konfiguriert ist, und wo bei die erste parametrische Testschaltung konfiguriert ist, um mindestens einen Parameter von sowohl der er sten Anschlußfläche als auch der zweiten Anschlußflä che zu messen.

23. Integrierte Schaltung gemäß einem der Ansprüche 18 bis 22, die ferner eine zweite parametrische Testschaltung aufweist, die sich innerhalb der IC befindet, und die angepaßt ist, um mindestens einen Parameter der ersten Anschlußfläche zu messen.

24. Integrierte Schaltung gemäß einem der Ansprüche 18 bis 23, bei der mindestens ein Parameter der ersten An schlußfläche relativ zu einer Referenz außerhalb der IC gemessen wird.

25. Integrierte Schaltung gemäß einem der Ansprüche 18 bis 23, bei der der mindestens eine Parameter der ersten Anschlußfläche relativ zu einer Referenz innerhalb der IC gemessen wird.

26. Integrierte Schaltung gemäß einem der Ansprüche 18 bis 25, bei der der mindestens eine Parameter der ersten Anschlußfläche relativ zu einer Referenz gemessen wird, die einen nicht definierten Absolutwert auf weist.

27. Integrierte Schaltung gemäß einem der Ansprüche 18 bis 25, bei der der mindestens eine Parameter der ersten Anschlußfläche relativ zu einer Referenz gemessen wird, die einen definierten Absolutwert aufweist.

28. Integrierte Schaltung gemäß einem der Ansprüche 20 bis 27, bei der die ATE eine erste Betriebsfrequenz auf weist, bei der die erste parametrische Testschaltung konfiguriert ist, um ansprechend auf das Empfangen des mindestens einen Signals von der ATE den mindestens einen Parameter der ersten Anschlußfläche bei einer höheren Frequenz als der ersten Betriebsfrequenz der ATE zu messen.

29. Integrierte Schaltung (IC) (210, 510) mit folgenden Merkmalen:
einer ersten Einrichtung (216, 512, 514, 516, 518, 520, 522) zum Bilden einer Schnittstelle der IC mit Komponenten außerhalb der IC; und
einer ersten Einrichtung (220, 530, 540, 550, 560, 570, 580) zum Messen von mindestens einem Parameter der ersten Einrichtung zum Bilden einer Schnittstelle.

30. Integrierte Schaltung gemäß Anspruch 29, mit ferner folgenden Merkmalen:
einer Einrichtung zum Testen der digitalen Funktiona lität von mindestens einem Abschnitt der IC.

31. System zum Messen eines Parameters einer Anschlußflä che einer integrierten Schaltung (IC) (210, 510), wo bei die IC eine erste Anschlußfläche (216, 512, 514, 516, 518, 520, 522) aufweist, die mit mindestens einem Abschnitt der IC elektrisch kommuniziert und konfigu riert ist, um eine Schnittstelle mit Komponenten au ßerhalb der IC zu bilden, mit folgenden Merkmalen:
einer automatisierten Testausrüstung (ATE) (218, 502), die konfiguriert ist, um elektrisch mit der IC verbun den zu sein, und um mindestens ein Signal zu der IC zu liefern; und
einer ersten parametrischen Testschaltung (220, 530, 540, 560, 570, 580), die sich innerhalb der IC befin det und angepaßt ist, um mit der ATE elektrisch zu kommunizieren, derart, daß ansprechend auf das Empfan gen von mindestens einem Signal von der ATE die erste parametrische Testschaltung mindestens einen Parameter der ersten Anschlußfläche mißt.

32. System gemäß Anspruch 31, bei dem der mindestens eine Parameter aus einer Gruppe ausgewählt ist, die aus ei ner Spannung, einem Strom, einem Widerstand, einer Ka pazität, einer Induktivität, einer Frequenz, einem Jittern und einer Zeit besteht.

33. System gemäß Anspruch 31 oder 32, bei dem die IC eine zweite Anschlußfläche (512, 514, 516, 518, 520, 522) aufweist, die mit derselben elektrisch kommuniziert, wobei die zweite Anschlußfläche als eine Signal schnittstelle für Komponenten außerhalb der IC konfi guriert ist, und bei dem die erste parametrische Test schaltung konfiguriert ist, um mindestens einen Para meter von sowohl der ersten Anschlußfläche als auch der zweiten Anschlußfläche zu messen.

34. System gemäß Anspruch 31, 32 oder 33, das ferner eine zweite parametrische Testschaltung aufweist, die sich innerhalb der IC befindet und angepaßt ist, um minde stens einen Parameter der ersten Anschlußfläche zu messen.

35. Computerlesbares Medium, das ein Computerprogramm zum Ermöglichen des Testens einer integrierten Schaltung (IC) (210, 510) aufweist, wobei die IC eine erste An schlußfläche (216, 512, 514, 516, 518, 520, 522) und eine erste parametrische Testschaltung (220, 530, 540, 550, 560, 570, 580) aufweist, wobei die erste An schlußfläche als eine Signalschnittstelle für Kompo nenten außerhalb der IC konfiguriert ist, wobei sich die erste parametrische Testschaltung innerhalb der IC befindet und angepaßt ist, um mindestens einen Parame ter der ersten Anschlußfläche zu messen, wobei das computerlesbare Medium folgende Merkmale aufweist:
einer Logik, die konfiguriert ist, um es einer automa tisierten Testausrüstung (ATE) (218, 502) zu ermögli chen, mindestens ein Signal zu der IC zu liefern, der art, daß die erste parametrische Testschaltung minde stens einen Parameter der ersten Anschlußfläche mißt; und
einer Logik, die konfiguriert ist, um es der ATE zu ermöglichen, von der ersten parametrischen Testschal tung Daten zu empfangen, die dem mindestens einen Pa rameter der ersten Anschlußfläche entsprechen.