DE10056198A1 - Kommunikationssystem zum Austausch von Daten unter Verwendung eines zusätzlichen Prozessors - Google Patents

Abstract

Das Kommunikationssystem weist für den Datenaustausch mit externen Systemen eine oder mehrere serielle Schnittstellen (IF1, IF2, IF3) auf, die mit einer gemeinsamen Busleitung verbunden sind, und ferner einen ersten Prozessor (1), der mit der gemeinsamen Busleitung verbunden ist. Der Datenaustausch wird im wesentlichen durch einen zweiten Prozessor (2) geregelt, der mit der gemeinsamen Busleitung verbunden ist und zusammen mit dem ersten Prozessor (1) auf ein und demselben Chip (10) angeordnet ist.

Description

Die Erfindung betrifft ein Kommunikationssystem zum Austausch von Daten nach dem Oberbegriff des Patentanspruchs 1.

Für die Übertragung von Daten von einem Chip zum anderen wer­ den üblicherweise Kommunikationssysteme mit seriellen Inter­ faces bevorzugt, um aus Kostengründen möglichst wenige Pins an den zu verbindenden Chips zu benötigen. Die Organisation und Verwaltung der Übertragung kann durch geeignete Hardware- Elemente, durch softwaregesteuerte Abläufe oder durch eine Kombination zwischen beiden durchgeführt werden. Bei hoher Datenrate ist es von Bedeutung, eine Realisierung zu finden, die eine geeignete Aufteilung der anfallenden Aufgaben zwi­ schen Hardware und Software ermöglicht.

Eine softwaregesteuerte Lösung von Aufgaben hat den Vorteil, dass diese einfach und flexibel an veränderte Anforderungen angepasst werden können. Die Gründe für eine notwendige An­ passung kann zum Beispiel eine zusätzlich benötigte Eigen­ schaft, ein fehlerhaftes Verhalten der Gegenstelle oder auch ein fehlerhaftes Verhalten der eigenen Stelle sein. Eine softwarebezogene Lösung benötigt in der Regel auch keine zu­ sätzliche Chipfläche, wobei allenfalls ein erhöhter Speicher­ bedarf notwendig wird, der aber üblicherweise weniger zusätz­ liche Fläche als eine hardwarebezogene Lösung benötigt. Je mehr in Software gemacht wird, desto geringer wird auch die Komplexität der Hardware. Dementsprechend wird die Hardware kleiner und weniger fehleranfällig (Fehler in der Hardware sind oft nicht mehr zu korrigieren).

Der Nachteil einer Lösung von Aufgaben in Software ist, dass die CPU, die die Software ausführt, durch diese Aufgabe bela­ stet wird und damit ein geringerer Teil der CPU-Leistung für andere Aufgaben bereitsteht. Besonders wenn hohe Datenraten über ein Interface übertragen werden und natürlich wenn meh­ rere Interfaces zu bedienen sind, kann dies die Leistung der CPU in nicht tolerierbarem Maße schmälern, ja sogar die Lei­ stungsfähigkeit der CPU überfordern.

Im Stand der Technik existieren bisher die folgenden zwei Lö­ sungsansätze. Beiden Lösungsansätzen ist gemeinsam, dass der serielle Datenstrom allein von der Hardware verwaltet wird. Dabei ist es oft möglich, verschiedene Details des seriellen Datenstroms mit Hilfe von Konfigurationsregistern per Soft­ ware festzulegen. Solch eine Festlegung muss erfolgen, bevor mit der Übertragung begonnen wird. Von dem seriellen Daten­ strom werden ein oder mehrere Bytes zusammengefaßt.

Im ersten Lösungsansatz wird die CPU durch einen Interrupt informiert, sobald die gewünschte Anzahl von Bytes erreicht ist. Die CPU muss sich dann die Daten abholen und weiterver­ arbeiten. Manche Hardware-Realisierungen machen noch eine einfache Datenverarbeitung (z. B. Abschneiden eines Start- und Stoppbits, Auswerten eines Parity-Bits) bevor die Daten zu Bytes zusammengefasst werden. Der CPU obliegt die Aufgabe, die Daten ihrer Bestimmung zuzuführen, z. B. einem anderen In­ terface zur Verfügung zu stellen, an welches beispielsweise ein Display angeschlossen ist.

Eine Variante dieses Verfahrens ist die Verwendung eines so­ genannte "Direct Memory Access" (DMA-)-Blocks. Eine DMA transferiert selbständig (also ohne Beteiligung der CPU) Da­ ten aus dem On-Chip Speicher zum Interface oder vom Interface zum On-Chip Speicher. Ausgelöst wird dies durch den oben er­ wähnten Interrupt. Zweck dieses Vorgehens ist es, die Anzahl der Interrupts zur CPU zu verringern, indem erst eine größere Datenmenge im On-Chip Speicher gesammelt wird. Dennoch ob­ liegt weiterhin der CPU die Aufgabe, die Daten ihrer Bestim­ mung zuzuführen.

Der zweite Lösungsansatz wird durch neue On-Chip Systeme mög­ lich, die es erlauben, dass serielle Interfaces selbständig Datentransfers durchführen können. Damit ist es möglich die vollständige Verarbeitung des Datenstroms in Hardware zu er­ ledigen, also nicht nur die Serialisierung sondern auch das Erkennen der Bestimmung der Daten und die entsprechende Durchführung des Datentransfers. Nachteile dieser Lösung sind wie oben erwähnt die mangelnde Flexibilität, die schwierige Beseitigung von Fehlern und die zusätzlich notwendige Fläche. Ein weiterer Nachteil liegt darin, dass nun direkter Zugriff auf Speicher und andere On-Chip-Peripheral besteht, der di­ rekt von außen besteht und nicht direkt von der CPU wahrge­ nommen wird.

Die EP 0 422 776 beschreibt ein Kommunikationssystem für se­ riellen Datenaustausch, das aus einem Mikroprozessor, einem Speicher, einer DMA-Einheit und einer seriellen Schnittstelle (Serial Communication Control, SCC) besteht. Diese Funktions­ blöcke sind über einen Datenbus miteinander verbunden. Es wird beschrieben, wie die Daten von der Schnittstelle empfan­ gen und anschließend unter Kontrolle der DMA-Einheit die Adressinformation und der Nachrichteninhalt der Datenpakete über den Datenbus an einen festgelegten Speicherplatz im Speicher eingeschrieben werden. In dieser Phase liefert die Schnittstelle keine Steuersignale an den Mikroprozessor oder die DMA-Einheit. Die DMA-Einheit steuert die Übertragung der Datenpakete von der Schnittstelle in den Speicher, ohne eine Kontrolle des Vorgangs und damit ohne die Möglichkeit, auf Abweichungen von dem normalen Vorgang zu reagieren. Die DMA- Einheit liefert lediglich am Ende eines Datenpaketes ein HOLD-Signal an den Mikroprozessor, um Kontrolle über den Da­ tenbus anzufordern, sobald die Schnittstelle über eine Lei­ tung eine Anforderung anmeldet. Da dieses Kommunikationssy­ stem keine Steuerleitung von der Schnittstelle zum Mikropro­ zessor aufweist, kann die serielle Schnittstelle nicht im herkömmlichen Interrupt-Modus betrieben werden. Dadurch muß der Datenaustausch immer im DMA-Modus stattfinden, in dem die DMA-Einheit die Übertragung in den Speicher steuert. Weiter­ hin kann ohne Steuersignale von der Schnittstelle keine ge­ naue Kontrolle des Datenaustausches vorgenommen werden, so daß insbesondere bei einer Abweichung vom fehlerfreien Vor­ gang ein erheblicher Software-Aufwand für Korrekturmaßnahmen notwendig ist.

In der DE 197 33 527 A1 wird dagegen ein Kommunikationssystem beschrieben, in welchem eine DMA-Einheit in einem, einen In­ terrupt-Modus kennzeichnenden, inaktiven Zustand zur Weiter­ leitung eines Schnittstellen-Steuersignals auf der Steuerlei­ tung an den Mikroprozessor und in einem, einen DMA-Modus kennzeichnenden, aktiven Zustand zur Bildung wenigstens eines DMA-Steuersignals aus dem Schnittstellen-Steuersignal und zur Lieferung der gebildeten DMA-Steuersignale auf der Steuerlei­ tung an den Mikroprozessor vorgesehen ist. Um eine serielle Schnittstelle sowohl im Interrupt-Modus als auch im DMA-Modus für einen Datenaustausch verwenden zu können, wird die Steu­ erleitung, durch die die Schnittstelle mit dem steuernden Mi­ kroprozessor verbunden ist, durch die DMA-Einheit durchge­ schleift. Wenn über die Schnittstelle eine große Menge an Da­ ten übertragen werden soll, dann erkennt das Kommunikations­ system dies und kann, beispielsweise softwaregesteuert durch den Mikroprozessor, die DMA-Einheit aktivieren. Dann wird die DMA-Einheit in die Steuerleitung eingeschaltet und verändert die Schnittstellensteuersignale. Die im Interrupt-Modus di­ rekt weitergeleiteten Steuersignale werden interpretiert und DMA-Steuersignalen zugeordnet, die dann statt dessen an den Mikroprozessor geliefert werden. Auch bei dieser Lösung wird der Mikroprozessor insbesondere bei Übertragung größerer Da­ tenmengen zu stark mit Aufgaben belastet.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Kommuni­ kationssystem zum Austausch von Daten mit externen Systemen anzugeben, bei welchem gleichzeitig ein effizienter und fle­ xibler Datenaustausch und eine geringe Belastung des Mikro­ prozessors gewährleistet werden.

Diese Aufgabe wird mit den kennzeichnenden Merkmalen des Pa­ tentanspruchs 1 gelöst. Bevorzugte Ausführungsformen sind in den Unteransprüchen angegeben.

Das erfindungsgemäßes Kommunikationssystem weist somit für den Datenaustausch mit externen Systemen (bspw. externe Chips) einen ersten Prozessor und eine oder mehrere serielle Schnittstellen auf, wobei der erste Prozessor und die seriel­ len Schnittstellen mit einer gemeinsamen Busleitung verbunden sind. Die Organisation und Verwaltung des Datenaustauschs wird im wesentlichen durch einen zweiten Prozessor übernom­ men, der ebenfalls mit der gemeinsamen Busleitung verbunden ist und zusammen mit dem ersten Prozessor auf ein und demsel­ ben Chip angeordnet ist.

Ein wesentlicher Gedanke der vorliegenden Erfindung besteht also darin, daß neben dem ersten Prozessor ein zweiter Pro­ zessor auf ein und demselben Chip vorgesehen ist, dem im we­ sentlichen die Aufgabe der Durchführung des Datentransfers von und zu einer seriellen Schnittstelle (Interface), dabei insbesondere die Verwaltung und Verarbeitung von Interrupt- Aufgaben zukommt. Beide Prozessoren können nach Art einer CPU (Central Processing Unit) aufgebaut sein. Es besteht dabei die Möglichkeit, jedoch nicht die Notwendigkeit, für die zweite CPU einen einfacheren Aufbau als für die erste CPU zu wählen, so dass für diese zweite CPU wenig Chipfläche ver­ braucht wird. Ausserdem kann bei dieser zweiten CPU besonde­ rer Wert auf einen schnellen Kontextwechsel und damit eine kürzere Zeitdauer bis zur Abarbeitung der Interruptaufgabe gelegt werden als bei einer CPU, die nicht für eine derartige Aufgabe optimiert ist.

Wie in dem oben beschriebenen ersten Lösungsansatz nach dem Stand der Technik wird eine Hardware verwendet, die den seri­ ellen Datenstrom in ein oder mehrere Bytes zusammenfasst. Weiterhin ist eine einfache Verarbeitung (Abschneiden der Si­ gnalisierungsbits, etc.) vor der Zusammenfassung zu Bytes möglich. Nun aber wird der Interrupt nicht zu der ersten CPU sondern zu der zweiten CPU signalisiert. Diese zweite CPU wertet dann selbständig die Daten des Interfaces aus und transferiert die Daten wie gewünscht.

Der Vorteil dieser Lösung ist, dass die Flexibilität der Software (für zukünftige Erweiterungen oder Fehler am anderen oder eigenen Ende der seriellen Schnittstelle) erhalten bleibt, ohne dass die erste CPU zusätzlich belastet wird. Im Verhältnis zu der hohen Anzahl an Interrupts vieler heutzu­ tage üblicher komplexer On-Chip-Systeme, ist der Flächenver­ brauch der zweiten CPU und deren Speicher nicht sehr hoch und sicherlich geringer als die Durchführung des oben beschriebe­ nen konventionellen zweiten Lösungsansatzes für eine größere Anzahl an Interruptquellen.

Ein weiterer Vorteil besteht darin, daß es relativ einfach ist, zwischen zwei intelligenten On-Chip-CPUs zu regeln, wel­ che CPU auf welche On-Chip-Resourcen zugreifen darf, als beispielsweise zwischen einer internen und einer externen CPU. Bei der vorliegenden Erfindung muß also lediglich eine geeignete Regelung gefunden werden, wann die erste CPU und wann die zweite CPU auf die On-Chip-Resourcen zugreifen dür­ fen.

Wie oben beschrieben erfolgt die Kombination der Vorteile ei­ ner Hardware und einer Software-Lösung durch die Einführung einer zweiten CPU. Diese zweite CPU sollte vollen Durchgriff auf das On-Chip-System besitzen, um selbständig die erste CPU bestmöglich zu entlasten.

Die Erfindung wird im folgenden anhand eines einzigen Ausfüh­ rungsbeispiels in Verbindung mit der Zeichnungsfigur näher erläutert, in welcher ein Blockschaltbild eines Kommunikati­ onssystems dargestellt ist.

In der Zeichnungsfigur ist ein einfaches System mit drei se­ riellen Interfaces (IF1, IF2 und IF3), einer ersten CPU 1 (CPU1) und einer zweiten CPU 2 (CPU2) dargestellt, die auf einem gemeinsamen Chip 10 angeordnet sind. Sowohl CPU1 als auch CPU2 können den On-Chip-Bus (d. h. die Adressen und Kon­ trollsignale) treiben und haben somit vollen Durchgriff auf das gesamte System.

Die von den seriellen Schnittstellen IF1, IF2 und IF3 zu der zweiten CPU 2 führenden Interrupt-Leitungen sind zur Verein­ fachung weggelassen. Die zweite CPU ist vorzugsweise mit ei­ nem externen, auf dem Chip 10 angeordneten Speicher 2a ver­ bunden. Ebenso ist die erste CPU 1 in an sich bekannter Weise mit einem externen Speicher 1a verbunden.

Claims (4)

1. Kommunikationssystem zum Austausch von Daten, mit
einer oder mehreren seriellen Schnittstellen (IF1, IF2, IF3), die mit einer gemeinsamen Busleitung verbunden sind, und
einem ersten Prozessor (1), der mit der gemeinsamen Bus­ leitung verbunden ist,
gekennzeichnet durch
einen zweiten Prozessor (2), der mit der gemeinsamen Bus­ leitung verbunden ist und zusammen mit dem ersten Prozes­ sor (1) auf ein und demselben Chip (10) angeordnet ist.

2. Kommunikationssystem nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Prozessor (2) für den Datenaustausch mit einer für das Senden und/oder Empfangen vorgesehenen seriellen Schnittstelle (IF1, IF2, IF3) konfiguriert ist.

3. Kommunikationssystem nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Prozessor (2) mit den seriellen Schnittstellen (IF1, IF2, IF3) jeweils durch Datenleitungen verbunden ist, über die ein Interrupt-Signal übertragbar ist.

4. Kommunikationssystem nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß der zweite Prozessor (2) mit einem auf dem Chip (10) ange­ ordneten Speicher (2a) verbunden ist.