DE10008814A1 - Aufbau eines Drams mit vertikalem Transistor und dessen Herstellung - Google Patents

Abstract

Ein Verfahren zur Herstellung eines DRAMs mit vertikalem Transistor wird offenbart. Ein Graben wird in einem Substrat gebildet, um im Wesentlichen einen Tiefgrabenkondensator zu bilden, der eine Speicherelektrode, eine dielektrische Kondensatorschicht und eine obere Elektrode beinhaltet. In dem Graben wird eine erste Polysiliziumschicht gebildet und mit der oberen Elektrode und einem ersten dotierten Bereich elektrisch verbunden, der im Substrat gebildet ist, um als ein Source-Bereich zu dienen. Eine zweite Polysiliziumschicht wird in dem Graben gebildet, die von der ersten Polysiliziumschicht elektrisch isoliert ist und von dem Substrat durch eine Gate-Oxidschicht getrennt ist. Im Substrat wird an die Gate-Oxidschicht angrenzend ein Kanalbereich gebildet. Anschließend wird auf der Substratoberfläche oberhalb des Kanalbereiches ein zweiter dotierter Bereich gebildet, um als gemeinsamer Drain-Bereich zu dienen. Auf dem Substrat und parallel zum gemeinsamen Drain-Bereich wird eine Wortleitung gebildet, wobei sich die Wortleitung über dem Grabenkondensator befindet und mit der zweiten Polysiliziumschicht mittels einen Gate-Kontakt elektrisch gekoppelt ist. Eine Bitleitung wird über dem Grabenkondensator gebildet und orthogonal zur Wortleitung angeordnet, wobei die Bitleitung mit dem gemeinsamen Drain-Bereich über einen Bitleitungskontakt elektrisch gekoppelt ist.

Description

Die Erfindung betrifft den Aufbau eines dynamischen Direktzugriffsspeichers (DRAM) und dessen Herstellung. Insbesonders betrifft die vorliegende Erfindung einen DRAM-Aufbau mit vertikalen Transistoren und Grabenkondensatoren, und deren Herstellung.

Fig. 1 ist eine Speicherzelle einer DRAM-Einrichtung, die einen Übertragungstransistor T und einen Speicherkondensator C beinhaltet. Die Source bzw. Quelle CS des Übertragungstransistors T ist mit einer entsprechenden Bitleitung BL gekoppelt, der Drain- Anschluss ist mit einer Speicherelektrode 100 des Speicherkondensators C gekoppelt und die Gate-Elektrode bzw. Steuertor-Elektrode ist mit einer entsprechenden Wortleitung WL gekoppelt. Eine gegenüberliegende Elektrode 102 des Speicherkondensators C ist mit einer fest-eingestellten Spannung gekoppelt.

Ein Kondensatoraufbau eines DRAMs beinhaltet hauptsächlich zwei Typen eines Schichtkondensators und eines Grabenkondensators. Sowohl beim Schichtkondensator als auch beim Grabenkondensator treten mehr und mehr Schwierigkeiten im Herstellungsprozess des Halbleiters auf, wenn die Größe der Einrichtung reduziert wird. Fig. 2 zeigt eine Ausführung eines DRAMs mit Grabenkondensatoren, und Fig. 3 ist eine Querschnittsansicht entlang der Linie III-III in der Fig. 1. Ein DRAM mit vertikalen Kondensatoren beinhaltet einen horizontalen Transistor mit einer Wortleitung WL und einem Source/Drain-Bereich 300, und einen auf einem Substrat 302 gebildeten Grabenkondensator DT. Einer der Source/Drain-Bereiche 300 ist mit der Bitleitung über die Kontakt-zur- Bitleitung CB elektrisch verbunden. Der horizontale Transistor beansprucht einen ziemlich großen prozentualen Bereich der Speicherzelle AA und begrenzt die Reduzierung der DRAM-Zelle. Folglich ist die Dichte der Speicherzelle nur schwierig zu steigern und die Integration der Einrichtung kann nicht vergrößert werden.

Die Auslegung der DRAM-Zelle mit Grabenkondensatoren weist ein WL-Paar auf. Die Wortleitung auf dem Grabenkondensator DT ist eine passive WL, und die zum Grabenkondensator DT nächstliegende Wortleitung ist eine aktive WL. Deshalb ist der Bereich einer Speicherzelle gleich 2 Wortleitungspitch bzw. -abstand × 1 Bitleitungspitch bzw. -abstand. Die rechteckige Form der Speicherzelle schränkt die Auslegung der DRAM- Zelle ein und kann den Anforderungen der reduzierten Leitungsbreite beim Halbleiterverfahren nicht genügen.

Die Erfindung liefert einen DRAM-Aufbau mit vertikalem Transistor und dessen Herstellung. Der vertikale Transistor ersetzt den horizontalen Transistor, um dadurch den Bereich der Auslegung einzusparen und dessen Integration bzw. Packungsdichte zu vergrößern.

Die Erfindung liefert ein Verfahren zur Herstellung eines DRAMs mit vertikalem Transistor, wie hierin dargestellt und ausführlich beschrieben ist. Ein Graben wird in einem Substrat gebildet, um im Wesentlichen einen Tiefgrabenkondensator zu bilden, der eine Speicherelektrode, eine dielektrische Kondensatorschicht und eine obere Elektrode beinhaltet. Eine erste Polysiliziumschicht wird im Graben gebildet und sie wird mit der oberen Elektrode und mit einem ersten dotierten Bereich elektrisch verbunden, der im Substrat gebildet ist, um als Source-Bereich zu dienen. Eine zweite Polysiliziumschicht wird im Graben gebildet, die elektrisch von der ersten Polysiliziumschicht isoliert ist und von dem Substrat durch eine Gate-Oxidschicht getrennt ist. Ein Kanalbereich wird im Substrat an der Gate-Oxidschicht angrenzend gebildet. Danach wird ein zweiter dotierter Bereich auf der Substratoberfläche oberhalb des Kanalbereichs gebildet, um als ein gemeinsamer Drain- Bereich zu dienen. Eine Wortleitung wird auf dem Substrat und parallel zu dem gemeinsamen Drain-Bereich gebildet, wobei sich die Wortleitung über dem Grabenkondensator befindet und mit der zweiten Polysiliziumschicht über einen Gate- Kontakt elektrische gekoppelt ist. Eine Bitleitung wird über dem Grabenkondensator gebildet und orthogonal zur Wortleitung angeordnet, wobei die Bitleitung mit dem gemeinsamen Drain-Bereich über einen Bitleitungskontakt gekoppelt ist.

Die Erfindung liefert weiterhin ein Verfahren zur Herstellung eines DRAMs mit vertikalem Transistor. Ein Graben wird in einem Substrat gebildet und eine dotierte Region im Grund des Grabens gebildet, um als Speicherelektrode eines Grabenkondensators zu dienen. Eine dielektrische Kondensatorschicht wird auf der Seitenwand des Grabens der Speicherelektrode gebildet und eine leitfähige Schicht wird auf der dielektrischen Kondensatorschicht gebildet, um als eine obere Elektrode zu dienen, wobei das Niveau der leitfähigen Schicht höher als das der Speicherelektrode ist. Eine einfassende bzw. kragenartige Oxidschicht wird oberhalb der dielektrischen Kondensatorschicht gebildet, um die obere Elektrode von dem Substrat zu trennen. Eine erste Polysiliziumschicht wird auf der leitfähigen Schicht gebildet und das Niveau der ersten Polysiliziumschicht ist niedriger als das der Substratoberfläche, um die obere Seitenwand des Grabens freizulegen. Ein erster dotierter Bereich wird in der Seitenwand des Grabens und mit Kontakt zur ersten Polysiliziumschicht gebildet, um als ein Source-Bereich zu dienen. Eine isolierende Schicht wird auf der ersten Polysiliziumschicht gebildet und eine Gate-Oxidschicht wird auf der freigelegten, oberen Seitenwand des Grabens gebildet. Eine zweite Polysiliziumschicht wird auf der isolierenden Schicht gebildet, wobei das Niveau der zweiten Polysiliziumschicht niedriger als die Substratoberfläche ist, um einen Teil der Gate-Oxidschicht freizulegen. Anschließend werden im Substrat Isolationsstrukturen gebildet, um einen aktiven Bereich zu bestimmen, der Grabenkondensatoren und entsprechende Transistoren beinhaltet. Ein zweiter dotierter Bereich wird auf der Substratoberfläche gebildet, um als gemeinsamer Drain- Bereich der beiden vertikalen Transistoren zu dienen. Eine Wortleitung wird über der zweiten Polysiliziumschicht gebildet, wobei die Wortleitung und die zweite Polysiliziumschicht durch eine Isolationsstruktur elektrisch isoliert sind. Eine erste dielektrische Schicht wird über dem Substrat gebildet. Ein Gate-Kontakt wird in der Wortleitung gebildet, um durch die Isolationsschicht hindurch mit der zweiten Polysiliziumschicht einen Kontakt herzustellen. Eine zweite dielektrische Schicht wird auf der ersten dielektrischen Schicht gebildet. Ein Bitleitungskontakt wird in der ersten und zweiten dielektrischen Schicht gebildet, wobei eine Bitleitung durch den Bitleitungskontakt mit dem gemeinsamen Drain-Bereich gekoppelt ist.

Diese Erfindung liefert einen DRAM-Aufbau mit einem vertikalen Transistor. Der DRAM umfasst eine auf einem Substrat gebildete Wortleitung. Eine Bitleitung ist senkrecht zu der Wortleitung ausgerichtet und von der Wortleitung elektrisch isoliert. Ein vertikaler Transistor beinhaltet ein Gate, einen gemeinsamen Bereich und einen Source-Bereich, wobei das im Substrat gebildete Gate mit der Wortleitung durch einen Gate-Kontakt elektrisch gekoppelt ist. Der gemeinsame Drain-Bereich befindet sich in der Substratoberfläche neben der Wortleitung und an das Gate angrenzend. Der Source-Bereich ist neben dem Gate weit entfernt von der Substratoberfläche angeordnet. Der Grabenkondensator beinhaltet eine obere Elektrode, eine Speicherelektrode und eine dielektrische Kondensatorschicht. Die obere, im Substrat gebildete Elektrode, erstreckt sich entlang der Richtung vom Gate zum Substrat und ist vom Gate elektrisch isoliert. Die Speicherelektrode schließt den Boden der oberen Elektrode ein und ist vom Source-Bereich durch eine umfassende Oxidschicht elektrisch isoliert. Die dielektrische Kondensatorschicht ist zwischen der oberen Elektrode und der Speicherelektrode angeordnet.

Es ist klar, dass die vorstehende allgemeine Beschreibung sowie die folgende ausführliche Beschreibung beispielhaft sind und eine weitere Erläuterung dieser Erfindung, wie beansprucht, liefern sollen.

Die begleitenden Zeichnungen sind beigefügt, um ein besseres Verständnis der Erfindung zu liefern, und sie sind hier mit aufgenommen und stellen einen Teil dieser Beschreibung dar. Die Zeichnungen erläutern erfindungsgemäße Ausführungsformen und dienen, zusammen mit der Beschreibung, zur Erläuterung der Grundlagern der Erfindung.

Fig. 1 stellt eine Speicherzelle eines dynamischen Direktzugriffsspeichers dar;

Fig. 2 zeigt eine Anordnung eines DRAMs mit Grabenkondensator;

Fig. 3 ist eine Querschnittsansicht der Linie III-III in Fig. 2;

Fig. 4 zeigt eine Auslegung eines DRAMs mit vertikalem Transistor gemäß einer bevorzugten, erfindungsgemäßen Ausführungsform; und

Fig. 5A-5J zeigen schematische Querschnittsansichten, die die Herstellung eines Aufbaus entlang der Linie IV-IV in Fig. 4 erläutern.

Fig. 4 zeigt eine Auslegung eines DRAMs mit vertikalem Transistor gemäß einer bevorzugten erfindungsgemäßen Ausführungsform, und die Fig. 5A-5J sind schematische Querschnittsansichten, die die Herstellung eines Aufbaus entlang der Linie IV- IV in Fig. 4 erläutern. Unter Bezugnahme auf Fig. 5A werden auf einem Substrat 500 nacheinander eine Anschlussoxidschicht 502 und eine Hartmaskenschicht 504 gebildet, und die Hartmaskenschicht wird anschließend durch Fotolithografie mit einem Muster versehen, um Öffnungen (nicht gezeigt) zu bilden. Unter Verwendung der Hartmaskenschicht 504 als einer Maske wird anisotropes Ätzen ausgeführt, um das Substrat 500 durch die Öffnungen (nicht gezeigt) zu ätzen, so dass ein Graben 506 gebildet wird. Die Anschlussoxidschicht 502 kann eine, beispielsweise durch thermische Oxidation gebildete, dünne Oxidschicht sein, um die Haftung zwischen dem Substrat 500 und der Hartmaskenschicht 504 zu vergrößern. Die Hartmaskenschicht 504 kann eine Siliziumnitrid-Schicht sein, die durch chemische Dampfabscheidung (CVD) gebildet wird. Zusätzlich ist die Form des Grabens 506 nicht auf die eingeschränkt, die in der Figur gezeigt wird und durch das vorstehende Verfahren gebildet wird. Der Graben 506 kann beispielsweise ein flaschenförmiger Graben sein, der mit anderen Verfahren hergestellt wird.

Unter erneuter Bezugnahme auf Fig. 5A wird auf der unteren Seitenwand des Grabens 502 ein dotierter Bereich 508 gebildet, der als ein Speicherknoten des Grabenkondensators dient. Der dotierte Bereich kann beispielsweise zuerst durch Bilden einer dotierten Oxidschicht (nicht gezeigt) im Boden des Grabens 506, gefolgt durch thermische Oxidation gebildet werden, die auf dem Substrat 500 durchgeführt wird, so dass die Ionen in der dotierten Oxidschicht in die Seitenwand des Grabens 506 diffundieren können, um den dotierten Bereich 508 zu bilden. Die dotierte Oxidschicht wird nach der Bildung des dotierten Bereiches 508 entfernt. Eine dielektrische Kondensatorschicht 510, beispielsweise eine Siliziumnitrid-Schicht/Siliziumoxid-Schicht (NO), wird auf der unteren Seitenwand des Grabens 506 gebildet, um den dotierten Bereich 508 abzudecken. Eine leitfähige Schicht 514 wird anschließend im Graben 506 gebildet und sie reicht, wie in Fig. 5A gezeigt, bis zur Oberfläche der Hartmaskenschicht. Die leitfähige Schicht 514 kann beispielsweise eine durch CVD gebildete, dotierte Polysiliziumschicht sein.

Unter Bezugnahme als nächstes auf Fig. 5B wird in der leitfähigen Schicht 514 eine Vertiefung 516 gebildet, so dass der Graben 506 mit der leitfähigen Schicht 514a mindestens bis zum gleichen Niveau wie die dielektrische Kondensatorschicht 510 gefüllt ist. Die leitfähige Schicht 514a wird als eine obere Elektrode des Grabenkondensators verwendet. Die obere Elektrode 514a kann beispielsweise zuerst durch Ausführung einer chemisch- mechanischen Polierung (CMP) gebildet werden, um die leitfähige Schicht 514 zu polieren, bis die Hartmaskenschicht freigelegt ist, gefolgt von Nass- oder Trockenätzen, bis die leitfähige Schicht 514 auf ein niedrigeres Niveau als die obere Oberfläche 500a des Substrats 500 geätzt ist.

Anschließend wird auf der oberhalb der leitfähigen Schicht 514 liegenden und nicht durch die dielektrische Kondensatorschicht 510 bedeckten Seitenwand des Grabens 506 eine einfassende isolierende Schicht 512 gebildet. Die einfassende isolierende Schicht 512 kann beispielsweise eine durch ein Abscheideverfahren, beispielsweise CVD, gebildete Siliziumoxid-Schicht sein. Die einfassende isolierende Schicht 512, die die Oberfläche der oberen Elektrode 514a bedeckt, wird anschließend, beispielsweise durch Ätzen, einen Teil derselben zurücklassend entfernt, um die obere Seitenwand des Grabens, wie in Fig. 5B gezeigt, zu bedecken.

Der Raum oberhalb der oberen Elektrode 514a wird mit einer leitfähigen Schicht 515 aufgefüllt, die bis zur Oberfläche der Hartmaskenschicht 504 heraufreicht. Die leitfähige Schicht 515, beispielsweise durch CVD gebildet, kann dotiertes Polysilizium sein. Die leitfähige Schicht 515 auf der Hartmaskenschicht 504 wird anschließend durch CMP entfernt, und Nass- oder Trockenätzen wird durchgeführt, um die leitfähige Schicht 515 in der Vertiefung 516 auf ein niedrigeres Niveau als die Oberfläche 500a des Substrats 500 zu ätzen, um so eine, wie in Fig. 5B gezeigte, leitfähige Schicht 515 zu bilden.

Unter Bezugnahme auf Fig. 5C wird auf der leitfähigen Schicht 515 und auf der einfassenden isolierenden Schicht 512 eine erste Polysiliziumschicht 518 gebildet, um die Vertiefung 516 genügend hoch aufzufüllen und um mit der leitfähigen Schicht 515 eine elektrische Verbindung herzustellen. Die erste Polysiliziumschicht 518 wird durch Abscheiden einer Polysiliziumschicht in der Vertiefung 516 gefolgt von CMP und Ätzen gebildet, so dass eine Vertiefung 520 in der Polysiliziumschicht gebildet wird, die flacher als die Vertiefung 516 (aus Fig. 5B) ist. Anschließend wird auf der ersten Polysiliziumschicht 518 eine Ionen-Implantation durchgeführt, um darin Ionen zu dotieren, so dass die Ionen in der ersten Polysiliziumschicht 518 in der Lage sind, in das an der ersten Polysiliziumschicht 518 angrenzende Substrat 500 durch thermische Behandlung in nachfolgenden Behandlungsschritten hinein zu diffundieren. Demgemäß kann ein dotierter Bereich 522 gebildet und als ein Source-Bereich des vertikalen Transistors verwendet werden.

Wie in Fig. 5C gezeigt, kann auf der freigelegten Seitenwand der Vertiefung 520 eine Deckschicht 524 gebildet werden und sie kann eine, beispielsweise durch CVD abgeschiedene, konforme Siliziumnitrid-Schicht sein. Anschließend wird Rückätzen durchgeführt, um jedes Siliziumnitrid auf der Hartmaskenschicht 504 und der ersten Polysiliziumschicht 518 zu entfernen. Folglich wird die erste Polysiliziumschicht 518 freigelegt und die Deckschicht 524 ist gebildet. Vor der Bildung der Deckschicht 524 kann auf der Seitenwand eine dünne Siliziumoxid-Schicht gebildet werden, um die Haftung zwischen dem Substrat 500 und der Deckschicht 524 zu vergrößern.

Unter Bezugnahme auf Fig. 5D wird an dem Substrat 500 in einem mit Sauerstoff gefüllten Ofen derart eine thermische Behandlung durchgeführt, um auf der freigelegten ersten Polysiliziumschicht 522 eine Siliziumoxid-Schicht 518b zu bilden, die zur Trennung des Gates von dem Source/Drain-Bereich verwendet wird. Da die Seitenwand 520a der Vertiefung 520 oberhalb der ersten Polysiliziumschicht 518 die darauf gebildete Deckschicht 524 aufweist, wie in Fig. 5C gezeigt wird, kann die Oxidation des Substrates 500 auf der Seitenwand 520a aufgrund der Abdeckung durch die Deckschicht 524 verhindert werden. Anschließend wird die Deckschicht 524 entfernt, um in der Vertiefung 520 erneut die Seitenwand 520a des Substrats 500 freizulegen.

Danach wird thermisch auf der freigelegten Seitenwand 520a der Vertiefung 520 eine dünne Opferoxidschicht (nicht gezeigt) gebildet. Auf der Seitenwand 520a der Vertiefung 520 wird eine Ionen-Implantation durchgeführt, um in der Seitenwand 520a des Substrats 500 eine Kanalimplantation zu bilden, die als Kanalbereich des vertikalen Transistors dient. Eine derartige Ionen-Implantation kann durch eine schräg-winklige Implantation auf der Seitenwand 520a ausgeführt werden. Die Opferoxidschicht wird anschließend entfernt. Eine thermische Behandlung wird durchgeführt, um die Oberfläche 520a des Substrats 500 zu oxidieren, so dass eine Gate-Oxidschicht 526 auf der freigelegten Seitenwand 520a gebildet wird, wie in Fig. 5E gezeigt ist.

Weiter unter Bezugnahme auf Fig. 5E wird in der Vertiefung 520 eine zweite Polysiliziumschicht 528 gebildet, deren Oberfläche niedriger als die obere Oberfläche 500a des Substrats 500 ist. Die zweite Polysiliziumschicht 528 kann durch Abscheiden Polysiliziums in der Vertiefung 520 gefolgt von Schritten, beispielsweise CMP oder Ätzen, gebildet werden, so dass in der Polysiliziumschicht eine dritte Vertiefung 530 gebildet wird. Die zweite Polysiliziumschicht 528 füllt die Vertiefung 520 bis zu einem hinreichenden Niveau auf, um als Gate des vertikalen Transistors zu dienen, wobei ein Teil der an die obere Oberfläche 500a angrenzenden Gate-Oxidschicht 526 freigelegt wird. Die zweite Polysiliziumschicht 528 ist von dem Substrat 500 durch die Gate-Oxidschicht 526 isoliert und von der ersten Polysiliziumschicht 518a durch eine isolierende, aus Siliziumoxid hergestellte Schicht 518b getrennt.

Unter gleichzeitiger Bezugnahme auf die Fig. 4 und 5F werden Isolationsstrukturen 532 gebildet, um einen aktiven Bereich 402 zu definieren, der zwei Grabenkondensatoren 400a und zwei vertikale Transistoren beinhaltet. Die Isolationsstrukturen 532 können beispielsweise Flachgrabenisolation (STI) sein. Die Gestaltung der STI wird durch Bemustern der Hartmaskenschicht 504, der zweiten Polysiliziumschicht 528, der isolierenden Schicht 518b, der ersten Polysiliziumschicht 518a, etc. gebildet, um Öffnungen zu bilden und um anschließend die Öffnungen mit isolierenden Material, beispielsweise einer Siliziumoxid-Schicht, zu füllen. Unter Verwendung der Hartmaskenschicht 504 als ein Endpunkt wird das isolierende Material derartig poliert, um die Isolationsstrukturen zu bilden, wie in Fig. 5F dargestellt ist. Anschließend werden die Hartmaskenschicht 504 und die Anschlussoxidschicht 502 entfernt.

Unter Bezugnahme auf Fig. 4 und Fig. 50 wird auf der Substratoberfläche 500a eine Opferoxidschicht (nicht gezeigt) gebildet und im Substrat 500 werden durch Ionen- Implantation Schächte gebildet. In der an die Gate-Oxidschicht 526 angrenzende Oberfläche 500a des Substrats 500 wird durch Ionen-Implantation ein Drain-Bereich 534 gebildet. Der Drain-Bereich 534, auch mit gemeinsamer Drain-Bereich bezeichnet, wird gemeinsam von den beiden Grabenkondensatoren und den beiden vertikalen Transistoren verwendet. Die Opferoxidschicht wird entfernt und eine thermische Behandlung wird anschließend ausgeführt, um auf der oberen Oberfläche 500a des Substrats 500 eine Gate-Oxidschicht 536 zu bilden. Parallel zu dem gemeinsamen Drain-Bereich 534 werden über den Grabenkondensatoren 400a und 400b Wortleitungen 404 gebildet. Auf den Isolationsstrukturen oberhalb der Grabenkondensatoren 400a und 400b werden zuerst eine Polysilizium/Wolframsilicid-Schicht 538 und eine Siliziumnitrid-Schicht 540 gebildet und anschließend durch Fotolithografie mit einem Muster versehen. Die Wortleitungen 404 werden durch Bilden einer Zwischenschicht 542 auf der Seitenwand der Polysilizium/Wolframsilicid/Siliziumnitrid-Schicht hergestellt. Die Isolationsstrukturen 532 trennen die Verbindung der Wortleitungen 404 und der als Gate verwendeten zweiten Polysiliziumschicht 528.

Wie in den Fig. 4 und 5H gezeigt, wird über dem Substrat 500 eine dielektrische Schicht, beispielsweise BPSG, gebildet, um die Wortleitungen 404, die Isolationsstrukturen 532 und die obere Oberfläche 500a des Substrats 500 zu bedecken, und sie wird anschließend durch CMP unter Verwendung der Siliziumnitrid-Schicht 540 als ein Endpunkt eingeebnet, um die Wortleitungen 404 freizulegen. Da die Wortleitungen nicht mit dem Gate 528 gekoppelt sind, wird nachfolgend ein Gate-Kontakt 546 gebildet, um die Wortleitungen und das Gate 528 unmittelbar zu verbinden. Die Wortleitungen 404 sind oberhalb der Grabenkondensatoren 400a, 400b und dem Gate 528 angeordnet, so dass der Gate-Kontakt 546 zuerst durch ein Versehen der Wortleitungen 404 und der Isolationsstrukturen 532 oberhalb des Gates 528 mit einem Muster gebildet wird, um eine Kontaktöffnung mit hinreichender Tiefe zu bilden, gefolgt durch Füllen der Kontaktöffnung mit einem leitfähigen Material. Der Gate-Kontakt kann die erste Polysiliziumschicht 518a nicht berühren, um einem Kurzschluss zwischen den Wortleitungen 404 und dem Source-Bereich 522 vorzubeugen. Der Gate-Kontakt durchdringt die Wortleitungen 404 und die Isolationsstrukturen 532, um die Wortleitungen 404 mit dem Gate zu verbinden. Folglich kann der vertikale Transistor ein Schalter sein, um ein "AN" oder "AUS" des Kanalbereiches durch Anlegen einer Spannung an das Gate zu bestimmen. Zusätzlich ist die Fotomaske zum Versehen mit einem Muster für die Kontaktöffnung 546 als Ausführung, wie in Fig. 4 gezeigt, gestaltet. Die Gate-Kontakte 546 von zwei angrenzenden aktiven Bereichen 402 sind nicht nur zur Vermeidung eines Kurzschlusses im Gate-Kontakt 546 versetzt, sondern auch zur Reduzierung des Ausführungsbereiches.

Unter Bezugnahme auf Fig. 51 wird auf der dielektrischen Oxidschicht 544 eine dielektrische Schicht 548, beispielsweise eine TEOS-Oxidschicht, gebildet, um die dielektrische Schicht 544, den Gate-Kontakt 546 und die Wortleitungen zu bedecken. In den dielektrischen Schichten 544 und 548 wird über dem gemeinsamen Drain-Bereich 534 durch Fotolithografie eine Öffnung gebildet, um die Oberseite 500a des Substrats 500 freizulegen, wie in Fig. 5J gezeigt ist. Danach wird diese Öffnung mit leitfähigen Material, beispielsweise Polysilizium, gefüllt, um einen Bitleitungskontakt 550 zu bilden. Das leitfähige Material reicht bis zur Oberfläche der dielektrischen Schicht 548, um Bitleitungen 406 zu bilden, die mit einem Muster versehen und orthogonal zu den Wortleitungen 404 angeordnet sind, wie in den Fig. 5J und 4 gezeigt ist. Die Bitleitungen 406 sind mit dem gemeinsamen Drain-Bereich 534 über den Bitleitungskontakt 550 elektrisch gekoppelt.

Diese Erfindung verwendet einen vertikalen Transistor, um einen horizontalen Transistor des DRAMs, wie in Fig. 4 gezeigt, zu ersetzen, so dass die Breite der Wortleitung 404 bei der Bestimmung der Kanallänge eines DRAM-Transistors nicht mehr länger ein wichtiger Faktor ist. Gemäß der Ausführung in Fig. 4 sind die Wortleitungen 404 mit dem Gate jedes vertikalen Transistors über einen Gate-Kontakt 546 verbunden. Deshalb ist jede mit dem vertikalen Transistor verbundene Wortleitung 404 in der Lage, jede Speicherzelle (aktiver Bereich 402) zum Lesen oder Schreiben anzusteuern, so dass alle Wortleitungen 404 aktive Wortleitungen sind, und folglich kann jede Wortleitung 404 in der bevorzugten Ausführungsform doppelt so oft ansteuern wie Speicherzellen im Stand der Technik. Darüber hinaus ist der Bereich der Speicherzelle gleich 1 Wortleitungsbreite × 1 Bitleitungsbreite, so dass der Raum für die Auslegung reduziert ist.

In der bevorzugten Ausführungsform der Erfindung beinhaltet der DRAM mit vertikalen Transistor einen Grabenkondensator 404 und einen vertikalen Transistor. Die obere Elektrode 514a des Grabenkondensators 404 ist in einem Graben gebildet, der sich in Richtung des Substrats 500 erstreckt. Die dielektrische Kondensatorschicht 510 umfasst den Boden der oberen Elektrode 514a und die Speicherelektrode 508 umgibt die dielektrische Schicht 510. Das Gate 528 ist im Graben des Substrats 500 gebildet und von der oberen Elektrode 514a durch eine isolierende Schicht 518b elektrisch isoliert. In der Seitenwand des Grabens zwischen dem Gate 528 und der oberen Elektrode 514a ist der Source-Bereich 522 des vertikalen Transistors gebildet, der sich auf einer Seite des Gates weit entfernt zur Substratoberseite 500a befindet und der von der Speicherelektrode 508 durch die einfassende Oxidschicht 512 isoliert ist. Der gemeinsame Drain-Bereich 534 ist in der oberen Oberfläche 500a des Substrats 500 an die andere Seite des Gates 528 angrenzend zwischen den Grabenkondensatoren 400a und 400b gebildet. Ferner beinhaltet der DRAM Wortleitungen 404 und Bitleitungen 406. Die Wortleitungen 404 in der bevorzugten Ausführungsform der Erfindung sind auf dem Substrat 500 gebildet, über den Isolationsstrukturen parallel zum gemeinsamen Drain-Bereich 534 angeordnet und mit dem Gate über einen Gate-Kontakt 546 elektrisch verbunden. Die Bitleitungen 406 sind über dem Substrat 500 gebildet und orthogonal zu den Wortleitungen 404 angeordnet. Die Bitleitungen 406 sind von den Wortleitungen 404 elektrisch isoliert und mit dem gemeinsamen Drain-Bereich 534 mittels eines Bitleitungskontakts 550 verbunden.

Die bevorzugte Ausführungsform der Erfindung liefert eine DRAM-Zelle, die einen Grabenkondensator und einen vertikalen Transistor beinhaltet. Der vertikale Transistor ist im Graben über dem Grabenkondensator aufgebaut, so dass der vom horizontalen Transistor im Stand der Technik beanspruchte Raum eingespart wird. Aufgrund der Auslegung, dass zwei Grabenkondensatoren einen Drain-Bereich beanspruchen, wird der aktive Bereich der Speicherzelle reduziert, so dass die Integration bzw. Packungsdichte des Bauteils gesteigert wird.

Es ist für Fachleute auf dem Gebiet offensichtlich, dass an dem Aufbau der vorliegenden Erfindung verschiedene Modifikationen und Variationen vorgenommen werden können, ohne den Bereich oder den Geist der Erfindung zu verlassen. Mit Blick auf das vorstehende soll die vorliegende Erfindung Modifikationen und Variationen der Erfindung abdecken, vorausgesetzt sie fallen in den Bereich der folgenden Ansprüche und deren Äquivalente.

Claims (21)

1. Verfahren zur Herstellung eines DRAMs mit vertikalem Transistor, umfassend:
Bilden eines Grabens in einem Substrat;
Bilden eines Tiefgrabenkondensators im Graben, der eine Speicherelektrode, eine dielektrische Kondensatorschicht und eine obere Elektrode beinhaltet;
Bilden einer ersten Polysiliziumschicht in dem Graben, wobei die erste Polysiliziumschicht elektrisch mit der oberen Elektrode gekoppelt ist, und eines ersten dotierten Bereichs, wobei der erste dotierte Bereich als Source- bzw. Quellen-Bereich verwendet wird und im Substrat gebildet ist;
Bilden einer zweiten Polysiliziumschicht, die durch die erste Polysiliziumschicht elektrisch isoliert ist und die von dem Substrat durch eine Gate-Oxidschicht getrennt ist, wobei ein an die Gate-Oxidschicht angrenzender Kanalbereich im Substrat gebildet wird;
Bilden einer zweiten dotierten Schicht in der oberen Oberfläche des Substrats, die als gemeinsamer Drain-Bereich des vertikalen Transistors dient;
Bilden einer Wortleitung auf dem Substrat über dem Grabenkondensator, parallel zu dem gemeinsamen Drain-Bereich und mit der zweiten Polysiliziumschicht durch einen Gate-Kontakt elektrisch gekoppelt; und
Bilden einer Bitleitung auf dem Substrat über dem Grabenkondensator, die orthogonal zu der Wortleitung angeordnet ist und die mit dem gemeinsamen Drain-Bereich durch einen Bitleitungskontakt elektrisch gekoppelt ist.

2. Verfahren nach Anspruch 1, wobei die obere Elektrode durch eine Abscheidung einer Polysiliziumschicht in den Graben und anschließenden Bilden einer ersten Vertiefung in der Polysiliziumschicht gebildet wird, die erste Polysiliziumschicht durch Abscheiden einer Polysiliziumschicht in die erste Vertiefung mit anschließendem Bilden einer zweiten Vertiefung in der Polysiliziumschicht gebildet wird, und die zweite Polysiliziumschicht durch Bilden einer isolierenden Schicht auf der ersten Polysiliziumschicht mit anschließendem Bilden einer Polysiliziumschicht auf der isolierenden Schicht gebildet wird.

3. Verfahren nach Anspruch 1, wobei die Wortleitung von der zweiten Polysiliziumschicht durch eine Isolationsstruktur isoliert ist, und eine tiefe Kontaktöffnung in der Isolationsstruktur gebildet wird, so dass der Gate-Kontakt durch Abscheiden einer Polysiliziumschicht in der Kontaktöffnung gebildet wird.

4. Verfahren zur Herstellung eines DRAMs mit vertikalem Transistor, umfassend:
Bereitstellen eines Substrats mit einem Graben;
Bilden eines dotierten Bereichs im Boden des Grabens des Substrats, um als eine Speicherelektrode eines Grabenkondensators zu dienen;
Bilden einer dielektrischen Kondensatorschicht auf einer Seitenwand des Grabens der Speicherelektrode;
Bilden einer leitfähigen Schicht im Graben, um die dielektrische Kondensatorschicht abzudecken, um als eine obere Elektrode zu dienen, wobei das Niveau der leitfähigen Schicht höher als die Speicherelektrode ist und eine einfassende, isolierende Schicht auf der dielektrischen Kondensatorschicht bereitgestellt wird, um die leitfähige Schicht von dem Substrat zu trennen;
Bilden einer ersten Polysiliziumschicht auf der leitfähigen Schicht, wobei ein Niveau der Polysiliziumschicht niedriger als das . Substrat ist, um die obere Seitenwand des Grabens freizulegen;
Bilden eines ersten dotierten Bereichs in der Seitenwand des Grabens und mit Kontakt zur der ersten Polysiliziumschicht;
Bilden einer isolierenden Schicht auf der ersten Polysiliziumschicht;
Bilden einer Gate-Oxidschicht auf der Seitenwand des Grabens;
Bilden einer zweiten Polysiliziumschicht auf der isolierenden Schicht, wobei ein Niveau der zweiten Polysiliziumschicht niedriger als das Substrat ist, um einen Teil der Gate-Oxidschicht freizulegen;
Bilden einer Isolationsstruktur um einen aktiven Bereich zu definieren, der zwei Grabenkondensatoren und zwei vertikale Transistoren beinhaltet, wobei die Isolationsstruktur die zweite Polysiliziumschicht abdeckt;
Bilden eines zweiten dotierten Bereichs in der Oberfläche des aktiven Bereichs, um als ein gemeinsamer Drain-Bereich der vertikalen Transistoren zu dienen;
Bilden einer Wortleitung auf der zweiten Polysiliziumschicht, wobei die Wortleitung von der zweiten Polysiliziumschicht durch eine Isolationsstruktur getrennt ist;
Bilden einer ersten dielektrischen Schicht auf dem Substrat;
Definieren eines Gate-Kontaktes in der Wortleitung, wobei der Gate-Kontakt die Isolationsstruktur durchdringt, um mit der zweiten Polysiliziumschicht Kontakt herzustellen;
Bilden einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht; und
Bilden eines Bitleitungskontaktes in der ersten dielektrischen Schicht und in der zweiten dielektrischen Schicht, um mit dem gemeinsamen Drain-Bereich Kontakt herzustellen.

5. Verfahren nach Anspruch 4, wobei der Graben durch Bilden einer Anschlussoxidschicht und einer Hartmaskenschicht auf dem Substrat, gefolgt von Versehen der Anschlussoxidschicht und der Hartmaskenschicht mit einem Muster und anschließenden isotropischen Ätzen des Substrats gebildet wird.

6. Verfahren nach Anspruch 5, worin nach dem Bilden der Isolationsstruktur ferner die Entfernung der Hartmaskenschicht und der Anschlussoxidschicht beinhaltet ist.

7. Verfahren nach Anspruch 4, wobei eine leitfähige Schicht durch Bildung eines ersten Polysiliziummaterials mit demselben Niveau wie die dielektrische Kondensatorschicht, gefolgt von Bildung einer einfassenden Oxidschicht auf der dielektrischen Schicht auf der Seitenwand des Grabens, und anschließend durch Bildung eines zweiten Polysiliziummaterials auf dem ersten Polysiliziummaterial und gefolgt von Bildung einer ersten Vertiefung im zweiten Polysiliziummaterial gebildet wird.

8. Verfahren nach Anspruch 7, wobei die erste Polysiliziumschicht durch Bildung einer Polysiliziumschicht auf der leitfähigen Schicht, gefolgt von Bildung einer zweiten Vertiefung in der Polysiliziumschicht gebildet wird, die flacher als die erste Vertiefung ist.

9. Verfahren nach Anspruch 7, wobei die zweite Polysiliziumschicht durch Bildung einer Polysiliziumschicht auf der isolierenden Schicht, gefolgt von Bildung einer dritten Vertiefung in der Polysiliziumschicht gebildet wird, die flacher als die zweite Vertiefung ist.

10. Verfahren nach Anspruch 4, wobei der erste dotierte Bereich durch Ionen-Implantation in der ersten Polysiliziumschicht, gefolgt von thermischer Behandlung, um die Ionen in das Substrat diffundieren zu lassen, gebildet wird.

11. Verfahren nach Anspruch 4, wobei die isolierende Schicht durch Bildung einer Deckschicht auf der freigelegten Seitenwand des Grabens, gefolgt von Entfernung der Deckschicht auf der Oberfläche der ersten Polysiliziumschicht und anschließend durch Oxidation der ersten Polysiliziumschicht gebildet wird.

12. Verfahren nach Anspruch 11, worin nach Bildung der isolierenden Schicht ferner Entfernen der Deckschicht beinhaltet ist.

13. Verfahren nach Anspruch 4, worin nach Bildung der Gate-Oxidschicht ferner Durchführen einer Ionen-Implantation in die der Gate-Oxidschicht angrenzenden Seitenwand des Grabens beinhaltet ist, um einen Kanalbereich des vertikalen Transistors zu bilden.

14. Verfahren nach Anspruch 4, wobei die Isolationsstruktur durch Versehen mit einem Öffnungsmuster, gefolgt von Abscheiden isolierenden Materials in der Öffnung gebildet wird.

15. Verfahren nach Anspruch 4, wobei der Gate-Kontakt durch Versehen der Wortleitung und der ersten dielektrischen Schicht mit einem Öffnungsmuster gebildet wird, um die zweite Polysiliziumschicht freizulegen, gefolgt von Abscheiden Polysiliziums in der Öffnung.

16. Verfahren nach Anspruch 4, wobei der Bitleitungskontakt durch Bildung einer Öffnung in der ersten dielektrischen Schicht und in der zweiten dielektrischen Schicht gebildet wird, um den gemeinsamen Drain-Bereich freizulegen, gefolgt von Abscheiden Polysiliziums in der Öffnung.

17. Verfahren nach Anspruch 16, welches ferner Bilden einer Bitleitung umfasst.

18. Verfahren zur Herstellung eines DRAMs mit vertikalem Transistor, umfassend:
Bereitstellen eines Substrates;
Bilden eines Grabens durch Versehen des Substrates mit einer Hartmaskenschicht mit einem Muster;
Bilden eines dotierten Bereiches im Boden des Grabens des Substrates, um als eine Speicherelektrode eines Grabenkondensators zu dienen;
Bilden einer dielektrischen Kondensatorschicht auf einer Seitenwand des Grabens der Speicherelektrode;
Bilden einer leitfähigen Schicht mit einer ersten Höhe auf der dielektrischen Kondensatorschicht, um als obere Elektrode zu dienen, wobei eine Oberseite der leitfähigen, an das Substrat angrenzenden Schicht gegen das Substrat durch eine einfassende Oxidschicht getrennt ist;
Bilden einer hinreichend dicken, ersten Polysiliziumschicht auf der leitfähigen Schicht, um die obere Seitenwand des Grabens freizulegen;
Bilden eines ersten dotierten Bereiches in der Seitenwand des Grabens und mit Kontakt zu der ersten Polysiliziumschicht, um als ein Source-Bereich des vertikalen Transistors zu dienen;
Bilden einer Deckschicht auf der Seitenwand des Grabens oberhalb der ersten Polysiliziumschicht, um eine Oberfläche der Polysiliziumschicht freizulegen;
Oxidieren der ersten Polysiliziumschicht, um eine Oxidschicht zum Abdecken der ersten Polysiliziumschicht zu bilden;
Entfernen der Deckschicht, um die obere Seitenwand des Grabens oberhalb der Oxidschicht freizulegen;
Bilden einer Gate-Oxidschicht auf der oberen Seitenwand des Grabens oberhalb der Oxidschicht;
Bilden einer hinreichend dicken, zweiten Polysiliziumschicht, um einen Teil der Gate- Oxidschicht freizulegen;
Verwenden einer Hartmaskenschicht als eine Maske, um eine Öffnung im Substrat zu bilden und anschließend Bilden einer Isolationsstruktur durch Abscheidung isolierenden Materials im Graben und in der Öffnung, um einen aktiven Bereich zu definieren, wobei der aktive Bereich zwei Grabenkondensatoren und zwei entsprechende Transistoren beinhaltet;
Entfernen der Hartmaskenschicht;
Bilden eines zweiten dotierten Bereiches in der Oberfläche des aktiven Bereichs, um als gemeinsamer Drain-Bereich der vertikalen Transistoren zu dienen;
Bilden einer zum gemeinsamen Drain-Bereich parallelen Wortleitung auf der zweiten Polysiliziumschicht, wobei die Wortleitung von der zweiten Polysiliziumschicht durch die Isolationsstruktur getrennt ist;
Bilden einer ersten dielektrischen Schicht über dem Substrat;
Definieren eines Gate-Kontaktes in der Wortleitung, wobei der Gate-Kontakt die Isolationsstruktur durchdringt, um mit der zweiten Polysiliziumschicht Kontakt herzustellen;
Bilden einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht; und
Versehen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht mit einem Muster, um einen Bitleitungskontakt zu bilden, wobei der Bitleitungskontakt orthogonal zur Wortleitung angeordnet ist und die erste und die zweite dielektrische Schicht durchdringt, um einen elektrischen Kontakt mit dem gemeinsamen Drain- Bereich herzustellen.

19. Verfahren nach Anspruch 18, wobei der erste dotierte Bereich durch Ionen-Implantation in der ersten Polysiliziumschicht, gefolgt von thermischer Behandlung gebildet wird, um die Ionen in das Substrat diffundieren zu lassen.

20. DRAM-Struktur mit vertikalen Transistor, umfassend:
einen Grabenkondensator, umfassend:
eine obere Elektrode, die mit einem einen Graben aufweisenden Substrat gebildet wird;
eine dielektrische Kondensatorschicht, die dem unteren Bereich der oberen Elektrode umfasst; und
eine Speicherelektrode, die die dielektrische Kondensatorschicht umfasst;
einen vertikalen Transistor, umfassend:
ein Gate, das im Graben gebildet ist und von der oberen Elektrode durch eine isolierende Schicht elektrisch isoliert ist;
einen Source-Bereich, der im Substrat zwischen dem Gate und der oberen Elektrode gebildet ist und der von der Speicherelektrode durch eine einfassende Oxidschicht elektrisch isoliert ist; und
einen gemeinsamen Drain-Bereich, der in der Oberseite des Substrats an das Gate angrenzend gebildet ist;
eine zum gemeinsamen Drain-Bereich parallele Wortleitung, die auf eine Isolationsstruktur gelegt ist und vom Gate isoliert ist und mit dem Gate über einen Gate- Kontakt elektrisch gekoppelt ist; und
eine zur Wortleitung orthogonale Bitleitung, die mit dem gemeinsamen Dram-Bereich über einen Bitleitungskontakt elektrisch gekoppelt ist.

21. DRAM-Struktur mit vertikalem Transistor, umfassend:
eine Wortleitung, die über einem Substrat gebildet ist;
eine Bitleitung, die über dem Substrat gebildet ist und die parallel zur und isoliert von der Wortleitung ist;
einen vertikalen Transistor, umfassend:
ein Gate, das im Substrat gebildet ist und mit der Wortleitung über einen Gate- Kontakt elektrisch gekoppelt ist;
einen gemeinsamen Drain-Bereich, der in der oberen Oberfläche des Substrats neben der Wortleitung und an einer Seite an das Gate angrenzend gebildet ist;
einen Source-Bereich, der im Substrat von der anderen Seite des Gates weit entfernt gebildet ist; und
einen Grabenkondensator, umfassend
eine obere Elektrode, die im Substrat gebildet ist und sich in eine Richtung des Substrats erstreckt und von dem Gate elektrisch isoliert ist;
eine Speicherelektrode, die den untere Bereich der oberen Elektrode umfasst und von dem Source-Bereich durch eine einfassende Oxidschicht getrennt ist; und
eine dielektrische Kondensatorschicht, die zwischen der oberen Elektrode und der Speicherelektrode gebildet ist;