DD255230A1

DD255230A1 - CIRCUIT ARRANGEMENT FOR REGENERATING DIGITAL SIGNALS

Info

Publication number: DD255230A1
Application number: DD29799186A
Authority: DD
Inventors: Rolf Walther; Frank Sichla; Andreas Wegner
Original assignee: Elektroprojekt Anlagenbau Veb
Priority date: 1986-12-19
Filing date: 1986-12-19
Publication date: 1988-03-23

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Regenerierung digitaler Signale, die gegenueber einer Ursprungsimpulsfolge Impulsbreitenverzerrungen aufweisen. Sie ist in der digitalen Datenuebertragung, insbesondere in der Optoelektronik einsetzbar. Die erfindungsgemaesse Schaltungsanordnung besteht im wesentlichen aus: - einer Zaehlschaltung, die die Laenge der anliegenden 1-Eingangssignale der zu regenerierenden Impulsfolge misst sowie eine Kombinatorik ansteuert, welche Triggerimpulse zur Steuerung eines retriggerbaren Monoflops bildet,-einem ersten nicht retriggerbaren Monoflop, das durch ein anliegendes Uebertragungssignal der Zaehlschaltung gesetzt wird sowie ein Tor sperrt und einem-zweiten nicht retriggerbaren Monoflop, das mit der 0/1-Flanke des regenerierten Signals getriggert wird, um die Ruecksetzimpulse fuer die Zaehlschaltung zu erzeugen.The invention relates to a circuit arrangement for regenerating digital signals which have pulse width distortions compared to an original pulse sequence. It can be used in digital data transmission, in particular in optoelectronics. The circuit arrangement according to the invention consists essentially of: a counting circuit which measures the length of the applied 1-input signals of the pulse sequence to be regenerated and activates a combinator which forms trigger pulses for controlling a retriggerable monoflop, a first non-retriggerable monoflop which is triggered by an adjacent one Zaehlschaltung transmission signal is set and a gate blocks and a second non-retriggerable monoflop, which is triggered with the 0/1 edge of the regenerated signal to produce the reset pulses for the count circuit.

Description

Hierzu 2 Seiten ZeichnungenFor this 2 pages drawings

Field of application of the invention

Die Erfindung betrifft eine Schaltungsanordnung zur Regenerierung digitaler Signale, die gegenüber einer Ursprungsimpulsfolge Impulsbreitenverzerrungen aufweisen, und ist in der digitalen Datenübertragung, insbesondere in der Optoelektronik einsetzbar.The invention relates to a circuit arrangement for regenerating digital signals which have pulse width distortions with respect to an original pulse sequence, and can be used in digital data transmission, in particular in optoelectronics.

Characteristic of the known state of the art

In der Impulstechnik treten im allgemeinen in längeren elektrischen Übertragungsleitungen, in Triggerschaltungen, bei denen der Zeitpunkt der Auslösung bekanntlich nicht nur von dem eingestellten Niveau, sondern auch von der Anstiegsgeschwindigkeit der steuernden Schaltung abhängt und weiterhin in der optoelektronischen Übertragung, bei der im Empfänger oft erhebliche Verzögerungszeiten eintreten, Impulsverzerrungen auf.In pulse technology generally occur in longer electrical transmission lines, in trigger circuits in which the time of triggering known not only depends on the set level, but also on the slew rate of the controlling circuit and continue in the optoelectronic transmission, in the receiver often considerable Delay times occur, pulse distortion on.

Bekannt ist eine Schaltungsanordnung zur Entzerrung sowie Konstanthaltung des Tastverhältnisses-bei zeitlich verzerrten Impulsfolgen. In dieser DE-AS 2061 588 liegt eine verzerrte Impulsfolge an dem !invertierenden Eingang eines ersten Operationsverstärkers an, wobei dessen weiterer Eingang am Ausgang eines zweiten Operationsverstärkers angeschlossen ist. An dem invertierenden Eingang des zweiten Operationsverstärkers liegt eine vorgegebene Spannung an und sein weiterer Eingang ist über ein Glättungsglied am Ausgang eines vom ersten Operationsverstärker gesteuerten Schalters angeschlossen. Der Nachteil dieser Lösung ist die begrenzte Anstiegsgeschwindigkeit der Ausgangsspannung der Operationsverstärker, deren Offesset sowie deren Forderung nach dualer Spannungsversorgung.Known is a circuit arrangement for equalization and constant maintenance of the duty cycle at time-distorted pulse trains. In this DE-AS 2061 588, a distorted pulse sequence is applied to the inverting input of a first operational amplifier, its further input being connected to the output of a second operational amplifier. A predetermined voltage is present at the inverting input of the second operational amplifier and its further input is connected via a smoothing element at the output of a switch controlled by the first operational amplifier. The disadvantage of this solution is the limited slew rate of the output voltage of the operational amplifier, their Offesset and their requirement for dual power supply.

Eine weitere bekannte Schaltungsanordnung zum Regenerieren von Eingangsimpulsfolgen DE-OS 3435097 weist eine Zusammenschaltung eines Flankendetektors zum Feststellen des Anstiegs oder Abfalls der Impulse in der Eingangsimpulsfolge, einen Taktgenerator, einen Zähler zum Zählen der nach einem Ausgangssignal des Flankendetektors aufgetretenen Taktimpulse und zum Ausgeben eines Zählendesignals sowie einem Impulsformer, dem das Zählendesignal und die Eingangsimpulsfolge synchron zugeführt werden, um die Impulsbreite zu korrigieren.Another known circuit arrangement for regenerating input pulse trains DE-OS 3435097 has an interconnection of an edge detector for detecting the rise or fall of the pulses in the input pulse train, a clock generator, a counter for counting the clock pulses occurring after an output signal of the edge detector and for outputting a count end signal and a pulse shaper to which the count end signal and the input pulse train are synchronously supplied to correct the pulse width.

Nachteilig ist hierbei der relativ hohe Aufwand an Bauelementen. Weiterhin wirkt sich nachteilig aus, daß die Schaltung an ein bestimmtes Datenformat gebunden und deren Einsatz nur in synchronen Fern regelsystemen geeignet ist.The disadvantage here is the relatively high cost of components. Furthermore, it has the disadvantage that the circuit is bound to a specific data format and their use is only suitable in synchronous remote control systems.

Object of the invention

Ziel der Erfindung ist es, eine einfache Schaltungsanordnung zu gestalten, die bis zu den für digitale Schaltkreise zulässigen hohen Frequenzen einsatzfähig ist.The aim of the invention is to design a simple circuit arrangement which is operational up to the high frequencies permissible for digital circuits.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Regenerierung digitaler Signale zu entwickelen, die die insbesondere im NRZ- sowie RZ-Kode stehenden verlängerten und verkürzten 1-Eingahgssignale mit hoher Genauigkeit regeneriert. , The invention has for its object to develop a circuit arrangement for the regeneration of digital signals, which regenerates the particular in the NRZ and RZ code standing extended and shortened 1-Einahgssignale with high accuracy. .

Erfindungsgemäß wird die Aufgabe zur Regenerierung digitaler Signale, die gegenüber einer Ursprungsimpulsfolge Impulsbreitenverzerrungen aufweisen, dadurch gelöst, daß eine mit verlängerten und/oder verkürzten 1-Eingangssignalen zu regenerierende Impulsfolge an dem ersten Eingang und die von einer nicht dargestellten Baugruppe erzeugten Taktimpulse an dem zweiten Eingang eines Tors anliegen, wobei das Tor durch AND-sowie NAND-Gatter realisiert werden kann. Der Ausgang des Tors ist mit dem steuerbaren Zähleingang einer Zählschaltung, an dem invertierte 1-Eingangssignale bereitstehen, verbunden. Die ersten bis η-ten Zählausgänge der Zählschaltung sowie ihr Übertragungsausgang, sind jeweils an die ersten bis η-ten Eingänge einer Kombinatorik angeschlossen.According to the invention, the object for the regeneration of digital signals having pulse width distortions with respect to an original pulse sequence is achieved in that a pulse sequence to be regenerated with extended and / or shortened 1 input signals at the first input and the clock pulses generated at the second input by a module, not shown abut a gate, the gate can be realized by AND and NAND gate. The output of the gate is connected to the controllable count input of a counter circuit to which inverted 1 input signals are available. The first to η-th counting outputs of the counting circuit and their transmission output are each connected to the first to η-th inputs of a combinatorics.

Der erste Ausgang der Kombinatorik, an dem erste bis n-te sowie zusätzliche Triggerimpulse bereitstehen, ist mit dem Eingang eines retriggerbaren Monoflops verknüpft und der zweite Ausgang, an dem das Übertragungssignal anliegt, ist mit dem Eingang eines ersten nicht retriggerbaren Monoflops verschaltet, dessen invertierender Ausgang an den dritten Eingang des Tors führt. Weiterhin ist der Ausgang des retriggerbaren Monoflops, der ein fehlerfreies Signal einer regenerierten Impulsfolge abgibt, an den invertierenden Eingang eines zweiten nicht retriggerbaren Monoflops angeschlossen, dessen Ausgang mit dem Rücksetzeingang der Zähischaltung zusammengeschaltet ist.The first output of the combinatorics, at which first to nth and additional trigger pulses are available, is linked to the input of a retriggerable monoflop, and the second output, to which the transmission signal is applied, is connected to the input of a first non-retriggerable monoflop whose inverting one Output to the third input of the gate leads. Furthermore, the output of the retriggerable monoflop, which outputs a faultless signal of a regenerated pulse train, is connected to the inverting input of a second non-retriggerable monoflop whose output is connected to the reset input of the counter circuit.

Zur weiteren erfindungsgemäßen Lösung der Aufgabe ist die Regenerierung von nur verkürzten 1-Eingangssignalen ohne das zweite nicht retriggerbare Monoflop realisierbar. For further inventive solution of the problem, the regeneration of only shortened 1-input signals without the second non-retriggerable monoflop can be realized.

Mittels Tor werden die 1-Eingangssignale der zu regenerierenden Impulsfolge in eine äquivalente Impulsfolge mit einer hohen Frequenz gewandelt. Die Anzahl der Taktimpulse bestimmt die Länge der zu regenerierenden Impulsfolge und wird über den steuerbaren Zähleingang in die Zählschaltung eingezählt. Durch die Äquivalenz der Anzahl der Taktimpulse und der Länge des 1-Eingangssignals ist es möglich, mittels der Zähischaltung die Länge eines anliegenden zu regenerierenden 1-Eingangssignals zu messen. In Abhängigkeit vom logischen Zustand der Zählausgänge und des Übertragungsausgangs erfolgt über eine Kombinatorik die Erzeugung der ersten bis η-ten sowie zusätzlichen Triggerimpulse. Diese steuern in definierten Zeitabständen ein retriggerbares Monoflop, an dessen Ausgang die Signale der regenerierten Impulsfolge anliegen. Fällt das retriggerbare Monoflop nach seiner Haltezeit ab, liegt das kürzeste 1-Eingangssignal der Ursprungsimpulsfolge an und setzt die Zählschaltung mit der 1/0-Flanke über das zweite nicht retriggerbare Monoflop zurück. Liegt ein längeres als das kürzeste 1-Signal an, so wird das retriggerbare Monoflop regetriggert. Liegt jedoch eine unzulässige Verlängerung des längst möglichen zu regenerierenden 1 -Eingangssignals an, so wird das erste nicht retriggerbare Monoflop gesetzt und über den dritten Eingang das Tor gesperrt, die Haltezeit des retriggerbaren Monoflops entspricht der Lägne des kürzesten 1-Eingangssignals der Ursprungsimpulfsfolge. Eine definierte Anzahl der Taktim pulse des kürzesten 1-Eingangssignals der Ursprungsimpulsfolge bildet jeweils einen ersten Triggerimpuls innerhalb der zu regenerierenden Impulsfolge. Die zusätzlichen Triggerimpulse werden erzeugt, um Übertragungsfehler durch Spike zu vermeiden.By means of gate, the 1-input signals of the pulse train to be regenerated are converted into an equivalent pulse train with a high frequency. The number of clock pulses determines the length of the pulse train to be regenerated and is counted into the counting circuit via the controllable counting input. By the equivalence of the number of clock pulses and the length of the 1-input signal, it is possible to measure by means of the counting circuit the length of an applied 1-input signal to be regenerated. Depending on the logic state of the counting outputs and the transmission output, the combination of the first to the η th and additional trigger pulses is effected via combinatorics. These control a retriggerable monoflop at defined time intervals, at the output of which the signals of the regenerated pulse sequence are present. If the retriggerable monoflop fails after its hold time, the shortest 1 input signal of the original pulse train is present and resets the counting circuit with the 1/0 edge over the second non-retriggerable monoflop. If a longer than the shortest 1 signal is present, the retriggerable monoflop is regetriggered. However, if there is an unacceptable extension of the longest possible to be regenerated 1 input signal, the first non-retriggerable monoflop is set and blocked via the third input gate, the holding time of the retriggerable monoflop corresponds to the Lägne the shortest 1 input signal of the original impulse train. A defined number of Taktim pulse of the shortest 1 input signal of the original pulse train each forms a first trigger pulse within the pulse train to be regenerated. The additional trigger pulses are generated to avoid spike transmission errors.

Ausführungsbeispiel . .Embodiment. ,

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. Die beiliegenden Zeichnungen zeigen:The invention will be explained in more detail below using an exemplary embodiment. The accompanying drawings show:

Fig. 1 Prinzipbild der erfinderischen Lösung .Fig. 1 schematic diagram of the inventive solution.

Fig. 2. Variante zur Realisierung der ErfindungFig. 2. Variant for the realization of the invention

Zur Realisierung der Erfindung sieht das Prinzipbild eine Verschaltung gemäß Fig. 1 vor: ·To realize the invention, the schematic diagram provides an interconnection according to FIG. 1:

— das Tor 1, das die 1-Eingangssignale der zu regenerierenden Impulsfolge K_2U; L_zu in äquivalente höherfrequente Taktimpulse wandelt, .The gate 1, which _receives the 1-input signals of the pulse train K _2U to be regenerated; L converts _to equivalent high-frequency clock pulses,.

— die Zählschaltung 2, die die Länge des 1-Eingangssignals mißt und die Kombinatorik 4 ansteuert,The counting circuit 2, which measures the length of the 1-input signal and activates the combinatorics 4,

— die Kombinatorik 4, die die Triggerimpulse TR, TRZ zur Steuerung des retriggerbaren Monoflops 6 bildet,The combinatorics 4, which form the trigger pulses TR, TRZ for controlling the retriggerable monoflop 6,

— das retriggerbare Monoflop 6, das am Ausgang die regenerierte Impulsfolge L_RE,. Kre bereitstellt, wobei gleichzeitig mit der 0/1-F!anke des regenerierten Signals das zweite nicht retriggerbare Monoflop 3 getriggert wird, um die Rücksetzimpulse für die Zählschaltung 2 zu erzeugen und weiterhin Γ- The retriggerable monoflop 6, the output of the regenerated pulse train L _RE ,. Provides the second non-retriggerable monoflop 3 simultaneously with the 0/1 flag of the regenerated signal to generate the reset pulses for the counter circuit 2, and further Γ

— das erste nicht retriggerbare Monoflop 5, das jeweils bei einer unzulässigen Verlängerung des längst möglichen zu regenerierenden 1-Eingangssignals durch ein Übertragungssignal Ü_s der Zählschaltung 2 gesetzt wird und über den dritten Eingang das Tor 1 sperrt. .- The first non-retriggerable monoflop 5, which is set in each case in an unacceptable extension of the longest possible to be regenerated 1 input signal by a transmission signal Ü _{s of} the counting circuit 2 and the gate 1 blocks via the third input. ,

Eine schaltungstechnisch einfache Variante der konkreten Realisierung wird in Fig. 2 dargestellt. Von einer nicht dargestellten optischen Empfängerschaltung liegen zu regenerierende Impulsfolgen mit verkürzten und/oder verlängerten 1-Eingangssignalen an. Liegt am aIs Tor fungierenden NAND-Gatter 1.1 ein 1-Eingangssignal an und ist das retriggerbare Monoflop 6 rückgesetzt, werden über die Länge der 1-Eingangssignale höherfrequente Taktimpulse T am Ausgang zur Verfügung gestellt..Der verwendete Synchronzähler 2.1 zählt die Taktimpulse T, wobei nach 5 Taktimpulsen über die Kornbinatorik 4 ein erster TriggerimpuIsTRi erzeugtwird,derdas retriggerbare Monoflop 6 steuert und am nicht invertierenden Ausgang liegt 1-Pegel an. Nach Ablauf der Haltezeit fällt das Monoflop 6 ab, wen η es nicht regetriggert wird. Die Logikschaltung, die aus einer Verknüpfung von einem ersten sowie zweiten NAND-Gatter 4.2,4.3, einem AND-Gatter 4.1 und einem OR-Gatter 4.4 besteht, ist so ausgelegt, daß das retriggerbare Monofop6 nach 14 und 15 Taktimpulsen T neu getriggertwird. Das heißt bei einem kurzen 1-Eingangssignal wird es nicht regetriggert, jedoch bei einem längeren. Um in vorteilhafterweise Fehlverhalten auszuschließen, wird mit dem 14.Taktimpuls ein zusätzlicher Triggerimpuls TRZ erzeugt. Mit dem 15.Taktimpuls wird das nicht retriggerbare Monoflop 5 gesetzt und damit das NAND-Gatter 1.1 gesperrt. Nach Ablauf der metastabilen Phase des nicht retriggerbaren Monoflops 3 wird der Synchronzähler 2.1 rückgesetzt.A circuitry-technically simple variant of the concrete implementation is shown in FIG. From an optical receiver circuit, not shown, are to be regenerated pulse trains with shortened and / or extended 1 input signals. If a 1-input signal is present at the NAND gate 1.1 acting as gate, and the retriggerable monoflop 6 is reset, higher-frequency clock pulses T are made available at the output over the length of the 1-input signals. The synchronous counter 2.1 counts the clock pulses T, where after five clock pulses across the grain binarization 4, a first trigger pulse is generated which controls the retriggerable monoflop 6 and at the non-inverting output is at 1-level. After expiration of the hold time the monoflop 6 drops off, if η it is not regetriggert. The logic circuit, which consists of a combination of a first and second NAND gate 4.2,4.3, an AND gate 4.1 and an OR gate 4.4 is designed so that the retriggerable Monofop6 is re-triggered after 14 and 15 clock pulses T. That is, with a short 1-input signal it is not regetriggered, but with a longer one. In order advantageously to preclude misconduct, an additional trigger pulse TRZ is generated with the 14th clock pulse. The non-retriggerable monoflop 5 is set with the 15th clock pulse, thus blocking the NAND gate 1.1. After the metastable phase of the non-retriggerable monoflop 3, the synchronous counter 2.1 is reset.

Mit dieser einfachen Ausführungsform gemäß Fig. 2 lassen sich Impulsverzerrungen am optischen Empfängerausgang auf einen Fehler kleiner als die halbe Periodendauer des Taktimpulses T reduzieren, der aufgrund der Zufälligkeit für das Anliegen des 1-Eingangssignals zustande kommt.With this simple embodiment according to FIG. 2, pulse distortions at the optical receiver output can be reduced to an error smaller than half the period of the clock pulse T, which is due to the randomness for the presence of the 1-input signal.

In weiterer Ausgestaltung der Zählschaltung 2 und der Kombinatorik 4 sind spezielle Möglichkeiten zur Anwendung in der digitalen Datenübertragung gegeben.In a further embodiment of the counting circuit 2 and the combinatorics 4 special possibilities for use in digital data transmission are given.

Die Erweiterung der Zäh !schaltung 2 und Kombinatorik können in Abhängigkeit von der Anzahl der auftretenden unterschiedlich langen zu regenerierenden 1-Eingangssignale und damit verbunden von der Anzahl der Triggerimpulse TR, TRZ beliebigThe extension of the Tough circuit 2 and combinatorics can be arbitrary depending on the number of occurring different length to be regenerated 1 input signals and thus the number of trigger pulses TR, TRZ

erfolgen. respectively.

Claims

1. Circuit arrangement for the regeneration of digital signals having pulse width distortion with respect to an original pulse train, characterized in that

A pulse train (K _to ; L _to ) to be regenerated with extended and / or shortened 1-input signals is applied to the first input and the clock pulses (T) generated by an unillustrated module are applied to the second input of a gate (1) the output of the gate (1) is connected to the controllable counting input (Z) of a counting circuit (2) and the counting input (Z) carries inverted 1-input signals (KT; LT),

- The first to η-th counting outputs of the counting circuit (2) and its transmission output (L)) are connected on the input side to a combinatorial (4), wherein the first output of the combinatorics (4), at the first to n-th and additional trigger pulses (TRi; ...; TR _n ; ...; TRZ _n _ i), is connected to the input of a retriggerable monoflop (6) and the second output, to which the transmission signal (Ü _s ) is applied, to the input a first

"Non-retriggerable monofiops (5) is connected, the inverting output of which leads to the third input of the gate (1),

- Furthermore, the output of the retriggerable monoflop (6), which outputs an error-free signal of a regenerable pulse train (L _RE ; K _RE ) is connected to the inverting input of a second non-retriggerable monoflop (3) whose output is connected to the reset input (R) the counting circuit (2) is interconnected.

2. A circuit arrangement according to claim 1, characterized in that the holding time of the retriggerable monoflop (6) corresponds to the length of the shortest 1 input signal of the original pulse train.

3. Circuit arrangement according to claim 1 and 2, characterized in that by a defined number of clock pulses (T) of the shortest 1 input signal of the original pulse train in each case a first trigger pulse (TR-i) within the pulse train to be regenerated (K _to ; L _too ) is formed.

4. Circuit arrangement according to claim 1 to 3, characterized in that each set the first trigger pulses (TRi) the retriggerable monoflop (6).

5. Circuit arrangement according to claim 1 to 4, characterized in that at regenerating 1 input signals that are longer than the shortest! Input signal, the retriggerable monoflop (6) is regetriggert by n-trigger pulses.

6. Circuit arrangement according to claim 1 to 5, characterized in that (n ~ ¹ ) additional trigger pulses (TRZ) are formed in order to avoid transmission errors due to spikes.

7. Circuit arrangement according to claim 1 to 6, characterized in that in an impermissible extension of the longest possible to be regenerated 1 input signal, the first non-retriggerable monoflop (5) set and via the third input the gate (1) is locked.