CN221328928U - 振荡电路 - Google Patents

Abstract

本申请公开一种振荡电路，包括BAW振荡器、驱动放大电路和尾电流源；驱动放大电路耦合到BAW振荡器以提供振荡驱动信号；BAW振荡器用于响应振荡驱动信号以输出频率信号；尾电流源具有为驱动放大电路提供能量的第一输出端和第二输出端以提供振荡驱动信号；驱动放大电路包括至少一对晶体管和至少一对可变电容单元；各对晶体管中，各个晶体管的栅极分别通过一个电阻连接尾电流源的第一输出端，并通过一个可变电容单元连接另一个晶体管的漏极；各个晶体管的漏极分别连接BAW振荡器的一个输出端；各个晶体管的源极接地并与尾电流源的第二输出端。本申请提供的振荡电路可以工作在低功耗下，且振荡电路具有低相位噪声、低抖动性能以及易于集成的优势。

Description

振荡电路

技术领域

本申请涉及电路技术领域，具体涉及一种振荡电路。

背景技术

在现代电子系统中，如射频通信领域，对GHz范围频率参考源的需求不断增加，与传统的MHz频率基准相比，GHz频率基准可以降低系统的闭环增益，实现更宽的环路带宽，从而在电路系统中提供更低的抖动、更低的相位噪声和更好的频率稳定性。

目前，通常选用石英晶体振荡器作为频率参考，然而，在高频率(如GHz或MHz)范围内工作的石英晶体振荡器很少，并且由于石英晶体振荡器独特的制造和封装要求，导致其难以集成，并且其电路的相位噪声和抖动等性能明显较差。

实用新型内容

鉴于此，本申请提供了一种振荡电路，以使振荡电路可以工作在低功耗下，且具有低相位噪声、低抖动性能以及易于集成的优势。

本申请提供了一种振荡电路，其特征在于，所述振荡电路包括具有BAW谐振器的BAW振荡器、驱动放大电路和尾电流源；所述驱动放大电路耦合到所述BAW振荡器以提供振荡驱动信号；所述BAW振荡器用于响应所述振荡驱动信号，以输出频率信号；所述尾电流源具有为所述驱动放大电路提供能量的第一输出端和第二输出端，以使所述驱动放大电路提供所述振荡驱动信号；其中，所述驱动放大电路包括至少一对晶体管、至少一对可变电容单元和至少一对电阻；各对所述晶体管中，各个所述晶体管的栅极分别通过一个电阻连接所述尾电流源的第一输出端，并通过一个所述可变电容单元连接另一个所述晶体管的漏极；各个所述晶体管的漏极分别连接所述BAW振荡器的一个输出端；各个所述晶体管的源极接地并与所述尾电流源的第二输出端。。

可选地，所述BAW振荡器还包括负载电容；所述负载电容与所述BAW谐振器并联。

可选地，所述至少一对晶体管包括第一晶体管和第二晶体管，所述至少一对电阻包括第一电阻和第二电阻；所述第一晶体管的栅极通过所述第一电阻连接尾电流源的第一输出端，并通过一个可变电容单元连接所述第二晶体管的漏极，漏极连接所述BAW振荡器的第一输出端，源极接地；所述第二晶体管的栅极通过第二电阻连接所述尾电流源的第二输出端，并通过一个所述可变电容单元连接第一晶体管的漏极，漏极连接所述BAW振荡器的第二输出端，源极接地。

可选地，所述尾电流源包括电流源、第三晶体管和第一电容；所述电流源的输入端用于接入偏置电压，所述电流源的输出端分别连接所述第三晶体管的漏极、第三晶体管的栅极和所述第一电容的第一端；所述第三晶体管的栅极作为所述尾电流源的第一输出端，源极与所述第一电容的第二端连接并作为所述尾电流源的第二输出端；所述第一电容的第二端接地。

可选地，所述可变电容单元包括第四晶体管和第二电容；所述第四晶体管的栅极用于接入控制电压，漏极分别连接所述第二电容的第一端和所述驱动放大电路中一个晶体管的漏极，源极分别连接所述第二电容的第二端和所述驱动放大电路中另一个晶体管的栅极。

可选地，所述振荡电路还包括负载单元；所述负载单元分别与所述至少一对晶体管中的各晶体管之漏极连接以为各晶体管提供直流偏置信号。

可选地，所述负载单元包括镜像设置的第一电流提供结构和第二电流提供结构；所述第一电流提供结构连接所述驱动放大电路的一对晶体管中一个晶体管的漏极，以为连接的晶体管提供直流偏置信号；所述第二电流提供结构连接所述一对晶体管中另一个晶体管的漏极，以为连接的晶体管提供直流偏置信号。

可选地，所述第一电流提供结构包括第五晶体管、第三电阻和第三电容；所述第二电流提供结构包括第六晶体管、第四电阻和第四电容；所述第五晶体管的源极用于接入设定电压，并连接所述第三电容的第一端，漏极分别连接所述第一晶体管的漏极和所述第三电阻的第一端，栅极分别连接所述第三电容的第二端、所述第三电阻的第二端和所述第六晶体管的栅极；所述第六晶体管的源极用于接入设定电压，并连接所述第四电容的第一端，漏极分别连接所述第二晶体管的漏极和所述第四电阻的第一端，栅极分别连接所述第四电容的第二端、所述第四电阻的第二端。

可选地，所述第一电流提供结构包括第六电阻，所述第六电阻的第一端接入设定电压，第二端与所述第一晶体管的漏极连接；所述第二电流提供结构包括第七电阻，所述第七电阻的第一端与所述第六电阻的第一端并接入所述设定电压，第二端与所述第二晶体管的漏极连接。

可选地，所述振荡电路还包括输出单元，所述输出单元具有用于对接入的信号进行缓存处理的缓存模块和/或用于对所述频率信号进行分频处理的分频模块；其中，所述缓存模块包括一反相器、一电容、一电阻，其中，所述电阻与所述反相器并联；所述电容的一端连接所述反相器的输入端，另一端作为所述缓存模块的输入端连接所述BAW振荡器的输出端；所述反相器的输出端作为所述缓存模块的输出端；所述分频模块包括分频器。

本申请提供的上述振荡电路，基于BAW谐振器，可以工作在低功耗下，且具有低相位噪声、低抖动性能以及易于集成的优势；通过设置负载电容和/或可变电容单元的电容参数，可以补偿BAW谐振器的频移，促使BAW振荡器输出预期的频率信号。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本申请一实施例的振荡电路的电路结构示意图；

图2示出了本申请一实施例的可变电容单元的电路结构示意图；

图3示出了本申请另一实施例的振荡电路的电路结构示意图；

图4A和图4B分别示出了本申请不同实施例的输出单元的电路结构示意图。

具体实施方式

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

本申请提供了一种振荡电路，参考图1所示，上述振荡电路1可以包括BAW振荡器10、驱动放大电路20和尾电流源30。

驱动放大电路20耦合到BAW振荡器10以提供振荡驱动信号。

BAW振荡器10用于响应振荡驱动信号，以输出频率信号；该频率信号的频率可以依据BAW振荡器10内的电容和/或驱动放大电路20内的电容确定，因而，控制BAW振荡器10内的电容参数和/或驱动放大电路20内的电容参数，可以输出预期的频率信号。具体地，BAW振荡器10可以包括BAW谐振器，BAW振荡器10和驱动放大电路20内可以设置有与BAW谐振器并联设置的若干电容，通过调节接入电路中并联的电容大小，能够调节BAW振荡器10输出的频率信号之频率。

尾电流源30用于为驱动放大电路20提供能量(如电流和偏置电压)，以确保驱动放大电路20可提供较大的振荡驱动信号。

上述BAW谐振器具有高质量因数(Q)、稳定的频率输出和易于集成的特点，基于BAW谐振器的振荡电路1可以工作在低功耗下，且具有低相位噪声、低抖动性能以及易于集成的优势。

在一些实施例中，BAW振荡器10包括BAW谐振器和负载电容C1；负载电容C1用于补偿BAW谐振器的频移，以促使BAW振荡器输出期望的频率信号；BAW谐振器用于根据振荡驱动信号生成具有基于负载电容C1的频率的频率信号。本实施例中，BAW谐振器与负载电容C1并联连接。通过设置一合适的负载电容C1可以用于补偿BAW谐振器由诸如来自工厂校准的残余误差等因素引起的频移，从而促使BAW振荡器10输出的期望的振荡频率。在其他示例中，负载电容C1也可省去，BAW振荡器10输出的振荡频率由后续描述的可变电容单元21调节。

在一个示例中，BAW谐振器可以包括第一压电电极、第二压电电极、以及位于两压电电极之间的压电膜等。BAW谐振器的输出频率可以为GHz级，例如工作在2.5GHz附近。

在一些实施例中，驱动放大电路20包括至少一对晶体管(如第一晶体管M1和第二晶体管M2)和至少一对可变电容单元21；其中，各晶体管分别与一可变电容单元21连接。进一步地，驱动放大电路20还可以包括至少一对电阻(如第一电阻R1和第二电阻R2)。各对晶体管中，各个晶体管的栅极分别通过一个电阻连接尾电流源30的输出端，以接入偏置电压等能量信号，各个晶体管的栅极还通过一个可变电容单元21连接另一个晶体管的漏极；各个晶体管的漏极分别连接BAW振荡器10的一个输出端；各个所述晶体管的源极接地。

在一个示例中，如图1所示，至少一对晶体管包括第一晶体管M1和第二晶体管M2，一对电阻包括第一电阻R1和第二电阻R2。第一晶体管M1的栅极通过第一电阻R1连接尾电流源30的第一输出端，并通过一个可变电容单元21连接第二晶体管M2的漏极，漏极连接BAW振荡器10的第一输出端OUT1，源极接地；第二晶体管M2的栅极通过第二电阻R2连接尾电流源30的第一输出端，并通过一个可变电容单元21连接第一晶体管M1的漏极，漏极连接BAW振荡器10的第二输出端OUT2，源极接地。可以理解的是，尾电流源30的第一输出端可以为相连的晶体管提供电压(或电流)等信号，来调节晶体管的导通状态。具体地，第一晶体管M1和第二晶体管M2可以均为NMOS管，且在设计中提供负电阻，以补偿BAW谐振器的损耗并保持BAW谐振器振荡。控制电压VC被施加到可变电容单元21，从而调节可变电容单元21的阻抗和驱动放大电路20接入电路中的电容，稍后详细描述。可以理解的是，驱动放大电路20与BAW谐振器并联，经由可变电容单元21来改变驱动放大电路20接入电路中的电容，从而可调节BAW振动器10输出的频率信号之频率。

在其他实施例中，驱动放大电路20包括图1所示的一对晶体管(也称晶体管对，如第一晶体管M1和第二晶体管M2)；但是也可以包括两对以上的晶体管(即多个晶体管对)，其中各晶体管对中的两个晶体管可以进行交叉耦合，多个晶体管对可以并联连接。

在一些实施例中，如图1所示，尾电流源30包括电流源IA、第三晶体管M3和第一电容C2。电流源IA的输入端用于接入偏置电压Vbias，输出端分别连接第三晶体管M3的漏极、第三晶体管M3的栅极和第一电容C2的第一端；第三晶体管M3的栅极作为尾电流源30的第一输出端，源极与第一电容C2的第二端连接并作为尾电流源30的第二输出端；第一电容C2的第二端接地。其中，偏置电压Vbias可以由电荷泵或其他供电电路(设备)提供。本实施例提供的尾电流源30中，第三晶体管M3的栅极与电流源IA连接，在这种情况下，第三晶体管M3的栅极由于电流源IA而具有恒定的直流(DC)电压值，由此能够为第二晶体管M2和第一晶体管M1的栅极提供恒定的偏置电压。

第三晶体管M3的源极(即尾电流源30的第二输出端)分别与第一晶体管M1和第二晶体管M2各自所在的支路连接，也即第三晶体管M3的源极分别连接第一晶体管M1和第二晶体管M2的源级。由此，尾电流源30可以用于为振荡电路1的各支路(如第一晶体管M1和第二晶体管M2各自所在的支路)提供电流，以确保驱动放大电路20可提供较大的振荡驱动信号。

可以理解的是，在图1中尾电流源30包括电流源IA和第三晶体管M3，但是其构成不限于此。根据本领域普通技术人员的需要，可以将用于向第一晶体管M1和第二晶体管M2的栅极施加恒定DC电压的尾电流源30修改为各种形式，例如尾电流源30可以用双极型MOS和/或电阻来实现，尾电流源30也可以形成为电流镜等形式。

在一个示例中，参见图1，可变电容单元21包括第四晶体管M6和第二电容C5。第四晶体管M6的栅极被施加控制电压VC，第二电容C5连接在第四晶体管M6的漏极和源极之间；具体地，第四晶体管M6的栅极用于接入控制电压VC，漏极分别连接第二电容C5的第一端和驱动放大电路20中一个晶体管(如第一晶体管M1)的漏极，源极分别连接第二电容C5的第二端和驱动放大电路20中另一个晶体管(如第二晶体管M2)的栅极。其中，控制电压VC用于改变第四晶体管M6的阻抗以影响第四晶体管M6的导通状态，从而调节可变电容单元的等效电容的大小。

在其他示例中，参见图2，各可变电容单元21还可以包括设置在第四晶体管M6的源极与第二电容C5之间的第五电阻R5。在一个示例中，上述第四晶体管M6可以为NMOS管。在其他示例中，各可变电容单元21中的第四晶体管M6也可以采用PMOS管。

可以理解的是，振荡电路1输出的频率信号的振荡频率可以经由接入电路中的电容来调节。例如各可变电容单元21中的第四晶体管M6经由控制电压VC调节，在这种情况下，调节控制电压VC的大小可改变第四晶体管M6的阻抗以影响第三晶体管M6的导通状态，从而调节可变电容单元21接入电路中等效电容的大小，以改变接入电路中的整体电容，从而调节振荡电路1的输出信号(即输出的频率信号)的振荡频率。

具体地，通过对振荡电路1的预先测试可获得输出信号之频率与控制电压VC的对应关系，在振荡电路1的应用过程中，根据输出信号之频率与控制电压VC的对应关系，相应调节控制电压VC的大小以使振荡电路1提供具有期望频率的输出信号给后端负载。

在一些实施例中，参见图1，振荡电路1还包括负载单元40。负载单元40用于为驱动放大电路20中的晶体管提供直流偏置信号，例如负载单元40可以与第一晶体管M1和第二晶体管M2连接以为第一晶体管M1和第二晶体管M2提供直流偏置信号，因流过电路的电流可根据第一晶体管M1和第二晶体管M2的漏极-源极电压而变化，负载单元40的接入可以保证对应电路振荡所需的最小电流。负载单元40还可以为驱动放大电路20提供负载，以为BAW谐振器提供增益。

在一些实施例中，负载单元40可以包括若干晶体管、电阻等。具体地，参见图1，负载单元40可以包括镜像设置的第一电流提供结构和第二电流提供结构，以分别经两支路为连接的晶体管对提供直流偏置信号；具体地，第一电流提供结构连接驱动放大电路20的一对晶体管中一个晶体管(如第一晶体管M1)的漏极，以为连接的晶体管提供直流偏置信号；第二电流提供结构连接该对晶体管中另一个晶体管(如第二晶体管M2)的漏极，以为连接的晶体管提供直流偏置信号。

具体地，第一电流提供结构包括第五晶体管M4、第三电阻R3和第三电容C3；第二电流提供结构包括第六晶体管M5、第四电阻R4和第四电容C4。

第一电流提供结构中，第五晶体管M4的源极用于接入设定电压VDD，并连接第三电容C3的第一端，漏极分别连接第一晶体管M1的漏极和第三电阻R3的第一端，栅极分别连接第三电容C3的第二端、第三电阻R3的第二端和第六晶体管M5的栅极。其中，第五晶体管M4为PMOS管，第五晶体管M4的源极与第三电容C3的一端连接且接入设定电压VDD，第五晶体管M4的栅极与第三电容C3的另一端连接，且第五晶体管M4的栅极经第三电阻R3与第五晶体管M4的漏极连接，第五晶体管M4的漏极可以与第一晶体管M1的漏极和第二晶体管M2的栅极连接。

第二电流提供结构中，第六晶体管M5的源极用于接入设定电压VDD，并连接第四电容C4的第一端，漏极分别连接第二晶体管M2的漏极和第四电阻R4的第一端，栅极分别连接第四电容C4的第二端、第四电阻R4的第二端。其中，第六晶体管M5可以为PMOS管，第六晶体管M5的源极与第四电容C4的一端连接且接入设定电压VDD，即第六晶体管M5的源极与第五晶体管M4的源极连接且均接入设定电压VDD，第六晶体管M5的栅极与第四电容C4的另一端连接，且第六晶体管M5的栅极经第四电阻R4与第六晶体管M5的漏极连接，第六晶体管M5的栅极与第五晶体管M4的栅极连接，第六晶体管M5的漏极与第二晶体管M2的漏极和第一晶体管M1的栅极连接。

在另一些实施例中，负载单元40也可以为其他电路结构，如负载单元40可以包括若干电阻。具体地，参见图3，负载单元40可以包括镜像设置的第一电流提供结构和第二电流提供结构，以分别经两支路为连接的晶体管对提供直流偏置信号。其中，第一电流提供结构包括第六电阻M6，第六电阻M6的第一端接入设定电压VDD，第二端与第一晶体管M1的漏极连接；第二电流提供结构包括第七电阻M7，第七电阻M7的第一端与第六电阻M6的第一端并接入设定电压VDD，第二端与第二晶体管M2的漏极连接。由此，能够为第一晶体管M1和第二晶体管M2提供直流偏置信号。

上述设定电压VDD可以为对应电路的电源电压，该电源电压可以由相关供电电路或供电设备提供，例如，LDO(low dropout regulator，低压差线性稳压器)等。可以理解的是，为了在驱动放大电路20中具有用于振荡的负电阻，第一晶体管M1和第二晶体管M2的栅极-源极电压需要是不低于其阈值电压。由于第一晶体管M1和第二晶体管M2的栅极-源极电压由尾电流源30确定，所以即使当设定电压VDD被设置为低于在常规LC VCO(电感-电容压控振荡器)中使用的值时，也可以维持振荡。因第一晶体管M1和第二晶体管M2的栅极-源极电压与设定电压VDD无关，因此即使当设定电压VDD低于第一晶体管M1和第二晶体管M2的阈值电压时，振荡电路1也能够振荡。然而，因流过电路的电流根据第一晶体管M1和第二晶体管M2的漏极-源极电压而变化，所以需要保证振荡的最小电流，为此负载单元40为第一晶体管M1和第二晶体管M2提供直流偏置信号。在一些实施例中，偏置电压Vbias可以和设定电压VDD为相同的电压，如由同一电路或设备提供。当然，偏置电压Vbias和设定电压VDD也可以为不同的电压，两者根据振荡电路1的工作需求来确定。

可以理解的是，本申请的振荡电路1中的各晶体管在开关状态下工作，静态电流较低，能够有效减少振荡电路1的功耗。

在一些实施例中，所述振荡电路还包括输出单元(图中未示出)，输出单元分别连接BAW谐振器的两输出端中的一个(即连接第一输出端OUT1或第二输出端OUT2)，以对BAW谐振器输出的频率信号进行处理，得到期望的频率信号。

在本实施例中，参见图4A和图4B，振荡电路1还包括输出单元40，输出单元40连接BAW振荡器10的输出端(如第一输出端OUT1和/或二输出端OUT2)，对BAW振荡器10输出的频率信号进行处理以更好地获取频率信号。

在一些实施例中，参见图4A，输出单元40可以包括缓冲模块41，缓冲模块41的输入端与BAW振荡器10的输出端连接，以对BAW振荡器10的输出进行缓存处理，进而增强驱动能力，从而更好地获取频率信号。

具体地，缓冲模块41包括一反相器、一电容、一电阻，其中，电阻与反相器并联；电容的一端连接反相器的输入端，另一端作为缓存模块41的输入端连接BAW振荡器10的一输出端；反相器的输出端可作为缓存模块41的输出端。

可选地，缓冲模块41的数量可以为两个，分别为第一缓存模块和第二缓存模块。其中，第一缓存模块连接BAW谐振器11的一输出端(如第一输出端OUT1)；第二缓存模块的输入端连接BAW振荡器10的另一输出端(如第二输出端OUT1)。

在一些实施例中，参见图4B，输出单元40可以包括分频模块42，通过分频模块42对接入的频率信号进行分频处理以获得具有目标频率的信号。在一些实施例中，分频模块42的输入端可以与缓存模块41的输出端连接以接入缓存模块输出的信号，从而获得具有目标频率的信号。具体地，参见图4B，缓存模块41的输出端连接分频模块42的输入端，在这种情况下，BAW谐振器输出的频率信号经缓存模块41缓存处理后进入分频模块42，分频模块42对其进行分频处理，以输出具有目标频率的信号。在本实施例中，通过设置不同分频比的分频模块42，可输出不同频率的信号。例如，BAW谐振器11输出的频率信号为2.52GHz，分频模块42采用8分频，振荡电路1最后输出的信号为315MHz。分频模块42可以采用常见的分频器。当然不限于此，分频模块42也可以直接与BAW振荡器10的输出端连接以获取具有目标频率的信号。

以上振荡电路，基于BAW谐振器，可以工作在低功耗下，且具有低相位噪声、低抖动性能以及易于集成的优势；通过设置负载电容C1和/或可变电容单元21的电容参数，可以补偿BAW谐振器的频移，促使BAW振荡器10输出预期的频率信号。

尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。

即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请中，“示例性”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (10)

1.一种振荡电路，其特征在于，所述振荡电路包括具有BAW谐振器的BAW振荡器、驱动放大电路和尾电流源；

所述驱动放大电路耦合到所述BAW振荡器以提供振荡驱动信号；

所述BAW振荡器用于响应所述振荡驱动信号，以输出频率信号；

所述尾电流源具有为所述驱动放大电路提供能量的第一输出端和第二输出端，以使所述驱动放大电路提供所述振荡驱动信号；

其中，所述驱动放大电路包括至少一对晶体管、至少一对可变电容单元和至少一对电阻；各对所述晶体管中，各个所述晶体管的栅极分别通过一个电阻连接所述尾电流源的第一输出端，并通过一个所述可变电容单元连接另一个所述晶体管的漏极；各个所述晶体管的漏极分别连接所述BAW振荡器的一个输出端；各个所述晶体管的源极接地并与所述尾电流源的第二输出端。

2.根据权利要求1所述的振荡电路，其特征在于，所述BAW振荡器还包括负载电容；所述负载电容与所述BAW谐振器并联。

3.根据权利要求1所述的振荡电路，其特征在于，所述至少一对晶体管包括第一晶体管和第二晶体管，所述至少一对电阻包括第一电阻和第二电阻；

所述第一晶体管的栅极通过所述第一电阻连接尾电流源的第一输出端，并通过一个可变电容单元连接所述第二晶体管的漏极，漏极连接所述BAW振荡器的第一输出端，源极接地；所述第二晶体管的栅极通过第二电阻连接所述尾电流源的第二输出端，并通过一个所述可变电容单元连接第一晶体管的漏极，漏极连接所述BAW振荡器的第二输出端，源极接地。

4.根据权利要求1所述的振荡电路，其特征在于，所述尾电流源包括电流源、第三晶体管和第一电容；

所述电流源的输入端用于接入偏置电压，所述电流源的输出端分别连接所述第三晶体管的漏极、第三晶体管的栅极和所述第一电容的第一端；所述第三晶体管的栅极作为所述尾电流源的第一输出端，源极与所述第一电容的第二端连接并作为所述尾电流源的第二输出端；所述第一电容的第二端接地。

5.根据权利要求1或4所述的振荡电路，其特征在于，所述可变电容单元包括第四晶体管和第二电容；

所述第四晶体管的栅极用于接入控制电压，漏极分别连接所述第二电容的第一端和所述驱动放大电路中一个晶体管的漏极，源极分别连接所述第二电容的第二端和所述驱动放大电路中另一个晶体管的栅极。

6.根据权利要求3所述的振荡电路，其特征在于，所述振荡电路还包括负载单元；

所述负载单元分别与所述至少一对晶体管中的各晶体管之漏极连接以为各晶体管提供直流偏置信号。

7.根据权利要求6所述的振荡电路，其特征在于，所述负载单元包括镜像设置的第一电流提供结构和第二电流提供结构；

所述第一电流提供结构连接所述驱动放大电路的一对晶体管中一个晶体管的漏极，以为连接的晶体管提供直流偏置信号；所述第二电流提供结构连接所述一对晶体管中另一个晶体管的漏极，以为连接的晶体管提供直流偏置信号。

8.根据权利要求7所述的振荡电路，其特征在于，所述第一电流提供结构包括第五晶体管、第三电阻和第三电容；所述第二电流提供结构包括第六晶体管、第四电阻和第四电容；

所述第五晶体管的源极用于接入设定电压，并连接所述第三电容的第一端，漏极分别连接所述第一晶体管的漏极和所述第三电阻的第一端，栅极分别连接所述第三电容的第二端、所述第三电阻的第二端和所述第六晶体管的栅极；

所述第六晶体管的源极用于接入设定电压，并连接所述第四电容的第一端，漏极分别连接所述第二晶体管的漏极和所述第四电阻的第一端，栅极分别连接所述第四电容的第二端、所述第四电阻的第二端。

9.根据权利要求7所述的振荡电路，其特征在于，所述第一电流提供结构包括第六电阻，所述第六电阻的第一端接入设定电压，第二端与所述第一晶体管的漏极连接；所述第二电流提供结构包括第七电阻，所述第七电阻的第一端与所述第六电阻的第一端并接入所述设定电压，第二端与所述第二晶体管的漏极连接。

10.根据权利要求1所述的振荡电路，其特征在于，所述振荡电路还包括输出单元，所述输出单元具有用于对接入的信号进行缓存处理的缓存模块和/或用于对所述频率信号进行分频处理的分频模块；

其中，所述缓存模块包括一反相器、一电容、一电阻，其中，所述电阻与所述反相器并联；所述电容的一端连接所述反相器的输入端，另一端作为所述缓存模块的输入端连接所述BAW振荡器的输出端；所述反相器的输出端作为所述缓存模块的输出端；所述分频模块包括分频器。