CN210111976U - 一种时钟相位调节装置及数字系统、信号传输系统 - Google Patents

Abstract

一种时钟相位调节装置及数字系统、信号传输系统，其中时钟相位调节装置包括：用于产生第一时钟信号的第一时钟，用于接收第一时钟信号且根据第一时钟信号产生高频时钟信号和低频时钟信号的锁相环，用于根据高频时钟信号和低频时钟信号产生第二时钟信号的并行时钟信号的串并转换器，用于根据并行时钟信号调节锁相环的输出相位以使得低频时钟信号与第二时钟信号的相位差达到预设的差值范围的控制器。通过该装置可实现锁相环输出的低频时钟信号与来自外部的第二时钟信号之间的相位差达到最小，最大程度地达到本地系统时钟与外部系统时钟之间相位关系的一致性，同时克服以往第二时钟信号一直传输所引起的功耗、辐射问题。

Description

一种时钟相位调节装置及数字系统、信号传输系统

技术领域

本发明创造涉及数字系统技术领域，具体涉及一种时钟相位调节装置及数字系统、信号传输系统。

背景技术

不同数字系统之间的信号传输一直是多系统数字设计所需要面临的重要问题之一，通常采取的技术方案是将所需要传输的信号在另一个时钟域进行异步处理，将信号进行多拍延迟处理或者存进异步FIFO。

例如图1中示意的数字系统，FPGA1在向FPGA2传输信息的过程中，需要将FPGA2的系统时钟2和FPGA1的系统时钟1进行相位对齐，如此来保证信号在传输过程中的有效性。为满足于这一个条件，现有做法是FPGA1直接将频率为AHz的时钟1传输给FPGA2，时钟1经过FPGA2的锁相环之后，输出与时钟1同频同相的时钟2，并将该时钟2作为FPGA2的系统时钟。虽然这种数字系统的设计方式可以达到时钟相位时刻对齐的效果，但是，时钟1必须一直处于传输状态，会产生一定的功耗和热量，还会产生辐射作用，如此必将影响周围其它电路的稳定性，对FPGA构成的数字系统的应用带来不利影响。

发明内容

本发明主要解决的技术问题是如何避免现有数字系统中时钟信号一直传输所引起的功耗、辐射现象。为解决上述技术问题，本申请提供一种时钟相位调节装置及数字系统、信号传输系统。

根据第一方面，一种实施例中提供一种时钟相位调节装置，包括：

第一时钟，用于产生第一时钟信号；

锁相环，与所述第一时钟连接，用于接收所述第一时钟信号且根据所述第一时钟信号产生高频时钟信号和低频时钟信号，所述高频时钟信号和所述低频时钟信号用于形成所述锁相环的多种输出相位；

串并转换器，与所述锁相环连接，还用于与外部的第二时钟连接，所述串并转换器用于接收所述高频时钟信号、所述低频时钟信号和来自于所述第二时钟的第二时钟信号，以及用于根据所述高频时钟信号和所述低频时钟信号产生所述第二时钟信号的并行时钟信号；

控制器，与所述串并转换器和所述锁相环连接，用于接收所述并行时钟信号且根据所述并行时钟信号调节所述锁相环的输出相位，以使得所述低频时钟信号与所述第二时钟信号的相位差达到预设的差值范围。

所述锁相环包括第一输入端、第一输出端、第二输出端和控制端；所述第一输入端与所述第一时钟连接，用于接收所述第一时钟信号；所述第一输出端、所述第二输出端分别用于输出所述第一时钟信号对应的高频时钟信号和低频时钟信号；所述控制端与所述控制器连接，用于接收所述控制器的控制信号，所述控制信号用于调节所述高频时钟信号和所述低频时钟信号以配置出所述锁相环的任意一种输出相位。

所述串并转换器包括第二输入端、第三输入端、第四输入端和第三输出端；所述第二输入端用于接收来自所述第二时钟的第二时钟信号；所述第三输入端、第四输入端分别与所述锁相环的第一输出端、第二输出端连接，分别用于接收所述高频时钟信号和所述低频时钟信号；所述第三输出端与所述控制器连接；所述串并转换器利用所述低频时钟信号对所述第二时钟信号进行移位转换，通过所述高频时钟信号对移位转换后的第二时钟信号进行采样，得到所述并行时钟信号且从所述第三输出端进行输出。

所述控制器用于接收所述并行时钟信号且根据所述并行时钟信号调节所述锁相环的输出相位，包括：所述控制器根据接收到的所述并行时钟信号的格式确定所述低频时钟信号和所述第二时钟信号之间的相位差；所述控制器判断所述相位差在所述差值范围之外，则通过所述控制信号调节所述高频时钟信号和所述低频时钟信号以配置出所述锁相环的下一种输出相位；所述控制器判断所述相位差在所述差值范围之内，则通过所述控制信号锁定所述高频时钟信号和所述低频时钟信号以保持所述锁相环的输出相位；以及所述控制器控制所述串并转换器停止接收来自所述第二时钟的第二时钟信号。

所述高频时钟信号和所述低频时钟信号均为所述第二时钟信号的倍频信号，所述低频时钟信号相比所述第二时钟信号的倍频值为1，所述高频时钟信号相比所述第二时钟信号的倍频值为8、16或32。

所述高频时钟信号相比所述第二时钟信号的倍频值用于设置所述串并转换器的串并转换位数，以及设置所述控制器中预设的差值范围；若所述高频时钟信号相比所述第二时钟信号的倍频值为8，则所述串并转换器的串并转换位数为8，所述控制器中预设的差值范围为0-45°；若所述高频时钟信号相比所述第二时钟信号的倍频值为16，则所述串并转换器的串并转换位数为16，则所述控制器中预设的差值范围为0-22.5°；若所述高频时钟信号相比所述第二时钟信号的倍频值为32，则所述串并转换器的串并转换位数为32，则所述控制器中预设的差值范围为0-11.25°。

根据第二方面，一种实施例中提供一种数字系统，包括：

第一数字设备，设有第二时钟，所述第二时钟用于产生第二时钟信号；

第二数字设备，包括上述第一方面中所述的时钟相位调节装置，其中所述串并转换器与所述第一数字设备连接，用于接收来自所述第一数字设备的第二时钟信号；所述控制器也与所述第一数字设备连接，用于在所述低频时钟信号与所述第二时钟信号的相位差达到预设的差值范围时，控制所述第一数字设备停止向所述串并转换器发送所述第二时钟信号。

在所述第一数字设备或者所述第二数字设备启动时，所述第一数字设备向所述第二数字设备发送所述第二时钟信号。

根据第三方面，一种实施例中提供一种信号传输系统，包括上述第二方面所述的数字系统，还包括与所述第一数字设备相配合的信号发送设备以及与所述第二数字设备配合的信号接收设备；

所述信号发送设备用于在所述第一数字设备响应于所述第二数字设备的控制且停止向所述串并转换器发送所述第二时钟信号之后，向所述信号接收设备发送信号；

所述信号接收设备用于在接收到所述信号发送设备发送的信号之后，利用所述串并转换器产生的低频时钟信号对接收到的信号进行同步处理。

本申请的有益效果是：

依据上述实施例的一种时钟相位调节装置及数字系统、信号传输系统，其中时钟相位调节装置包括：用于产生第一时钟信号的第一时钟，用于接收第一时钟信号且根据第一时钟信号产生高频时钟信号和低频时钟信号的锁相环，用于接收高频时钟信号、低频时钟信号和第二时钟信号以及用于根据高频时钟信号和低频时钟信号产生第二时钟信号的并行时钟信号的串并转换器，用于接收并行时钟信号且根据并行时钟信号调节锁相环的输出相位以使得低频时钟信号与第二时钟信号的相位差达到预设的差值范围的控制器。第一方面，由于锁相环和串并转换器的配合作用，使得控制器能够根据串并转换器输出的并行时钟信号来来灵活地调节锁相环的输出相位，便于实现锁相环输出的低频时钟信号与来自外部的第二时钟信号之间的相位差达到最小，最大程度地达到本地系统时钟与外部系统时钟之间相位关系的一致性；第二方面，对于该时钟相位调节装置构建的数字系统，能够在第一数字设备发送一段时间的第二时钟信号期间使得第二数字设备较为准确地锁定锁相环的输出相位，避免了以往第一数字设备需要一直发送第二时钟信号的情形发生，如此可以减少第二时钟信号一直传输所引起的功耗、辐射问题，增强信号传输时的通信稳定性。

附图说明

图1为现有数字系统的结构示意图；

图2为本申请的时钟相位调节装置的结构示意图；

图3为本申请的数字系统的结构图示意图；

图4为本申请的信号传输系统的结构示意图；

图5为低频时钟信号和第二时钟信号的相位关系示意图，其中图5a为相位差在0-45°内的相位关系，图5b为相位差在45-90°内的相位关系，图5c是相位差在90-135°内的相位关系，图5d是相位差在135-180°内的相位关系，图5e为相位差在180-225°内的相位关系，图5f为相位差在225-270°内的相位关系，图5g是相位差在270-315°内的相位关系，图5h是相位差在315-360°内的相位关系。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。

另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。

本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。

为清楚地理解本申请的技术方案，这里对一下技术术语进行说明。

FPGA，作为一种可编程逻辑器件，其集成度高且逻辑资源丰富，开发起来十分便捷，并且，由于FPGA处理速度快，在数字信号处理或硬件算法的实现上具有独到的优势。

串并转换，是完成串行传输和并行传输这两种传输方式之间转换的技术。通常借助移位寄存器可以实现并行和串行输入和输出，常配置为“串行输入，并行输出”(SIPO)或“并行输入，串行输出”(PISO)。其中，配置为SIPO时，此配置允许数据从串行格式转换为并行格式。

锁相环，是一种反馈控制电路，简称PLL，其特点是利用外部输入的参考信号控制环路内部振荡信号的频率和相位。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环在工作过程中，当输出信号的频率成比例地反映输入信号的频率时，输出电压与输入电压保持固定的相位差值，这样输出电压与输入电压的相位就被锁住了。

下面将通过一些实施例对本申请的技术方案进行介绍。

实施例一、

请参考图2，本申请提供一种时钟相位调节装置1，其主要包括第一时钟11、锁相环12、串并转换器13和控制器14，下面分别说明。

第一时钟11用于产生第一时钟信号。

锁相环12与第一时钟连接，用于接收第一时钟信号且根据该第一时钟信号产生高频时钟信号和低频时钟信号，这里的高频时钟信号和低频时钟信号用于形成锁相环12的多种输出相位。

串并转换器13与锁相环12连接，还用于与外部的第二时钟21连接，该串并转换器13用于接收高频时钟信号、低频时钟信号和来自于第二时钟21的第二时钟信号，以及用于根据该高频时钟信号和低频时钟信号产生第二时钟信号的并行时钟信号。

控制器14与串并转换器13和锁相环12连接，用于接收并行时钟信号且根据该并行时钟信号调节锁相环12的输出相位，以使得低频时钟信号与第二时钟信号的相位差达到预设的差值范围。

进一步地，锁相环12包括第一输入端121、第一输出端122、第二输出端123和控制端124。其中，第一输入端121与第一时钟11连接，用于接收第一时钟信号；第一输出端122、第二输出端123分别用于输出第一时钟信号对应的高频时钟信号和低频时钟信号；控制端124与控制器14连接，用于接收控制器14的控制信号，该控制信号用于调节高频时钟信号和低频时钟信号以配置出锁相环12的任意一种输出相位。

进一步地，串并转换器13包括第二输入端131、第三输入端132、第四输入端133和第三输出端134。其中，第二输入端131用于接收来自第二时钟21的第二时钟信号；第三输入端132、第四输入端133分别与锁相环12的第一输出端122、第二输出端123连接，分别用于接收高频时钟信号和低频时钟信号；第三输出端134与控制器14连接。

需要说明的是，串并转换器13利用低频时钟信号对第二时钟信号进行移位转换，通过高频时钟信号对移位转换后的第二时钟信号进行采样，得到并行时钟信号且从第三输出端134进行输出。

进一步地，控制器14用于接收并行时钟信号且根据该并行时钟信号调节锁相环12的输出相位。调节的过程可以描述为：(1)控制器14根据接收到的并行时钟信号的格式确定低频时钟信号和第二时钟信号之间的相位差；(2)控制器14判断确定的相位差在差值范围之外，则通过控制信号调节高频时钟信号和低频时钟信号以配置出锁相环12的下一种输出相位；(3)控制器14判断确定的相位差在差值范围之内，则通过控制信号锁定高频时钟信号和低频时钟信号以保持锁相环12的输出相位，以及控制器14控制串并转换器13停止接收来自第二时钟21的第二时钟信号。

在本实施例中，高频时钟信号和低频时钟信号均为第二时钟信号的倍频信号，其中，低频时钟信号相比第二时钟信号的倍频值为1，高频时钟信号相比第二时钟信号的倍频值为8、16或32。

在本实施例中，高频时钟信号相比第二时钟信号的倍频值用于设置串并转换器13的串并转换位数，以及设置控制器14中预设的差值范围。具体地：(1)若高频时钟信号相比第二时钟信号的倍频值为8，则串并转换器13的串并转换位数为8，则控制器14中预设的差值范围为0-45°；(2)若高频时钟信号相比第二时钟信号的倍频值为16，则串并转换器13的串并转换位数为16，则控制器14中预设的差值范围为0-22.5°；(3)若高频时钟信号相比第二时钟信号的倍频值为32，则串并转换器13的串并转换位数为32，则控制器中预设的差值范围为0-11.25°。

为清楚地了解本实施例中公开的时钟相位调节装置的结构、性能，这里将根据一个具体的实施例对该时钟相位调节装置的原理进行详细说明。

假设第一时钟信号、第二时钟信号的频率均是125MHz，锁相环12可以调节8个相位，则锁相环12产生的低频时钟信号的频率是125MHz，产生的高频时钟信号的频率是1GHz(125MHz乘以8个相位)；此外，设置串并转换器13的串并转换位数为8，设置控制器14中预设的差值范围为0-45°，也就是说串并转换器13的工作模式为1G/125M比1，即8:1的串并转换效率。

在第二时钟信号以125MHz且串行的方式到达串并转换器13的第二输入端131时，串并转换器13利用125MHz的低频时钟信号对第二时钟信号进行移位转换，通过1GHz的高频时钟信号对移位转换后的第二时钟信号进行采样，得到125MHz且8位并行输出的并行时钟信号。由于低频时钟信号和第二时钟信号之间存在的相位差，所以并行时钟信号的格式因相位差的大小而存在差异，具体可以参考图5。

在该具体实施中，由于锁相环12可以调节8个相位，所以锁相环12的输出相位是360°除以8再分别乘以0～7，即0°、45°、90°、135°、180°、225°、270°、315°。在各种输出相位的情况下，分别确定低频时钟信号和第二时钟信号之间的相位差，相位差可能的取值范围分别是0-45°、45-90°、90-135°、135-180°、180-225°、225-270°、270-315°、315-360°。

情况一，在相位差属于0-45°(不包括45°)的情况下，参见图5a，并行时钟信号的格式为b00001111；

情况二，在相位差属于45-90°(不包括90°)的情况下，参见图5b，并行时钟信号的格式为b10000111

情况三，在相位差属于90-135°(不包括135°)的情况下，参见图5c，并行时钟信号的格式为b11000011；

情况四，在相位差属于135-180°(不包括180°)的情况下，参见图5d，并行时钟信号的格式为b11100001；

情况五，在相位差属于180-225°(不包括225°)的情况下，参见图5e，并行时钟信号的格式为b11110000；

情况六，在相位差属于225-270°(不包括270°)的情况下，参见图5f，并行时钟信号的格式为b01111000；

情况七，在相位差属于270-315°(不包括315°)的情况下，参见图5g，并行时钟信号的格式为b00111100；

情况八，在相位差属于315-360°(不包括360°)的情况下，参见图5h，并行时钟信号的格式为b00011110。

由此可以看出，相位差的一种取值范围对应于一种并行时钟信号的格式，那么，控制器14就可以通过并行时钟信号的格式来确定当前相位差的所属取值范围。为尽量保持低频时钟信号和第二时钟信号的相位一致性，达到相位对齐的效果。在本具体实施中优选地选择情况一作为控制器14的判断条件，即控制器14判断相位差在差值范围0-45°之外，则通过控制信号调节高频时钟信号和低频时钟信号以配置出锁相环的下一种输出相位(如45°、90°、135°、180°、225°、270°或315°)；控制器14判断相位差在差值范围0-45°之内，则通过控制信号锁定高频时钟信号和低频时钟信号以保持锁相环12的输出相位(如0°)，以及控制器14控制串并转换器13停止接收来自第二时钟21的第二时钟信号，也就是说此时对锁相环12的配置操作已经完成，可以采用低频时钟信号来替代第二时钟信号。

本领域的技术人员可以理解，根据上面具体实施例的介绍，容易理解锁相环12设置成16个相位时，即高频时钟信号相比第二时钟信号的倍频值为16时，控制器14如何根据16位的并行时钟信号的格式来判断相位差是否在取值范围0-22.5°内；此外，也容易理解锁相环12设置成32个相位时，即高频时钟信号相比第二时钟信号的倍频值为32时，控制器14如何根据32位的并行时钟信号的格式来判断相位差是否在取值范围0-11.25°内。这里不再进行赘述。

需要说明的是，在本实施例中，控制器14仅实现了简单的逻辑判断功能，内置的判断条件由用户进行事先设定，不需要付出创造性的劳动即可实现，因此可认为控制器14的逻辑判断功能和控制功能属于现有技术。

实施例二、

请参考图3，本申请还公开一种数字系统，其主要包括第一数字设备2和第二数字设备3，下面分别说明。

第一数字设备2设有第二时钟21，该第二时钟21用于产生第二时钟信号。

第二数字设备3包括实施例一种公开的时钟相位调节装置1，其中串并转换器13与第一数字设备2连接，用于接收来自第一数字设备2的第二时钟信号；控制器14也与第一数字设备2连接，用于在低频时钟信号与第二时钟信号的相位差达到预设的差值范围时，控制第一数字设备2停止向串并转换器发送第二时钟信号。

进一步地，第一数字设备2还设有控制电路22，该控制电路22用于第二数字设备3中控制器14的指令，响应于指令并实现一定的控制逻辑以对第二时钟21是否发出第二时钟信号进行控制。

进一步地，在第一数字设备2或者第二数字设备3启动(如开机、掉电重启)时，第一数字设备2向第二数字设备3发送第二时钟信号。

例如，第三数字设备3开机时，为了保证与第一数字设备的系统时钟同步，控制电路22控制第二时钟21发出第二时钟信号，控制器14判断并行时钟信号对应的相位差是否在0-45°的范围内，若不在该范围内则控制锁相环12产生下一种输出相位并根据新的并行时钟信号继续判断，若在该范围内则控制锁相环12保持产生0°的输出相位并且通过控制电路22来使得第二时钟21停止发出第二时钟信号。此后，第二数字设备3就获得了与第一数字设备2同步时钟的低频时钟信号。

在另一种实施例中，第一数字设备2、第二数字设备3可以均是FPGA组件，在第一个FPGA上通过逻辑电路分别实现第二时钟21、控制电路22的功能，在第二个FPGA上通过逻辑电路分别实第一时钟11、锁相环12、串并转换器13和控制器14的功能。

实施例三、

请参考图4，本申请还公开一种信号传输系统，其主要包括上述实施例二中的数字系统，还包括与第一数字设备2相配合的信号发送设备4以及与第二数字设备3配合的信号接收设备5。

该信号发送设备用于在第一数字设备2响应于第二数字设备3的控制且停止向串并转换器13发送第二时钟信号之后，向信号接收设备5发送信号。

信号接收设备5用于在接收到信号发送设备发送的信号之后，利用串并转换器产生的低频时钟信号对接收到的信号进行同步处理。

本领域的技术人员可以理解，利用第一数字设备2和第二数字设备3进行时钟信号的相位调整操作之后，可以使得第二数字设备3中低频时钟信号的频率、相位与第一数字设备2中第二时钟信号的频率、相位均保持一致，达到相位对齐的效果，且不再传输第二时钟信号。信号接收设备5接收到信号发送设备4发送过来的信号之后，在低频时钟信号的作用下进行同步处理，相当于在第二时钟信号的时钟域内进行处理，能够实现信号处理的同步性、稳定性，为信号接收设备5能够可靠地接收信号提供了有力的技术支持。

以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (9)

1.一种时钟相位调节装置,其特征在于，包括：

第一时钟，用于产生第一时钟信号；

锁相环，与所述第一时钟连接，用于接收所述第一时钟信号且根据所述第一时钟信号产生高频时钟信号和低频时钟信号，所述高频时钟信号和所述低频时钟信号用于形成所述锁相环的多种输出相位；

串并转换器，与所述锁相环连接，还用于与外部的第二时钟连接，所述串并转换器用于接收所述高频时钟信号、所述低频时钟信号和来自于所述第二时钟的第二时钟信号，以及用于根据所述高频时钟信号和所述低频时钟信号产生所述第二时钟信号的并行时钟信号；

控制器，与所述串并转换器和所述锁相环连接，用于接收所述并行时钟信号且根据所述并行时钟信号调节所述锁相环的输出相位，以使得所述低频时钟信号与所述第二时钟信号的相位差达到预设的差值范围。

2.如权利要求1所述的时钟相位调节装置，其特征在于，所述锁相环包括第一输入端、第一输出端、第二输出端和控制端；

所述第一输入端与所述第一时钟连接，用于接收所述第一时钟信号；所述第一输出端、所述第二输出端分别用于输出所述第一时钟信号对应的高频时钟信号和低频时钟信号；所述控制端与所述控制器连接，用于接收所述控制器的控制信号，所述控制信号用于调节所述高频时钟信号和所述低频时钟信号以配置出所述锁相环的任意一种输出相位。

3.如权利要求2所述的时钟相位调节装置，其特征在于，所述串并转换器包括第二输入端、第三输入端、第四输入端和第三输出端；

所述第二输入端用于接收来自所述第二时钟的第二时钟信号；所述第三输入端、第四输入端分别与所述锁相环的第一输出端、第二输出端连接，分别用于接收所述高频时钟信号和所述低频时钟信号；所述第三输出端与所述控制器连接；

所述串并转换器利用所述低频时钟信号对所述第二时钟信号进行移位转换，通过所述高频时钟信号对移位转换后的第二时钟信号进行采样，得到所述并行时钟信号且从所述第三输出端进行输出。

4.如权利要求3所述的时钟相位调节装置，其特征在于，所述控制器用于接收所述并行时钟信号且根据所述并行时钟信号调节所述锁相环的输出相位，包括：

所述控制器根据接收到的所述并行时钟信号的格式确定所述低频时钟信号和所述第二时钟信号之间的相位差；

所述控制器判断所述相位差在所述差值范围之外，则通过所述控制信号调节所述高频时钟信号和所述低频时钟信号以配置出所述锁相环的下一种输出相位；

所述控制器判断所述相位差在所述差值范围之内，则通过所述控制信号锁定所述高频时钟信号和所述低频时钟信号以保持所述锁相环的输出相位；以及所述控制器控制所述串并转换器停止接收来自所述第二时钟的第二时钟信号。

5.如权利要求1-4中任一项所述的时钟相位调节装置，其特征在于，所述高频时钟信号和所述低频时钟信号均为所述第二时钟信号的倍频信号，所述低频时钟信号相比所述第二时钟信号的倍频值为1，所述高频时钟信号相比所述第二时钟信号的倍频值为8、16或32。

6.如权利要求5所述的时钟相位调节装置，其特征在于，所述高频时钟信号相比所述第二时钟信号的倍频值用于设置所述串并转换器的串并转换位数，以及设置所述控制器中预设的差值范围；

若所述高频时钟信号相比所述第二时钟信号的倍频值为8，则所述串并转换器的串并转换位数为8，所述控制器中预设的差值范围为0-45°；

若所述高频时钟信号相比所述第二时钟信号的倍频值为16，则所述串并转换器的串并转换位数为16，则所述控制器中预设的差值范围为0-22.5°；

若所述高频时钟信号相比所述第二时钟信号的倍频值为32，则所述串并转换器的串并转换位数为32，则所述控制器中预设的差值范围为0-11.25°。

7.一种数字系统，其特征在于，包括：

第一数字设备，设有第二时钟，所述第二时钟用于产生第二时钟信号；

第二数字设备，包括如权利要求1-6中任一项所述的时钟相位调节装置，其中所述串并转换器与所述第一数字设备连接，用于接收来自所述第一数字设备的第二时钟信号；所述控制器也与所述第一数字设备连接，用于在所述低频时钟信号与所述第二时钟信号的相位差达到预设的差值范围时，控制所述第一数字设备停止向所述串并转换器发送所述第二时钟信号。

8.如权利要求7所述的数字系统，其特征在于，在所述第一数字设备或者所述第二数字设备启动时，所述第一数字设备向所述第二数字设备发送所述第二时钟信号。

9.一种信号传输系统，其特征在于，包括权利要求7-8中任一项所述的数字系统，还包括与所述第一数字设备相配合的信号发送设备以及与所述第二数字设备配合的信号接收设备；

所述信号发送设备用于在所述第一数字设备响应于所述第二数字设备的控制且停止向所述串并转换器发送所述第二时钟信号之后，向所述信号接收设备发送信号；

所述信号接收设备用于在接收到所述信号发送设备发送的信号之后，利用所述串并转换器产生的低频时钟信号对接收到的信号进行同步处理。

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