CN205542791U - 半导体器件 - Google Patents

Abstract

本实用新型提供一种半导体器件，本实用新型的课题在于提高半导体器件的可靠性。半导体器件具有：半导体衬底、第一导电型的第一半导体区域、第一导电型的第二半导体区域、第二导电型的第三半导体区域、元件隔离绝缘膜、第一电极、层间绝缘膜、第一插塞、第二插塞及第三插塞等。在半导体衬底(SUB)上形成有p型阱(PW1)，在p型阱(PW1)内彼此分离地形成有n⁺型半导体区域(NR1)和p⁺型半导体区域(PR1)。n⁺型半导体区域(PR1)是双极型晶体管的发射极用的半导体区域，p型阱(PW1)及p⁺型半导体区域(PR1)是双极型晶体管的基极用的半导体区域。在n⁺型半导体区域(NR1)和p⁺型半导体区域(PR1)之间的元件隔离区域(LS)上形成有电极(FP)，电极(FP)的至少一部分埋入在形成于元件隔离区域(LS)的槽(TR)内。电极(FP)与n⁺型半导体区域(NR1)电连接。

Description

半导体器件

技术领域

本实用新型涉及半导体器件，能够良好地用于例如具有双极型晶体管的半导体器件。

背景技术

通过在半导体衬底上形成发射极用的半导体区域、基极用的半导体区域和集电极用的半导体区域，制造具有双极型晶体管的半导体器件。

日本特开2007-329317号公报(专利文献1)及日本特开昭60-103661号公报(专利文献2)记载了与具有双极型晶体管的半导体器件相关的技术。

现有技术文献

专利文献

专利文献1：日本特开2007-329317号公报

专利文献2：日本特开昭60-103661号公报

实用新型内容

在具有双极型晶体管的半导体器件中，也期望能够尽可能地提高可靠性。

其他的课题和新特征从本说明书的记载及附图明确。

根据一实施方式，半导体器件是具有双极型晶体管的半导体器件。所述半导体器件具有：半导体衬底；在所述半导体衬底上形成的第一导电型的第一半导体区域；在所述第一半导体区域上彼此分离地形成的所述第一导电型的第二半导体区域及第二导电型的第三半导体区域；在所述第二半导体区域与所述第三半导体区域之间的所述半导体衬底的主面上形成的元件隔离绝缘膜；和在所述元件隔离绝缘膜上形成的第一电极。所述半导体器件还具有：以覆盖所述元件隔离绝缘膜及所述第一电极的方式形成在所述半导体衬底上的层间绝缘膜；和埋入在所述层间绝缘膜内的第一插塞、第二插塞及第三插塞。所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度高，所述第一半导体区域及所述第二半导体区域是所述双极型晶体管的基极用的半导体区域，所述第三半导体区域是所述双极型晶体管的发射极用的半导体区域。所述第一插塞配置在所述第三半导体区域上，与所述第三半导体区域电连接，所述第二插塞配置在所述第一电极上，与所述第一电极电连接，所述第三插塞配置在所述第二半导体区域上，与所述第二半导体区域电连接，所述第一插塞和所述第二插塞电连接，在俯视时，所述第一电极形成在所述第二半导体区域与所述第三半导体区域之间，所述第一电极的至少一部分埋入在形成于所述元件隔离绝缘膜的第一槽内。

实用新型效果

根据一实施方式，能够提高具有双极型晶体管的半导体器件的可靠性。

附图说明

图1是一实施方式的半导体器件的主要部分剖视图。

图2是一实施方式的半导体器件的主要部分俯视图。

图3是一实施方式的半导体器件的主要部分俯视图。

图4是一实施方式的半导体器件的制造工序中的主要部分剖视图。

图5是与图4相同的半导体器件的制造工序中的主要部分剖视图。

图6是接着图4的半导体器件的制造工序中的主要部分剖视图。

图7是与图6相同的半导体器件的制造工序中的主要部分剖视图。

图8是接着图6的半导体器件的制造工序中的主要部分剖视图。

图9是与图8相同的半导体器件的制造工序中的主要部分剖视图。

图10是接着图8的半导体器件的制造工序中的主要部分剖视图。

图11是与图10相同的半导体器件的制造工序中的主要部分剖视图。

图12是接着图10的半导体器件的制造工序中的主要部分剖视图。

图13是与图12相同的半导体器件的制造工序中的主要部分剖视图。

图14是接着图12的半导体器件的制造工序中的主要部分剖视图。

图15是与图14相同的半导体器件的制造工序中的主要部分剖视图。

图16是接着图14的半导体器件的制造工序中的主要部分剖视图。

图17是与图16相同的半导体器件的制造工序中的主要部分剖视图。

图18是接着图16的半导体器件的制造工序中的主要部分剖视图。

图19是与图18相同的半导体器件的制造工序中的主要部分剖视图。

图20是接着图18的半导体器件的制造工序中的主要部分剖视图。

图21是与图20相同的半导体器件的制造工序中的主要部分剖视图。

图22是接着图20的半导体器件的制造工序中的主要部分剖视图。

图23是与图22相同的半导体器件的制造工序中的主要部分剖视图。

图24是接着图22的半导体器件的制造工序中的主要部分剖视图。

图25是与图24相同的半导体器件的制造工序中的主要部分剖视图。

图26是接着图24的半导体器件的制造工序中的主要部分剖视图。

图27是与图26相同的半导体器件的制造工序中的主要部分剖视图。

图28是接着图26的半导体器件的制造工序中的主要部分剖视图。

图29是与图28相同的半导体器件的制造工序中的主要部分剖视图。

图30是接着图28的半导体器件的制造工序中的主要部分剖视图。

图31是与图30相同的半导体器件的制造工序中的主要部分剖视图。

图32是第一研究例的半导体器件的主要部分剖视图。

图33是第二研究例的半导体器件的主要部分剖视图。

图34是表示元件隔离区域中的槽的深度和发射极/基极间的击穿电压之间的相关性的图表。

图35是第一变形例的半导体器件的主要部分俯视图。

图36是第二变形例的半导体器件的主要部分剖视图。

图37是第二变形例的半导体器件的主要部分俯视图。

图38是另一实施方式的半导体器件的主要部分剖视图。

图39是另一实施方式的半导体器件的主要部分俯视图。

图40是另一实施方式的半导体器件的主要部分俯视图。

其中，附图标记说明如下：

EP 外延层

FP、FP2 电极

IL 层间绝缘膜

LS 元件隔离区域

M1B 基极用布线

M1C 集电极用布线

M1E 发射极用布线

NB n⁺型埋入区域

NR1、NR2 n⁺型半导体区域

NS n⁺型沉降区域

NW1 n型阱

PR1 p⁺型半导体区域

PW1 p型阱

SB 衬底主体

SUB 半导体衬底

TR、TR2 槽

PGB 基极用插塞

PGC 集电极用插塞

PGE 发射极用插塞

PGF、PGF2 插塞

具体实施方式

在以下的实施方式中，为了方便，在必要时，分成多个章节或实施方式来进行说明，但除了特别明示的情况以外，它们之间相互并不是没有关系，而是一方是另一方的一部分或全部的变形例、详细、补充说明等的关系。另外，在以下的实施方式中，提及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况及原理上明确限定于特定的数的情况等以外，不限于该提及的数，也可以是提及的数以上或以下。而且，在以下的实施方式中，其构成要素(也包含要件步骤等)除了特别明示的情况及原理上明确是必须的情况等以外，当然也不一定是必须的。同样，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况及原理上明确并不是这样的情况等以外，包含实质上与其形状等近似或类似的结构等。这关于上述数值及范围也是同样的。

以下，基于附图详细说明实施方式。此外，在用于说明实施方式的全部附图中，对具有同一功能的部件标注同一附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别必要时以外，原则上不重复同一或同样的部分的说明。

另外，在实施方式所使用的附图中，即使是剖视图，为了易于观察附图，也有省略影线的情况。另外，即使是俯视图，为了易于观察图面，也有标注影线的情况。

(实施方式1)

(关于半导体器件的构造)

参照附图说明本实施方式的半导体器件。图1是本实施方式的半导体器件的主要部分剖视图，图2及图3是本实施方式的半导体器件的主要部分俯视图。图2和图3表示相同的平面区域。为了易于理解，在图2中，对p⁺型半导体区域PR1、n⁺型半导体区域NR1、n⁺型半导体区域NR2及电极FP标注了细的倾斜的影线，在图3中，对p⁺型半导体区域PR1、n⁺型半导体区域NR1及n⁺型半导体区域NR2标注细的倾斜的影线，对元件隔离区域LS标注粗的倾斜的影线。另外，在图3中，用虚线表示在元件隔离区域LS中形成的槽TR的位置。图2及图3的A-A线的剖视图与图1大致对应。

本实施方式的半导体器件是具有双极型晶体管的半导体器件。

以下，关于本实施方式的半导体器件的构造，参照图1～图3具体说明。

如图1～图3所示，双极型晶体管形成在半导体衬底SUB的主面上。

半导体衬底SUB具有：衬底主体SB，其为由被掺入了例如硼(B)等的p型杂质的p型的单晶硅等构成的半导体衬底；以及外延层(半导体层、外延半导体层)EP，其形成在衬底主体SB的主面上且由p^-型的单晶硅等构成。由此，半导体衬底SUB是所谓的外延晶圆。衬底主体SB和外延层EP具有相同的导电型(这里是p型)，但衬底主体SB的杂质浓度(p型杂质浓度)比外延层EP的杂质浓度(p型杂质浓度)高，衬底主体SB的电阻率(比电阻)比外延层EP的电阻率(比电阻)低。

这里，将外延层EP中的维持为p^-型的状态的区域称为p^-型外延层EP1。在外延层EP内，形成有n⁺型埋入区域NB的上部、n型阱NW1、p型阱PW1、n⁺型半导体区域NR1、p⁺型半导体区域PR1、n⁺型半导体区域NR2及n⁺型沉降区域NS，但除了这些以外的区域与p^-型外延层EP1对应。因此，p^-型外延层EP1具有与衬底主体SB相同的导电型(这里是p型)，但p^-型外延层EP1的杂质浓度(p型杂质浓度)比衬底主体SB的杂质浓度(p型杂质浓度)低，p^-型外延层EP1的电阻率比衬底主体SB的电阻率高。

在半导体衬底SUB的主面(上表面)上形成有由绝缘膜构成的元件隔离区域(元件隔离绝缘膜、场绝缘膜)LS。能够将元件隔离区域LS视为元件隔离绝缘膜。这里，示出了形成通过LOCOS法形成的LOCOS氧化膜来作为元件隔离区域LS的情况，但作为其他形态，还能够使用通过STI法形成的STI绝缘膜来作为元件隔离区域LS。

这里，LOCOS氧化膜(LOCOS隔离膜)是指，通过LOCOS(Local oxidation ofsilicon：硅的局部氧化)法形成的氧化膜(氧化硅膜)。LOCOS法是指，在半导体衬底的主面上形成耐氧化膜(例如氮化硅膜)之后，对半导体衬底进行热氧化，由此，在未被耐氧化膜覆盖的区域的半导体衬底的主面上选择性(局部)地形成热氧化膜(LOCOS氧化膜)的方法，所形成的热氧化膜是LOCOS氧化膜(LOCOS隔离膜)。

另外，STI绝缘膜(STI隔离膜)是通过STI(Shallow Trench Isolatlon：浅槽沟道隔离)法形成的绝缘膜。STI法是指，在半导体衬底的主面上形成槽之后将绝缘膜埋入该槽的方法，被埋入该槽的绝缘膜是STI绝缘膜(STI隔离膜)。

在半导体衬底SUB中，在衬底主体SB和外延层EP之间，形成有高浓度地掺入(掺杂)了n型杂质的n⁺型埋入区域NB。n⁺型埋入区域NB是高浓度地掺入了n型杂质的n⁺型的半导体区域。

在外延层EP内形成有n型阱NW1，在n型阱NW1内形成有p型阱PW1，在p型阱PW1内形成有n⁺型半导体区域NR1及p⁺型半导体区域PR1。

n型阱NW1形成在n+型埋入区域NB上，n型阱NW1的底面(下表面)与n⁺型埋入区域NB接触。n型阱NW1的侧面与p^-型外延层EP1接触。另外，n型阱NW1的侧面位于元件隔离区域LS的下方。n型阱NW1是n型的半导体区域。

p型阱PW1以被n型阱NW1内包的方式形成。因此，p型阱PW1的底面(下表面)及侧面与n型阱NW1接触。另外，p型阱PW1的侧面位于元件隔离区域LS的下方。p型阱PW1是p型的半导体区域。

n⁺型半导体区域NR1以被p型阱PW1内包的方式形成。因此，n⁺型半导体区域NR1的底面(下表面)及侧面与p型阱PW1接触。n⁺型半导体区域NR1不与n型阱NW1接触，在n⁺型半导体区域NR1和n型阱NW1之间，夹设有p型阱PW1的一部分。

p⁺型半导体区域PR1以被p型阱PW1内包的方式形成。因此，p⁺型半导体区域PR1的底面(下表面)及侧面与p型阱PW1接触。p⁺型半导体区域PR1不与n型阱NW1接触，在p⁺型半导体区域PR1和n型阱NW1之间，夹设有p型阱PW1的一部分。另外，在p型阱PW1内形成有n⁺型半导体区域NR1和p⁺型半导体区域PR1，但p⁺型半导体区域PR1和n⁺型半导体区域NR1相互不接触，分离地形成。

n⁺型半导体区域NR1及p⁺型半导体区域PR1形成在外延层EP的表层部，因此，形成在半导体衬底SUB的表层部。因此，n⁺型半导体区域NR1的上表面和p⁺型半导体区域PR1的上表面与外延层EP的上表面(半导体衬底SUB的上表面)一致。在n⁺型半导体区域NR1上和p⁺型半导体区域PR1上，未形成有元件隔离区域LS，在俯视时，n⁺型半导体区域NR1的周围被元件隔离区域LS包围，另外，p⁺型半导体区域PR1的周围也被元件隔离区域LS包围。即，n⁺型半导体区域NR1、p⁺型半导体区域PR1和后述的n⁺型半导体区域NR2分别在半导体衬底SUB的主面上形成在周围被元件隔离区域LS包围的活性区域(未形成元件隔离区域LS的区域)。

这里，“俯视”对应于从与半导体衬底SUB的主面平行的平面观察的情况。

在n型阱NW1内，还形成有n⁺型半导体区域NR2及n⁺型沉降区域NS。n⁺型半导体区域NR2形成在外延层EP的表层部，因此，形成在半导体衬底SUB的表层部。由此，n⁺型半导体区域NR2的上表面与外延层EP的上表面(半导体衬底SUB的上表面)一致。在n⁺型半导体区域NR2上未形成元件隔离区域LS，在俯视时，n⁺型半导体区域NR2的周围被元件隔离区域LS包围。

另外，在俯视时，在n⁺型半导体区域NR1和n⁺型半导体区域NR2之间配置有p⁺型半导体区域PR1。因此，在俯视时，在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间，夹设有元件隔离区域LS，在p⁺型半导体区域PR1和n⁺型半导体区域NR2之间，也夹设有元件隔离区域LS。

n⁺型沉降区域NS以到达n⁺型埋入区域NB的方式形成。因此，n⁺型沉降区域NS的底面(下表面)与n⁺型埋入区域NB接触。n⁺型沉降区域NS的侧面与n型阱NW1内接触。n⁺型半导体区域NR2以被n⁺型沉降区域NS内包的方式形成。因此，n⁺型半导体区域NR2的底面(下表面)及侧面与n⁺型沉降区域NS接触。在n⁺型半导体区域NR2和n⁺型埋入区域NB之间，夹设有n⁺型沉降区域NS。另外，n⁺型沉降区域NS和p型阱PW1不接触，在n⁺型沉降区域NS和p型阱PW1之间，夹设有n型阱NW1的一部分。n⁺型沉降区域NS是高浓度地掺入n型杂质的n⁺型的半导体区域。

n⁺型半导体区域NR2、n⁺型沉降区域NS和n⁺型埋入区域NB成为连续地连接的状态。n⁺型半导体区域NR2、n⁺型沉降区域NS和n⁺型埋入区域NB都比n型阱NW1的杂质浓度高。因此，n⁺型半导体区域NR2成为经由n⁺型沉降区域NS以低电阻与n⁺型埋入区域NB电连接的状态。

n⁺型半导体区域NR1、p⁺型半导体区域PR1和n⁺型半导体区域NR2相互分离，在俯视时，在n⁺型半导体区域NR1和n⁺型半导体区域NR2之间形成有p⁺型半导体区域PR1。由此，n+型半导体区域NR1、p⁺型半导体区域PR1和n⁺型半导体区域NR2相互不接触。在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间，存在元件隔离区域LS，在n⁺型半导体区域NR2和p⁺型半导体区域PR1之间，也存在元件隔离区域LS。

另外，在夹设在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间的元件隔离区域LS的正下方，存在p型阱PW1。即，在位于n⁺型半导体区域NR1和p⁺型半导体区域PR1之间的元件隔离区域LS的下方，延伸着p型阱PW1。因此，位于n⁺型半导体区域NR1和P⁺型半导体区域PR1之间的元件隔离区域LS的下表面与p型阱PW1接触。因此，在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间，夹设有p型阱PW1的一部分。

另外，在夹设在n⁺型半导体区域NR2和p⁺型半导体区域PR1之间的元件隔离区域LS的正下方，存在n型阱NW1的一部分和p型阱PW1的一部分，在元件隔离区域LS的正下方的区域中，n⁺型半导体区域NR2侧为n型阱NW1，p⁺型半导体区域PR1侧为p型阱PW1。由此，在n⁺型半导体区域NR2和p⁺型半导体区域PR1之间，夹设有n型阱NW1的一部分和p型阱PW1的一部分，n⁺型半导体区域NR2侧为n型阱NW1，p⁺型半导体区域PR1侧为p型阱PW1。

在n⁺型半导体区域NR2不与n型阱NW1接触且在n⁺型半导体区域NR2和n型阱NW1之间夹设有n⁺型沉降区域NS的一部分的情况下，夹设在该n⁺型半导体区域NR2和n型阱NW1之间的一部分的n⁺型沉降区域NS、n型阱NW1的一部分和p型阱PW1的一部分夹设在n⁺型半导体区域NR2和p⁺型半导体区域PR1之间。

n⁺型埋入区域NB跨着衬底主体SB和外延层EP地形成在衬底主体SB和外延层EP的界面附近。由此，n⁺型埋入区域NB的下部形成在衬底主体SB，n⁺型埋入区域NB的上部形成在外延层EP。

n⁺型埋入区域NB的底面(下表面)与成为p型的衬底主体SB接触。n⁺型埋入区域NB的上表面主要与n型阱NW1的底面接触，但也与形成在n型阱NW1内的n⁺型沉降区域NS的底面接触。在未形成有n型阱NW1的区域中，n⁺型埋入区域NB的上表面与p^-型外延层EP1接触。n⁺型埋入区域NB的侧面中的下部与成为p型的衬底主体SB接触，上部与p^-型外延层EP1接触。

在夹设在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间的元件隔离区域LS中形成有槽TR，在包含槽TR在内的元件隔离区域LS上形成有电极FP。槽TR内被电极FP填埋。在俯视时，槽TR被电极FP内包。电极FP一体地具有填埋在槽TR内的部分以及在槽TR的外部且位于元件隔离区域LS上(延伸)的部分。若能够将插塞PGF连接在电极FP上，则可能还有电极FP不具有在槽TR的外部且位于元件隔离区域LS上(延伸)的部分的情况。还能够将电极FP视为场板电极。

在俯视时，槽TR配置在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间。因此，在俯视时，电极FP配置在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间。在电极FP的正下方存在元件隔离区域LS。在槽TR的正下方的元件隔离区域LS的厚度比在槽TR的外部的元件隔离区域LS的厚度小(薄)。因此，在被埋入槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度比在位于槽TR的外部的部分的电极FP的正下方的元件隔离区域LS的厚度小(薄)。在电极FP的正下方存在元件隔离区域LS，在其进一步正下方存在p型阱PW1，因此，在沿上下方向观察时，电极FP隔着元件隔离区域LS(位于电极FP的正下方的部分的元件隔离区域LS)与p型阱PW1相对。

电极FP由导电膜构成，由例如掺入了杂质(磷、硼或砷等)的多晶硅膜(掺杂多晶硅膜)构成。作为其他形态，作为构成电极FP的材料，还能够使用铝(Al)、铜(Cu)或钨(W)等的金属材料。

在半导体衬底SUB的主面(上表面)上，以覆盖元件隔离区域LS及电极FP的方式，形成有作为绝缘膜的层间绝缘膜IL。层间绝缘膜IL由例如氧化硅膜等构成。层间绝缘膜IL的上表面被平坦化。作为层间绝缘膜IL，还能够使用层叠绝缘膜，例如，还能够将由氮化硅膜和该氮化硅膜上的氧化硅膜构成的层叠膜作为层间绝缘膜IL使用，在该情况下，优选氧化硅膜比氮化硅膜厚。此外，层叠绝缘膜是指由多个绝缘膜构成的层叠膜。

在层间绝缘膜IL上形成有接触孔(开口部、通孔、贯穿孔)，在接触孔内形成有例如以钨(W)膜为主体的导电性的插塞(连接用埋入导体、接触插塞)PG。即，导电性的插塞PG被埋入在层间绝缘膜IL上形成的接触孔中。插塞PG是连接用的插塞，即接触插塞。插塞PG形成了多个，并具有发射极用插塞PGE、基极用插塞PGB、集电极用插塞PGC及插塞PGF。

这里，将插塞PG中的、配置在发射极用的n⁺型半导体区域NR1上并与该发射极用的n⁺型半导体区域NR1电连接的插塞PG称为发射极用插塞PGE。另外，将插塞PG中的、配置在基极用的p⁺型半导体区域PR1上并与该基极用的p⁺型半导体区域PR1电连接的插塞PG称为基极用插塞PGB。另外，将插塞PG中的、配置在集电极用的n⁺型半导体区域NR2上并与该集电极用的n⁺型半导体区域NR2电连接的插塞PG称为集电极用插塞PGC。另外，将插塞PG中的、配置在电极FP上并与该电极FP电连接的插塞PG称为插塞PGF。

发射极用插塞PGE通过使其底面与n⁺型半导体区域NR1接触而与n⁺型半导体区域NR1电连接。在n⁺型半导体区域NR1上形成有金属硅化物层的情况下，发射极用插塞PGE与n⁺型半导体区域NR1上的金属硅化物层接触，并经由该金属硅化物层与n⁺型半导体区域NR1电连接。

基极用插塞PGB通过使其底面与p⁺型半导体区域PR1接触而与p⁺型半导体区域PR1电连接。在p⁺型半导体区域PR1上形成有金属硅化物层的情况下，基极用插塞PGB与p⁺型半导体区域PR1上的金属硅化物层接触，并经由该金属硅化物层与p⁺型半导体区域PR1电连接。

集电极用插塞PGC通过使其底面与n⁺型半导体区域NR2接触而与n⁺型半导体区域NR2电连接。在n⁺型半导体区域NR2上形成有金属硅化物层的情况下，集电极用插塞PGC与n⁺型半导体区域NR2上的金属硅化物层接触，并经由该金属硅化物层与n⁺型半导体区域NR2电连接。

插塞PGF通过使其底面与电极FP接触而与电极FP电连接。在电极FP上形成有金属硅化物层的情况下，插塞PGF与电极FP上的金属硅化物层接触，并经由该金属硅化物层与电极FP电连接。

在埋入了插塞PG的层间绝缘膜IL上形成有布线(第一层布线)M1。

布线M1是通过例如在埋入了插塞PG的层间绝缘膜IL上形成导电膜之后对该导电膜进行图案化而形成的，在该情况下，布线M1由被图案化的导电膜构成。作为布线M1能够优选使用例如铝布线等。作为其他形态，作为布线M1还能够使用通过镶嵌法形成的镶嵌布线(埋入布线)。在比层间绝缘膜IL及布线M1更靠上层，还形成有层间绝缘膜及布线，但这里省略其图示及说明。

这里，将布线M1中的、经由插塞PG(更特定的是发射极用插塞PGE)与发射极用的n⁺型半导体区域NR1电连接的布线M1称为发射极用布线M1E。此外，发射极用布线M1E经由发射极用插塞PGE与发射极用的n⁺型半导体区域NR1电连接，并且经由插塞PGF与电极FP电连接。另外，将布线M1中的、经由插塞PG(更特定的是基极用插塞PGB)与基极用的p⁺型半导体区域PR1电连接的布线M1称为基极用布线M1B。另外，将布线M1中的、经由插塞PG(更特定的是集电极用插塞PGC)与集电极用的n⁺型半导体区域NR2电连接的布线M1称为集电极用布线M1C。发射极用布线M1E、基极用布线M1B和集电极用布线M1C相互分离。即，发射极用布线M1E和基极用布线M1B没有通过导体连接，并且发射极用布线M1E和集电极用布线M1C没有通过导体连接，并且基极用布线M1B和集电极用布线M1C没有通过导体连接。

基极用布线M1B沿着包含基极用插塞PGB上方在内的层间绝缘膜IL延伸，在俯视时与基极用插塞PGB重叠，基极用插塞PGB的上表面与基极用布线M1B接触，由此，将基极用插塞PGB和基极用布线M1B电连接。

集电极用布线M1C沿着包含集电极用插塞PGC上方在内的层间绝缘膜IL延伸，在俯视时与集电极用插塞PGC重叠，集电极用插塞PGC的上表面与集电极用布线M1C接触，由此，将集电极用插塞PGC和集电极用布线M1C电连接。

能够从基极用布线M1B经由基极用插塞PGB向基极用的p⁺型半导体区域PR1供给所期望的基极电压。另外，能够从集电极用布线M1C经由集电极用插塞PGC向集电极用的n⁺型半导体区域NR2供给所期望的集电极电压。

发射极用布线M1E沿着包含发射极用插塞PGE上方和插塞PGF上方在内的层间绝缘膜IL延伸，在俯视时与发射极用插塞PGE及插塞PGF重叠。发射极用插塞PGE的上表面与发射极用布线M1E接触，由此，将发射极用插塞PGE和发射极用布线M1E电连接，插塞PGF的上表面与发射极用布线M1E接触，由此，将插塞PGF和发射极用布线M1E电连接。从发射极用布线M1E经由发射极用插塞PGE向发射极用的n⁺型半导体区域NR1供给所期望的发射极电压。

发射极用插塞PGE与发射极用布线M1E连接，插塞PGF也与发射极用布线M1E连接。即，电极FP和发射极用的n⁺型半导体区域NR1分别经由插塞PG与共用的发射极用布线M1E电连接。也就是说，电极FP和发射极用的n⁺型半导体区域NR1经由插塞PGF、发射极用布线M1E及发射极用插塞PGE被电连接。由此，从发射极用布线M1E经由发射极用插塞PGE向发射极用的n⁺型半导体区域NR1供给所期望的发射极电压，并且从该发射极用布线M1E经由插塞PGF向电极FP供给与发射极电压相同的电压。因此，向电极FP和发射极用的n⁺型半导体区域NR1供给相同的电压(发射极电压)，两者实质上成为同电位。也就是说，电极FP被固定为与发射极用的n⁺型半导体区域NR1同电位。

在半导体衬底SUB上形成有双极型晶体管，但n⁺型半导体区域NR1作为双极型晶体管的发射极区域发挥功能，p型阱PW1及p⁺型半导体区域PR1作为双极型晶体管的基极区域发挥功能。另外，n型阱NW1、n⁺型埋入区域NB、n⁺型沉降区域NS及n⁺型半导体区域NR2作为双极型晶体管的集电极区域发挥功能。形成在发射极区域和基极区域之间的PN结面与形成在n⁺型半导体区域NR1和p型阱PW1之间的PN结面对应，形成在基极区域和集电极区域之间的PN结面与形成在p型阱PW1和n型阱NW1之间的PN结面对应。

由此，在半导体衬底SUB中，以被集电极区域(n型阱NW1、n⁺型埋入区域NB、n⁺型沉降区域NS及n⁺型半导体区域NR2)内包的方式形成有基极区域(p型阱PW1及p⁺型半导体区域PR1)，并以被该基极区域内包的方式形成有发射极区域(n⁺型半导体区域NR1)。换言之，在半导体衬底SUB中，以包围发射极区域(n⁺型半导体区域NR1)的方式形成有基极区域(p型阱PW1及p⁺型半导体区域PR1)，以包围该基极区域的方式形成有集电极区域(n型阱NW1、n⁺型埋入区域NB、n⁺型沉降区域NS及n⁺型半导体区域NR2)。

另外，使发射极用插塞PGE或者将发射极用插塞PGE和发射极用布线M1E结合后的结构作为发射极电极发挥功能。另外，使基极用插塞PGB或者将基极用插塞PGB和基极用布线M1B结合后的结构作为基极电极发挥功能。另外，使集电极用插塞PGC或者将集电极用插塞PGC和集电极用布线M1C结合的结构作为集电极电极发挥功能。从发射极用插塞PGE向n⁺型半导体区域NR1供给发射极电压，从基极用插塞PGB向p⁺型半导体区域PR1供给基极电压，从集电极用插塞PGC向n⁺型半导体区域NR2供给集电极电压。

p⁺型半导体区域PR1的p型杂质浓度比p型阱PW1的p型杂质浓度高，p⁺型半导体区域PR1能够作为将基极区域与基极电极连接的接触区域发挥功能。通过将基极电极(基极用插塞PGB)连接在高杂质浓度的p⁺型半导体区域PR1，能够降低接触电阻。另一方面，p型阱PW1与p⁺型半导体区域PR1相比杂质浓度低，p型阱PW1的杂质浓度能够与p⁺型半导体区域PR1独立地设定。因此，能够一边通过将p⁺型半导体区域PR1设为高杂质浓度来降低基极电极(基极用插塞PGB)的接触电阻，一边将p型阱PW1的杂质浓度设定成适于在与发射极区域(n⁺型半导体区域NR1)之间形成PN结的基极区域的杂质浓度。

另外，n⁺型埋入区域NB、n⁺型沉降区域NS及n⁺型半导体区域NR2各自的n型杂质浓度比n型阱NW1的n型杂质浓度高。n型阱NW1的杂质浓度能够与n⁺型埋入区域NB、n⁺型沉降区域NS及n⁺型半导体区域NR2独立地设定，因此，能够将n型阱NW1的杂质浓度设定成适于在与基极区域(p型阱PW1)之间形成PN结的集电极区域的杂质浓度。另外，通过设置杂质浓度比n型阱NW1高的n⁺型埋入区域NB及n⁺型沉降区域NS，能够降低集电极电阻。n⁺型沉降区域NS能够作为将n⁺型埋入区域NB提升到半导体衬底SUB的表面侧的提升区域发挥功能。另外，n⁺型半导体区域NR2的n型杂质浓度比n⁺型沉降区域NS的n型杂质浓度高。n⁺型半导体区域NR2能够作为将集电极区域连接在集电极电极上的接触区域发挥功能。通过将集电极电极(集电极用插塞PGC)连接在高杂质浓度的n⁺型半导体区域NR2，能够降低接触电阻。

(关于半导体器件的制造工序)

以下，参照附图说明本实施方式的半导体器件的制造工序。图4～图31是本实施方式的半导体器件的制造工序中的主要部分剖视图。

图4～图31中的图4、图6、图8、图10、图12、图14、图16、图18、图20、图22、图24、图26、图28及图30示出双极型晶体管形成区域1A的主要部分剖视图，示出与上述图2相当的截面区域。

另外，图4～图31中的图5、图7、图9、图11、图13、图15、图17、图19、图21、图23、图25、图27、图29及图31示出nMOSFET形成区域1B及pMOSFET形成区域1C的主要部分剖视图。图4～图31示出了分别在双极型晶体管形成区域1A形成双极型晶体管、在nMOSFET形成区域1B形成n沟道型的MOSFET、以及在pMOSFET形成区域1C形成p沟道型的MOSFET的情况。

这里，双极型晶体管形成区域1A是在半导体衬底SUB(的主面)中形成双极型晶体管的预定区域。另外，nMOSFET形成区域1B是在半导体衬底SUB(的主面)中形成n沟道型MOSFET的预定区域。另外，pMOSFET形成区域1C是在半导体衬底SUB(的主面)中形成p沟道型MOSFET的预定区域。

此外，在本申请中，在提及MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属-氧化物半导体场效应晶体管)时，不仅包括将氧化膜(氧化硅膜)用作栅极绝缘膜的MISFET(Metal Imsulator Semiconductor Field Effect Transistor：金属-绝缘体半导体场效应晶体管)，还包括将氧化膜(氧化硅膜)以外的绝缘膜用作栅极绝缘膜的MISFET。

双极型晶体管形成区域1A、nMOSFET形成区域1B和pMOSFET形成区域1C存在于同一半导体衬底SUB。即，双极型晶体管形成区域1A、nMOSFET形成区域1B和pMOSFET形成区域1C与同一半导体衬底SUB的主面上的相互不同的平面区域对应。

首先，如图4及图5所示，准备衬底主体SB。衬底主体SB是由例如掺入了硼(B)等的p型杂质的p型的单晶硅等构成的半导体衬底。

接着，在双极型晶体管形成区域1A的衬底主体SB上形成n⁺型埋入区域NB。n⁺型埋入区域NB能够例如以下述方式形成。

即，向衬底主体SB的表面的n⁺型埋入区域NB形成预定区域掺入锑(Sb)或砷(As)等的n型杂质，通过使掺入的n型杂质热扩散，能够形成n⁺型埋入区域NB。n⁺型埋入区域NB从衬底主体SB的表面形成至规定的深度。

然后，如图6及图7所示，在衬底主体SB的主面上形成外延层EP。由此，形成了在衬底主体SB的主面上形成有外延层EP的半导体衬底SUB。

外延层EP由掺入了P型杂质的P^-型的单晶硅等构成，能够使用外延生长法形成。外延层EP的杂质浓度(p型杂质浓度)比衬底主体SB的杂质浓度(p型杂质浓度)低。

外延层EP形成在包含n⁺型埋入区域NB上方在内的衬底主体SB的主面整体上。在使外延层EP外延生长时，n⁺型埋入区域NB中所含有的n型杂质向外延层EP侧扩散。因此，若在衬底主体SB的主面上形成外延层EP，则成为n⁺型埋入区域NB的下部区域形成在衬底主体SB内，n⁺型埋入区域NB的上部区域形成在外延层EP内的状态。但是，n⁺型埋入区域NB未达到外延层EP的表面，n⁺型埋入区域NB的上表面位于比外延层EP的表面深规定深度的位置，在n⁺型埋入区域NB上存在着p^-型的外延层EP。

接着，如图8及图9所示，在双极型晶体管形成区域1A中的半导体衬底SUB的外延层EP上形成n型阱NW1。n型阱NW1能够例如以下述方式形成。

即，在外延层EP的n型阱NW1形成预定区域中，使用离子注入法等掺入磷(P)等的n型杂质，使掺入的n型杂质热扩散，由此能够形成n型阱NW1。此时，使其热扩散直到n型阱NW1的底面(下表面)到达n⁺型埋入区域NB，因此，n型阱NW1成为以与n⁺型埋入区域NB接触的方式形成在n⁺型埋入区域NB上的状态。因此，n型阱NWl的底面(下表面)与n⁺型埋入区域NB的上表面接触。n型阱NW1从外延层EP的表面形成到n⁺型埋入区域NB的上表面。

接着，如图10及图11所示，在半导体衬底SUB的主面上即在外延层EP的主面上，形成由绝缘膜构成的元件隔离区域LS。

这里，示出了形成了通过LOCOS法形成的LOCOS氧化膜来作为元件隔离区域LS的情况，但作为其他形态，作为元件隔离区域LS，还能够使用通过STI法形成的STI绝缘膜。

在使用LOCOS法形成LOCOS氧化膜来作为元件隔离区域LS的情况下，具体来说，能够以下述方式形成LOCOS氧化膜(元件隔离区域LS)。

即，首先，在半导体衬底SUB的主面(即外延层EP的主面)上形成用作耐热氧化膜的氮化硅膜之后，使用光刻技术及蚀刻技术，去除形成LOCOS氧化膜的预定区域的氮化硅膜。由此，得到在形成LOCOS氧化膜的预定区域中没有形成氮化硅膜，在不形成LOCOS氧化膜的预定区域中形成有氮化硅膜的状态。然后，通过实施热氧化，对未被氮化硅膜覆盖的区域(即形成LOCOS氧化膜的预定区域)的半导体衬底SUB的表面(即外延层EP的表面)进行氧化，形成由氧化硅构成的LOCOS氧化膜(元件隔离区域LS)。在进行该热氧化时，氮化硅膜作为耐热氧化膜发挥功能。因此，在半导体衬底SUB的表面(即外延层EP的表面)中的被氮化硅膜覆盖的区域中，没有形成热氧化膜，因此，没有形成LOCOS氧化膜(元件隔离区域LS)。因此，LOCOS氧化膜(元件隔离区域LS)有选择(局部)地形成在半导体衬底SUB的表面(即外延层EP的表面)中的未被氮化硅膜覆盖的区域。然后，通过蚀刻等去除用作耐热氧化膜的氮化硅膜，图10及图11示出了该状态。

作为元件隔离区域LS，在使用STI法形成STI绝缘膜的情况下，具体来说，能够以下述方式形成STI绝缘膜(元件隔离区域LS)。

即，在通过蚀刻等在半导体衬底SUB的主面(即外延层EP的主面)上形成元件隔离槽(元件隔离用的槽)之后，将由氧化硅(例如臭氧TEOS(Tetraethoxysilane：四乙氧基硅烷)氧化膜)等构成的绝缘膜以填埋元件隔离槽的方式形成在半导体衬底SUB上。然后，通过使用CMP(Chemical Mechanical Polishing：化学机械研磨)法等研磨该绝缘膜，来去除元件隔离槽的外部的不需要的绝缘膜，并且在元件隔离槽内残留绝缘膜，由此，能够形成填埋元件隔离槽的由绝缘膜(绝缘体)构成的STI绝缘膜(元件隔离区域LS)。

然后，如图12及图13所示，在双极型晶体管形成区域1A中的半导体衬底SUB的外延层EP上形成n⁺型沉降区域NS。n⁺型沉降区域NS能够例如以下述的方式形成。

即，在外延层EP的n⁺型沉降区域NS形成预定区域中，使用离子注入法等掺入磷(P)等的n型杂质，并使掺入的n型杂质热扩散，由此能够形成n⁺型沉降区域NS。此时，使其热扩散直到n⁺型沉降区域NS的底面(下表面)到达n⁺型埋入区域NB，从而n⁺型沉降区域NS成为以与n⁺型埋入区域NB接触的方式形成在n⁺型埋入区域NB上的状态。由此，n⁺型沉降区域NS与n⁺型埋入区域NB的上表面接触。n⁺型沉降区域NS从外延层EP的表面形成到n⁺型埋入区域NB的上表面。在外延层EP中，n⁺型沉降区域NS形成在n型阱NW1内，n⁺型沉降区域NS的杂质浓度(n型杂质浓度)比n型阱NW1的杂质浓度(n型杂质浓度)高。

接着，在双极型晶体管形成区域1A中的半导体衬底SUB的外延层EP上形成p型阱PW1。p型阱PW1能够通过离子注入硼(B)等的p型杂质而形成，在离子注入之后，能够进行热扩散，但在不需要使p型阱PW1的深度那么深的情况下，也能够省略热扩散。在外延层EP中，p型阱PW1在n型阱NW1内从外延层EP的表面形成至规定深度。

p型阱PW1的底面的深度比n型阱NW1的底面的深度浅，因此在p型阱PW1的正下方存在n型阱NW1，在其进一步正下方存在n⁺型埋入区域NB。p型阱PW1和n⁺型沉降区域NS相互分离，因此在p型阱PW1和n⁺型沉降区域NS之间存在n型阱NW1。

接着，在nMOSFET形成区域1B中的半导体衬底SUB的外延层EP上形成p型阱PW2，在pMOSFET形成区域1C中的半导体衬底SUB的外延层EP上形成n型阱NW2。

p型阱PW2能够通过离子注入硼(B)等的p型杂质而形成，n型阱NW2能够通过离子注入磷(P)等的n型杂质而形成。在离子注入之后，能够实施热扩散，但在不需要使p型阱PW2及n型阱NW2的深度那么深的情况下，也能够省略热扩散。

另外，在可以以相同的杂质浓度且相同的深度形成p型阱PW1和p型阱PW2的情况下，能够以同一工序形成p型阱PW1和p型阱PW2。另外，在以不同工序形成p型阱PW2和p型阱PW1的情况下，可以先形成p型阱PW1，也可以先形成p型阱PW2。

接着，如图14及图15所示，在元件隔离区域LS中形成槽TR。槽TR能够例如以下述的方式形成。

即，在半导体衬底SUB的主面上，使用光刻法形成光阻图案(未图示)。该光阻图案具有使形成槽TR的预定区域露出的开口部。由此，将该光阻图案作为蚀刻掩膜使用，通过蚀刻(例如干式蚀刻)元件隔离区域LS，在元件隔离区域LS中形成槽TR。然后，去除该光阻图案。

槽TR形成在双极型晶体管形成区域1A的元件隔离区域LS中，但不贯穿元件隔离区域LS，槽TR的底面(下表面)位于元件隔离区域LS的厚度的中途。因此，在槽TR的正下方，存在元件隔离区域LS，但槽TR的正下方的元件隔离区域LS的厚度比未形成槽TR的区域中的元件隔离区域LS的厚度小(薄)槽TR的深度的量。

接着，如图16及图17所示，在半导体衬底SUB的外延层EP的表面上形成栅极绝缘膜用的绝缘膜GF。绝缘膜GF由薄的氧化硅膜等构成，能够使用热氧化法等形成。

绝缘膜GF形成在没有形成元件隔离区域LS的区域的外延层EP的表面上。因此，不仅nMOSFET形成区域1B及pMOSFET形成区域1C，在双极型晶体管形成区域1A中也在外延层EP的表面上形成绝缘膜GF。在此，nMOSFET形成区域1B及pMOSFET形成区域1C的绝缘膜GF是栅极绝缘膜用而形成的，但双极型晶体管形成区域1A的绝缘膜GF不用作栅极绝缘膜。

接着，在半导体衬底SUB的主面(即外延层EP的主面)整个面，即，在绝缘膜GF及元件隔离区域LS上，作为导电膜形成(堆积)硅膜PS。此时，槽TR内被硅膜PS填埋。

硅膜PS由多晶硅膜构成，能够使用CVD(Chemical Vapor Deposition：化学气相沉积)法等形成。在成膜时，还能够在作为无定形硅膜而形成硅膜PS之后，通过之后的热处理，将由无定形硅膜构成的硅膜PS改性为由多晶硅膜构成的硅膜PS。另外，在硅膜PS的成膜后，通过将杂质离子注入硅膜PS等，能够将硅膜PS作为低电阻的半导体膜(掺杂多晶硅膜)。此时，优选向nMOSFET形成区域1B的硅膜PS和双极型晶体管形成区域1A的硅膜PS掺入磷(P)等的n型杂质，向pMOSFET形成区域1C的硅膜PS掺入硼(B)等的p型杂质。硅膜PS兼用作栅极电极GE1、GE2形成用的导电膜和电极FP形成用的导电膜。

接着，如图18及图19所示，使用光刻法及蚀刻法对硅膜PS进行图案化，由此形成电极FP、栅极电极GE1和栅极电极GE2。

电极FP、栅极电极GE1和栅极电极GE2分别由被图案化的硅膜PS构成，能够使用共同的硅膜PS以同一工序形成。栅极电极GE1在nMOSFET形成区域1B中，隔着绝缘膜GF形成在p型阱PW2上，栅极电极GE2在pMOSFET形成区域1C中，隔着绝缘膜GF形成在n型阱NW2上。电极FP在双极型晶体管形成区域1A中，以填埋槽TR内的方式形成在元件隔离区域LS上。

另外，电极FP和栅极电极GE1、GE2能够使用共同的导电膜(这里是硅膜PS)以同一工序形成，因此，能够抑制半导体器件的制造工序数量。

栅极电极GE1成为n沟道型MIFFET的栅极电极，残存在该栅极电极GE1下方的绝缘膜GF成为n沟道型MOSFET的栅极绝缘膜。另外，栅极电极GE2成为p沟道型MIFFET的栅极电极，残存在该栅极电极GE2下方的绝缘膜GF成为p沟道型MOSFET的栅极绝缘膜。未被栅极电极GE1、GE2覆盖的部分的绝缘膜GF能够通过对硅膜PS进行图案化时的干式蚀刻或者在该干式蚀刻后进行湿式蚀刻来去除。

接着，如图20及图21所示，将栅极电极GE1作为掩膜使用并向nMOSFET形成区域1B的p型阱PW2离子注入砷(As)等的n型杂质，由此，在p型阱PW2中，在栅极电极GE1的两侧形成n^-型半导体区域EX1。另外，将栅极电极GE2作为掩膜使用并向pMOSFET形成区域1C的n型阱NW2离子注入硼(B)等的p型杂质，由此，在n型阱NW2中，在栅极电极GE2的两侧形成p^-型半导体区域EX2。形成n^-型半导体区域EX1的离子注入和形成p^-型半导体区域EX2的离子注入先进行哪个都可以。

接着，如图22及图23所示，在半导体衬底SUB的主面上，以覆盖电极FP及栅极电极GE1、GE2的方式形成侧壁隔离件形成用的绝缘膜，此后，对该绝缘膜进行各向异性蚀刻，由此，在栅极电极GE1、GE2的侧壁上形成侧壁隔离件(侧壁绝缘膜)SW。此时，不仅在栅极电极GE1、GE2的侧壁上，还能够在电极FP的侧壁上形成侧壁隔离件SW。

接着，如图24及图25所示，将栅极电极GE1和其侧壁上的侧壁隔离件SW作为掩膜使用并向nMOSFET形成区域1B的p型阱PW2离子注入砷(As)等的n型杂质，由此，在p型阱PW2中，在由栅极电极GE1和其侧壁上的侧壁隔离件SW构成的构造体的两侧，形成n⁺型半导体区域SD1。另外，将栅极电极GE2和其侧壁上的侧壁隔离件SW作为掩膜使用并向pMOSFET形成区域1C的n型阱NW2离子注入硼(B)等的p型杂质，由此，在n型阱NW2中，在由栅极电极GE2及其侧壁上的侧壁隔离件SW构成的构造体的两侧，形成p⁺型半导体区域SD2。

n⁺型半导体区域SD1与n^-型半导体区域EX1相比，结合深度更深且杂质浓度(n型杂质浓度)更高，另外，P⁺型半导体区域SD2与P^-型半导体区域EX2相比，结合深度更深且杂质浓度(p型杂质浓度)更高。在nMOSFET形成区域1B中，通过n^-型半导体区域EX1及n⁺型半导体区域SD1形成有具有n沟道型MOSFET的LDD(lightly doped drain：轻掺杂漏极)构造的源极/漏极区域。另外，在pMOSFET形成区域1C中，通过p^-型半导体区域EX2及p⁺型半导体区域SD2形成有具有p沟道型MOSFET的LDD构造的源极/漏极区域。

另外，在进行形成n⁺型半导体区域SD1的离子注入时，不仅在nMOSFET形成区域1B中形成n⁺型半导体区域SD1，还通过向双极型晶体管形成区域1A的外延层EP离子注入n型杂质，形成n⁺型半导体区域NR1及n⁺型半导体区域NR2。另外，在进行形成p⁺型半导体区域SD2的离子注入时，不仅在pMOSFET形成区域1C中形成p⁺型半导体区域SD2，还通过向双极型晶体管形成区域1A的外延层EP离子注入p型杂质，形成p⁺型半导体区域PR1。

也就是说，双极型晶体管形成区域1A的n⁺型半导体区域NR1及n⁺型半导体区域NR2与nMOSFET形成区域1B的n⁺型半导体区域SD1通过共同的离子注入工序而形成，另外，双极型晶体管形成区域1A的p⁺型半导体区域PR1与pMOSFET形成区域1C的p⁺型半导体区域SD2通过共同的离子注入工序而形成。

在进行形成n⁺型半导体区域SD1、n⁺型半导体区域NR1及n⁺型半导体区域NR2的离子注入时，只要利用光阻图案覆盖pMOSFET形成区域1C整体、和双极型晶体管形成区域1A中的应形成p⁺型半导体区域PR1的区域即可。另外，在进行形成p⁺型半导体区域SD2及p⁺型半导体区域PR1的离子注入时，只要利用光阻图案覆盖nMOSFET形成区域1B整体、和双极型晶体管形成区域1A中的应形成n⁺型半导体区域NR1、NR2的区域即可。另外，形成n⁺型半导体区域SD1、n⁺型半导体区域NR1及n⁺型半导体区域NR2的离子注入、和形成p⁺型半导体区域SD2及p⁺型半导体区域PR1的离子注入先进行哪个都可以。

接着，进行用于使至此为止掺入的杂质活化的热处理即活化退火。

接着，根据需要，通过自对准硅化物(Salicide：Self Aligned Silicide)技术等，在n⁺型半导体区域SD1、p⁺型半导体区域SD2、n⁺型半导体区域NR1、n⁺型半导体区域NR2、p⁺型半导体区域PR1、栅极电极GE1及栅极电极GE2的各表面(表层部分)上分别形成金属硅化物层(未图示)。若形成金属硅化物层，则能够降低接触电阻等，但也能够省略金属硅化物层的形成。

接着，如图26及图27所示，在半导体衬底SUB的主面上即在外延层EP上，以覆盖元件隔离区域LS、电极FP、栅极电极GE1、GE2及侧壁隔离件SW的方式，形成层间绝缘膜IL来作为绝缘膜。层间绝缘膜IL由例如氧化硅膜等构成，能够使用CVD法等形成。作为层间绝缘膜IL，还能够使用层叠绝缘膜。在层间绝缘膜IL成膜之后，通过CMP法研磨层间绝缘膜IL的上表面等，还能够提高层间绝缘膜IL的上表面的平坦性。

接着，如图28及图29所示，在层间绝缘膜IL上形成接触孔。接触孔例如是通过将使用光刻法形成在层间绝缘膜IL上的光阻图案(未图示)作为蚀刻掩膜并对层间绝缘膜IL进行干式蚀刻而形成的。接触孔贯穿层间绝缘膜IL。

接着，在层间绝缘膜IL的接触孔内，作为连接用的导电体部而形成由钨(W)等构成的导电性的插塞PG。

为了形成插塞PG，例如，在包含接触孔的内部(底部及侧壁上)在内的层间绝缘膜IL上形成阻挡(barrier)导体膜。该阻挡导体膜由例如钛膜、氮化钛膜或者它们的层叠膜构成。然后，在该阻挡导体膜上以填埋接触孔的方式形成由钨膜等构成的主导体膜。然后，通过CMP法或蚀刻法等去除接触孔的外部的不需要的主导体膜及阻挡导体膜，由此，能够形成由埋入并残存在接触孔内的主导体膜及阻挡导体膜构成的插塞PG。此外，为了简化附图，在图28及图29中，一体地示出了构成插塞PG的阻挡导体膜及主导体膜。

在双极型晶体管形成区域1A中，作为插塞PG，形成有发射极用插塞PGE、基极用插塞PGB、集电极用插塞PGC及插塞PGF。发射极用插塞PGE形成在n⁺型半导体区域NR1上并与n⁺型半导体区域NR1电连接，基极用插塞PGB形成在p⁺型半导体区域PR1上并与p⁺型半导体区域PR1电连接。另外，集电极用插塞PGC形成在n⁺型半导体区域NR2上并与n⁺型半导体区域NR2电连接，插塞PGF形成在电极FP上并与电极FP电连接。在nMOSFET形成区域1B中，在n⁺型半导体区域SD1上和栅极电极GE1上分别形成有插塞PG，在pMOSFET形成区域1C中，在p⁺型半导体区域SD2上和栅极电极GE2上分别形成有插塞PG。

接着，如图30及图31所示，在被埋入了插塞PG的层间绝缘膜IL上，形成作为第一层布线的布线M1。

布线M1能够例如以下述的方式形成。即，首先，在埋入有插塞PG的层间绝缘膜IL上，形成由阻挡导体膜、该阻挡导体膜上方的主导体膜和该主导体膜上的阻挡导体膜构成的层叠导电膜。阻挡导体膜由例如钛膜、氮化钛膜或者它们的层叠膜构成，主导体膜由例如以铝为主体的导体膜(铝膜或铝合金膜)构成。然后，通过使用光刻法及干式蚀刻法对该层叠导电膜进行图案化，能够形成由被图案化的层叠导电膜构成的布线M1。在图30及图31中，为了简化附图，关于布线M1，将阻挡导体膜及主导体膜一体化地示出。

在双极型晶体管形成区域1A中，作为布线M1而形成有发射极用布线M1E、基极用布线M1B及集电极用布线M1C。发射极用布线M1E经由发射极用插塞PGE与n⁺型半导体区域NR1电连接，并且经由插塞PGF与电极FP电连接。另外，基极用布线M1B经由基极用插塞PGB与p⁺型半导体区域PR1电连接，集电极用布线M1C经由集电极用插塞PGC与n⁺型半导体区域NR2电连接。另外，在nMOSFET形成区域1B及pMOSFET形成区域1C中也形成有布线M1，该布线M1经由插塞PG与n⁺型半导体区域SD1、p⁺型半导体区域SD2、栅极电极GE1或栅极电极GE2等电连接。

另外，这里，针对通过对导电膜进行图案化来形成布线M1的情况进行了说明，作为其他形态，作为布线M1还能够使用利用镶嵌法形成的镶嵌布线(埋入布线)。

此后，能够形成更上层的层间绝缘膜及布线，但在这里省略其图示及说明。

(关于研究例)

针对本发明人研究的研究例的半导体器件进行说明。图32是本发明人研究的第一研究例的半导体器件的主要部分剖视图，图33是本发明人研究的第二研究例的半导体器件的主要部分剖视图，均示出了与本实施方式的上述图1相当的截面。

图32所示的第一研究例的半导体器件及图33所示的第二研究例的半导体器件均是具有双极型晶体管的半导体器件。

图32所示的第一研究例的半导体器件没有形成与上述电极FP相当的部件，因此，也没有形成与上述槽TR相当的部件和与上述插塞PGF相当的部件。因此，在图32所示的第一研究例的半导体器件中，在层间绝缘膜IL上取代上述发射极用布线M1E而形成有发射极用布线M1E100。

关于除此以外的结构，图32所示的第一研究例的半导体器件也与上述图1～图3的半导体器件大致相同，这里省略其重复说明。

关于双极型晶体管的结构，图32所示的第一研究例的半导体器件也与上述图1～图3的半导体器件大致相同。即，与上述图1～图3的半导体器件同样地，在图32所示的第一研究例的半导体器件中，n⁺型半导体区域NR1也作为双极型晶体管的发射极区域发挥功能，p型阱PW1及p⁺型半导体区域PR1也作为双极型晶体管的基极区域发挥功能。另外，n型阱NW1、n⁺型埋入区域NB、n⁺型沉降区域NS及n⁺型半导体区域NR2也作为双极型晶体管的集电极区域发挥功能。也就是说，以包围发射极区域的方式配置有基极区域，以包围基极区域的方式配置有集电极区域。从发射极用插塞PGE向发射极用的n⁺型半导体区域NR1供给发射极电压，从基极用插塞PGB向基极用的p⁺型半导体区域PR1供给基极电压，从集电极用插塞PGC向集电极用的n⁺型半导体区域NR2供给集电极电压。

与图1～图3的半导体器件同样地，在图32所示的第一研究例的半导体器件中，在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的半导体衬底SUB的主面上，也形成有元件隔离区域LS。

在双极型晶体管中，在向发射极/基极间施加反向偏压时，存在hFE特性(电流放大率：集电极电流相对于基极电流的比率)劣化、双极型晶体管的特性劣化的问题。

当具体说明时，若向发射极/基极间施加反向偏压，则因基于从发射极向基极侧延伸的耗尽层发生的电场集中，而产生热载流子(这里是空穴)。根据本发明人的模拟，当向发射极/基极间施加反向偏压时，在图32中，在标注附图标记RG来表示的区域中，容易发生电场集中而产生热载流子。产生的热载流子被附近的元件隔离区域LS俘获(捕获)，即使停止施加反向偏压，也有可能因被俘获在元件隔离区域LS中而残留。这在双极型晶体管的通常工作时(通常工作时是向发射极/基极间施加正向偏压)带来不良影响。例如，在来自发射极的电子向集电极侧移动的中途，与被俘获在元件隔离区域LS中的空穴再结合，这带来基极电流的增加，从而使hFE特性(电流放大率)劣化，使双极型晶体管的特性劣化。另外，在向发射极/基极间施加反向偏压时，因电场集中而产生的热载流子也可能会碰撞到附近的元件隔离区域LS和半导体衬底SUB(外延层EP)之间的界面而造成损伤，这也在双极型晶体管的通常工作时带来不良影响。

近年，例如车载用途等，谋求高的可靠性，并谋求即使施加反向偏压双极型晶体管的特性也不会劣化这样的具有高可靠性的半导体器件。

在双极型晶体管的正常工作时，向发射极/基极间施加正向偏压，但为了提高可靠性，谋求即使向发射极/基极间施加反向偏压，双极型晶体管在正常工作时的特性也不会劣化(变动)。

因此，本发明人关于图33所示的第二研究例的半导体器件进行了研究。

在图33所示的第二研究例的半导体器件中，在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS上，作为场板电极形成有电极FP200。该电极FP200经由插塞PGF200与发射极用布线M1E200电连接。

发射极用布线M1E200与上述发射极用布线M1E相当，经由发射极用插塞PGE与发射极用的n⁺型半导体区域NR1电连接，并且经由插塞PGF200与电极FP200电连接。也就是说，电极FP200和发射极用的n⁺型半导体区域NR1经由插塞PGF200、发射极用布线M1E200及发射极用插塞PGE而电连接。由此，向电极FP200和发射极用的n⁺型半导体区域NR1供给同一电压(发射极电压)，两者实质上成为同电位。

图33所示的第二研究例中的电极FP200与上述电极FP的不同点如下所述。即，上述电极FP被埋入在形成于元件隔离区域LS中的上述槽TR内，而在图33所示的第二研究例的半导体器件中，在元件隔离区域LS中没有形成与上述槽TR相当的结构，因此，电极FP200没有被埋入在元件隔离区域LS的槽内，而是配置在没有形成槽的元件隔离区域LS上。

在图33所示的第二研究例的情况下，将与被供给到发射极用的n⁺型半导体区域NR1的电压相同的电压供给到电极FP200。由此，在向发射极/基极间施加反向偏压的情况下，与图32所示的第一研究例相比，图33所示的第二研究例更能够促进耗尽层从发射极向基极侧的延伸，因此能够缓和电场集中。即，在向发射极/基极间施加了反向偏压的情况下，在图32所示的第一研究例中，在附图标记RG所示的区域中容易发生电场集中而发生热载流子，但与此相比，在图33所示的第二研究例中，在该区域RG中难以发生电场集中，能够抑制热载流子的产生。

由此，与图32所示的第一研究例相比，图33所示的第二研究例通过设置电极FP200，能够缓和在向发射极/基极间施加反向偏压时的电场集中，从而能够抑制热载流子的产生，因此难以发生伴随该热载流子的产生而导致的上述问题。

电极FP200需要配置在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS上。但是，若元件隔离区域LS的厚度厚，则电极FP200与衬底区域(这里是p型阱PW1)之间的距离变大，因此，通过设置电极FP200而缓和在向发射极/基极间施加反向偏压时的电场集中并抑制热载流子的产生的效果会变弱。但是，若将元件隔离区域LS整体的厚度变薄，则在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间设置元件隔离区域LS而使发射极/基极间的耐压提高的效果会变弱。也就是说，在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS上形成有电极FP200的第二研究例的情况下，为了提高由电极FP200产生的电场集中缓和效果，使元件隔离区域LS的厚度变薄是有利的，但为了提高发射极/基极间的耐压，使元件隔离区域LS的厚度变厚是有利的。由此，在图33所示的第二研究例的构造中，尽可能提高由电极FP200产生的电场集中缓和效果与尽可能提高发射极/基极间的耐压是难以同时实现的。即，在图33所示的第二研究例的构造中，难以充分发挥由电极FP200产生的电场集中缓和效果。

(关于主要的特征和效果)

本实施方式的半导体器件是具有双极型晶体管的半导体器件，并具有：半导体衬底SUB；在半导体衬底SUB上形成的p型阱PW1(第一半导体区域)；彼此分离地形成在p型阱PW1上的p⁺型半导体区域PR1(第二半导体区域)及n⁺型半导体区域NR1(第三半导体区域)。本实施方式的半导体器件还具有：在p⁺型半导体区域PR1和n⁺型半导体区域NR1之间的半导体衬底SUB的主面上形成的元件隔离区域LS(元件隔离绝缘膜)；以及在元件隔离区域LS上形成的电极FP(第一电极)。本实施方式的半导体器件还具有：以覆盖元件隔离区域LS及电极FP的方式形成在半导体衬底SUB上的层间绝缘膜IL；以及埋入在层间绝缘膜IL内的发射极用插塞PGE(第一插塞)、插塞PGF(第二插塞)及基极用插塞PGB(第三插塞)。

p⁺型半导体区域PR1的杂质浓度比p型阱PW1的杂质浓度高，p型阱PW1及p⁺型半导体区域PR1是双极型晶体管的基极用的半导体区域，n⁺型半导体区域NR1是双极型晶体管的发射极用的半导体区域。发射极用插塞PGE配置在n⁺型半导体区域NR1上，并与n⁺型半导体区域NR1电连接，插塞PGF配置在电极FP上，并与电极FP电连接，基极用插塞PGB配置在p⁺型半导体区域PR1上，并与p⁺型半导体区域PR1电连接。发射极用插塞PGE和插塞PGF电连接。在俯视时，电极FP形成在p⁺型半导体区域PR1和n⁺型半导体区域NR1之间，电极FP的至少一部分埋入在形成于元件隔离区域LS的槽TR(第一槽)内。

本实施方式的主要特征之一是，在俯视时，在p⁺型半导体区域PR1和n⁺型半导体区域NR1之间的元件隔离区域LS上形成有电极FP。

与本实施方式不同，如上述图32的第一研究例那样，在p⁺型半导体区域PR1和n⁺型半导体区域NR1之间的元件隔离区域LS上没有形成与电极FP相当的部件(场板电极)的情况下，参考上述图32的第一研究例说明的那样，在向发射极/基极间施加反向偏压时，产生双极型晶体管的特性劣化的问题。这是如上所述地引起的，即，在向发射极/基极间施加反向偏压时，在图32的区域RG中产生电场集中而产生热载流子。

与之相对，在本实施方式中，在俯视时，在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS上形成有电极FP。该电极FP经由插塞PGF及插塞PGE与发射极用的n⁺型半导体区域NR1电连接，因此将被供给到发射极用的n⁺型半导体区域NR1的电压(发射极电压)也供给到电极FP。即，电极FP成为与发射极用的n⁺型半导体区域NR1实质上同电位。因此，通过在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS上设置电极FP，在向发射极/基极间施加反向偏压的情况下，能够促进耗尽层从发射极向基极侧的延伸，因此能够缓和电场集中(尤其上述图32及图33的附图标记RG所示的区域中的电场集中)。由此，在向发射极/基极间施加反向偏压的情况下，能够抑制因电场集中而产生热载流子(这里是空穴)。此外，在位于发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS的下方，延伸着杂质浓度比p⁺型半导体区域PR1低的基极用的p型阱PW1。

本实施方式的主要特征的另一个是，电极FP的至少一部分埋入在形成于元件隔离区域LS的槽TR内。

与本实施方式不同，如上述图33的第二研究例那样，在元件隔离区域LS中没有形成与槽TR相当的结构，在没有形成槽的元件隔离区域LS上形成有电极FP200的情况下，在电极FP200和衬底区域(这里是p型阱PW1)之间夹设厚的元件隔离区域LS。由此，通过设置电极FP200缓和在向发射极/基极间施加反向偏压时的电场集中来抑制热载流子的发生的效果会变弱。但是，在使元件隔离区域LS整体的厚度变薄时，在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间设置元件隔离区域LS来提高发射极/基极间的耐压的效果会变弱。

与之相对，在本实施方式中，在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS上形成有电极FP，电极FP的至少一部分埋入在形成于元件隔离区域LS的槽TR内。通过将电极FP埋入元件隔离区域LS的槽TR，能够一边确保元件隔离区域LS的厚度，一边减小被埋入在槽TR内的电极FP和衬底区域(这里是p型阱PW1)之间的距离(间隔)。由此，通过减小埋入在槽TR内的电极FP和衬底区域(这里是p型阱PW1)之间的距离(间隔)，能够提高缓和在向发射极/基极间施加反向偏压时的电场集中来抑制热载流子产生的效果，并且能够确保元件隔离区域LS的厚度来提高发射极/基极间的耐压。

即，假设上述图1的本实施方式的半导体器件中的、没有形成有槽TR的区域中的元件隔离区域LS的厚度(T2)与上述图33所示的第二研究例中的元件隔离区域LS的厚度相同的情况。在该情况下，就在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间设置元件隔离区域LS来提高发射极/基极间的耐压的效果而言，在上述图1的本实施方式的半导体器件和上述图33的第二研究例的半导体器件中大致相同。但是，在该情况下，上述图1的本实施方式的半导体器件中的、被埋入在槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度(T1)变得比上述图33的第二研究例中的、电极FP200的正下方的元件隔离区域LS的厚度小。即，上述图1的本实施方式的半导体器件中的、电极FP和衬底区域(这里是p型阱PW1)之间的距离(间隔)变得比上述图33的第二研究例中的、电极FP200和衬底区域(这里是p型阱PW1)之间的距离(间隔)小。向发射极/基极间施加反向偏压时，通过设置电极FP、FP200能够缓和电场集中的效果因电极FP和衬底区域(这里是p型阱PW1)之间的距离(间隔)变小而增大。由此，通过设置电极FP、FP200，能够缓和在向发射极/基极间施加反向偏压时的电场集中，但该电场集中缓和效果与上述图33的第二研究例的电极FP200相比，本实施方式的电极FP更大。即，在本实施方式中，在向发射极/基极间施加反向偏压时，能够更确切地缓和电场集中(尤其上述图32及图33的附图标记RG所示的区域中的电场集中)。

此外，上述图32及图33中用附图标记RG所示的区域大致与p型阱PW1中的、元件隔离区域LS的下表面的发射极侧端部的附近区域对应，该区域在向发射极/基极间施加反向偏压的情况下容易发生电场集中。电极FP、FP200具有缓和该区域RG中的电场集中的作用，但就该作用而言，到p型阱PW1的距离小的电极FP更比到p型阱PW1的距离大的电极FP200更大。因此，就能够在向发射极/基极间施加反向偏压的情况下抑制因电场集中而产生热载流子(这里是空穴)的效果而言，到p型阱PW1的距离小的电极FP(本实施方式)比到p型阱PW1的距离大的电极FP200(第二研究例)更大。

也就是说，在本实施方式中，一边确保发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS整体的厚度，一边为了使位于电极FP的正下方的部分的元件隔离区域LS的厚度局部变薄，而在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间的元件隔离区域LS设置槽TR并埋入电极FP的至少一部分。由此，被埋入在槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度T1变得比没有形成槽TR的区域中的元件隔离区域LS的厚度T2小(即T1＜T2)。此外，厚度T1、T2如图1所示，厚度T1与槽TR的底部中的元件隔离区域LS的厚度对应，厚度T2与槽TR的外部中的元件隔离区域LS的厚度对应，厚度T2和厚度T1之差(即T2-T1)与槽TR的深度对应。

由此，能够同时实现减小被埋入在槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度T1、和增大没有形成槽TR的区域中的元件隔离区域LS的厚度T2。因此，在俯视时在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间，减小被埋入在槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度T1，由此，能够提高缓和在向发射极/基极间施加反向偏压时的电场集中来抑制热载流子产生的效果。由此，能够抑制在向发射极/基极间施加反向偏压时因产生热载流子而对双极型晶体管的通常工作时产生不良影响，能够抑制例如hFE特性劣化。因此，能够提高具有双极型晶体管的半导体器件的综合可靠性。

像这样，在本实施方式中，在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的半导体衬底SUB的主面上形成元件隔离区域LS，并且在该元件隔离区域LS上配置与发射极用的n⁺型半导体区域NR1电连接的电极FP，将该电极FP的至少一部分埋入在形成于元件隔离区域LS的槽TR内。由此，能够提高发射极/基极间的耐压，并且能够抑制在向发射极/基极间施加反向偏压的情况下的双极型晶体管的特性的劣化。因此，能够提高具有双极型晶体管的半导体器件的综合可靠性。

另外，在本实施方式中，如上所述，电极FP在俯视时形成在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间，槽TR也优选在俯视时形成在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间。由此，被埋入在槽TR的部分的电极FP成为在俯视时配置在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的状态，因此，在向发射极/基极间施加反向偏压的情况下，通过被埋入在槽TR的部分的电极FP，能够确切地促进耗尽层从发射极向基极侧的延伸。由此，在向发射极/基极间施加反向偏压的情况下，能够确切地缓和电场集中(尤其上述图32及图33的附图标记RG所示的区域中的电场集中)。由此，在向发射极/基极间施加反向偏压的情况下，能够更确切地抑制因电场集中而产生热载流子(这里是空穴)。因此，能够确切地抑制由热载流子的发生引起的双极型晶体管的特性劣化，从而能够更确切地提高具有双极型晶体管的半导体器件的可靠性。

另外，本实施方式的半导体器件还具有形成在层间绝缘膜IL上的发射极用布线M1E(第一布线)及基极用布线M1B(第二布线)。发射极用布线M1E经由发射极用插塞PGE与发射极用的n⁺型半导体区域NR1电连接，并且经由插塞PGF与电极FP电连接，基极用布线M1B经由基极用插塞PGB与基极用的p⁺型半导体区域PR1电连接。由此，能够从基极用布线M1B经由基极用插塞PGB向基极用的p⁺型半导体区域PR1供给所期望的基极电压，另外，能够从发射极用布线M1E经由发射极用插塞PGE向发射极用的n⁺型半导体区域NR1供给所期望的发射极电压，并且能够将与该发射极电压相同的电压经由插塞PGF供给到电极FP。也就是说，能够确切地将电极FP的电位固定在与发射极用的n⁺型半导体区域NR1的电位相同的电位。由此，在向发射极/基极间施加反向偏压的情况下，能够通过电极FP确切地促进耗尽层从发射极向基极侧的延伸，能够确切地缓和电场集中(尤其上述图32及图33的附图标记RG所示的区域中的电场集中)。

另外，本实施方式的半导体器件还具有：以内包p型阱PW1的方式形成在半导体衬底SUB上的n型阱NW1(第四半导体区域)；以与p型阱PW1分离的方式形成在n型阱NW1内的n⁺型半导体区域NR2(第五半导体区域)；以及被埋入至层间绝缘膜IL的集电极用插塞PGC(第四插塞)。n型阱NW1及n⁺型半导体区域NR2是集电极用的半导体区域。n⁺型半导体区域NR2的杂质浓度比n型阱NW1的杂质浓度高，集电极用插塞PGC配置在n⁺型半导体区域NR2上，并与n⁺型半导体区域NR2电连接。由此，能够确切地形成垂直型(纵型)的双极型晶体管。

另外，本实施方式的半导体器件还具有形成在半导体衬底SUB上并位于n型阱NW1下方的n⁺型埋入区域NB(n型的埋入半导体区域)，n⁺型埋入区域NB的杂质浓度比n型阱NW1高。在n型阱NW1的下方设置有杂质浓度比n型阱NW1高的n⁺型埋入区域NB，由此能够减小集电极电阻。

另外，本实施方式的半导体器件还具有形成在层间绝缘膜IL上的集电极用布线M1C(第三布线)，集电极用布线M1C经由集电极用插塞PGC与n⁺型半导体区域NR2电连接。由此，能够从集电极用布线M1C经由集电极用插塞PGC向集电极用的n⁺型半导体区域NR2供给所期望的集电极电压。

图34是表示元件隔离区域LS中的槽TR的深度与发射极/基极间的击穿电压之间的相关性的图表。图34的图表的横轴与元件隔离区域LS中的槽TR的深度对应，图34的图表的纵轴与发射极/基极间的击穿电压对应。此外，图34的图表以没有形成有槽TR的区域中的元件隔离区域LS的厚度T2为460nm的情况为前提。因此，460nm减去图34的横轴的值得到的值与上述厚度T1对应。即，当设图34的图表的横轴的值为Xnm时，(460-X)nm与厚度T1对应。图34的图表的横轴的右端为460nm，因此，槽TR恰好贯通元件隔离区域LS。另外，图34的图表的横轴为0(零)的情况与上述图33的第二研究例的情况相当。另外，图34的图表还示出了在上述图32的第一研究例的情况下的击穿电压。

图34的图表的纵轴与在向发射极/基极间施加反向偏压时的击穿电压对应，该击穿电压(图34的图表的纵轴)变大意味着在向发射极/基极间施加反向偏压时电场集中被缓和的情况。即，若在向发射极/基极间施加反向偏压时发生电场集中，则击穿电压(图34的图表的纵轴)处于变小的倾向，若在向发射极/基极间施加反向偏压时未发生电场集中，则击穿电压(图34的图表的纵轴)处于变大的倾向。

从图34的图表可知，与上述图32的第一研究例的情况相比，在上述图33的第二研究例的情况下，击穿电压(图34的图表的纵轴)变大，这意味着上述电极FP200以使电场集中缓和的方式发挥作用。而且，从图34的图表可知，在设置了电极FP、FP200的情况下，槽TR的深度越深，击穿电压(图34的图表的纵轴)越大，这意味着槽TR的深度越深，上述电极FP使电场集中缓和的作用越大。也就是说，和与槽TR的深度为零的情况对应的上述图33的第二研究例的情况相比，在形成有槽TR的上述图1的本实施方式的情况下，击穿电压(图34的图表的纵轴)更大，与第二研究例的上述电极FP200使电场集中缓和的作用相比，本实施方式的上述电极FP使电场集中缓和的作用更大。

另外，从图34的图表可知，随着将槽TR的深度变深，即随着将上述厚度T1变小，击穿电压(图34的图表的纵轴)变大。这意味着随着将槽TR的深度变深，即随着将上述厚度T1变小，上述电极FP使电场集中缓和的作用变大。由此，为了增大上述电极FP缓和电场集中的作用，减小上述厚度T1来减小上述电极FP和衬底区域(这里是p型阱PW1)之间的距离是有效的。

由此，在俯视时在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间，优选槽TR的深度相对于元件隔离区域LS的上述厚度T2深至某种程度，即，优选将上述厚度T1减小某种程度。

从该观点出发，若厚度T1为厚度T2的一半以下，则更优选。即，在俯视时在位于发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS中，被埋入至槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度T1更优选为没有形成有槽TR的区域中的元件隔离区域LS的厚度T2的一半以下(即T1≤T2×1/2)。由此，能够确切地提高发射极/基极间的耐压，并且减小被埋入在槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度T1，由此，能够更确切地缓和在向发射极/基极间施加反向偏压时的电场集中，能够更确切地获得抑制热载流子产生的效果。因此，能够更确切地抑制在向发射极/基极间施加反向偏压的情况下的双极型晶体管的特性的劣化，能够更确切地提高具有双极型晶体管的半导体器件的综合可靠性。

另外，为了使上述电极FP充分发挥使电场集中缓和的作用，被埋入在槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度T1优选为200nm以下(即T1≤200nm)。

另外，从图34的图表可知，随着将槽TR的深度变深，即随着将上述厚度T1变小，击穿电压(图34的图表的纵轴)变大，但在槽TR过深时，即在上述厚度T1过小时，击穿电压(图34的图表的纵轴)反而减少。这意味着在上述电极FP和衬底区域(这里是p型阱PW1)之间的距离过小时，在上述电极FP的正下方容易发生电场集中，上述电极FP使电场集中缓和的作用下降，上述电极FP和衬底区域(这里是p型阱PW1)之间的距离优选确保为50nm左右以上。因此，被埋入在槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度T1优选为50nm以上(即T1≥50nm)。由此，能够更确切地缓和在向发射极/基极间施加反向偏压时的电场集中，能够更确切地得到抑制热载流子产生的效果。因此，能够更确切地抑制在向发射极/基极间施加反向偏压的情况下的双极型晶体管的特性的劣化，能够更确切地提高具有双极型晶体管的半导体器件的综合可靠性。

另外，在元件隔离区域LS中形成槽TR的工序(上述图14的工序)中，若使槽TR贯通元件隔离区域LS，则电极FP和p型阱PW1会短路，从而导致发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1短路，因此，发生这样的现象的半导体器件需要在制造后的检查工序中筛选去除。这导致半导体器件的制造成品率降低。但是，在形成槽TR时，若将槽TR的底部中的元件隔离区域LS的厚度(T1)设计成50nm以上，则即使出现一些工序变动，槽TR也不会贯通元件隔离区域LS，能够确切地防止电极FP和p型阱PW1短路。由此，能够提高半导体器件的制造成品率。

因此，被埋入在槽TR内的部分的电极FP的正下方的元件隔离区域LS的厚度T1最优选在50～200nm(即50nm≤T1≤200nm)的范围内。由此，能够使上述电极FP充分发挥使电场集中缓和的作用，能够更确切地抑制在向发射极/基极间施加反向偏压的情况下的双极型晶体管的特性的劣化。因此，能够更确切地提高具有双极型晶体管的半导体器件的综合可靠性。

另一方面，元件隔离区域LS的厚度T2优选比200nm大，由此，能够确切地提高发射极/基极间的耐压。在元件隔离区域LS为LOCOS氧化膜的情况下，厚度T2能够采用例如400～800nm左右，在元件隔离区域LS为STI绝缘膜的情况下，厚度T2能够采用例如250～400nm左右。

另外，电极FP的发射极侧的端部(侧面)优选从发射极用的n⁺型半导体区域NR1分离50nm以上。即，在俯视时，电极FP和发射极用的n⁺型半导体区域NR1之间的间隔(距离)L1优选为50nm以上(即L1≥50nm)。这里，间隔L1如上述图2所示。若电极FP的发射极侧的端部(侧面)的位置过于接近发射极用的n⁺型半导体区域NR1，则在发射极用的n⁺型半导体区域NR1的基极侧端部的附近容易发生电场集中，难以获得基于电极FP的电场集中缓和效果。因此，上述间隔L1优选为50nm以上(即L1≥50nm)，由此，能够更确切地缓和在向发射极/基极间施加反向偏压时的电场集中，能够更确切地获得抑制热载流子产生的效果，能够更确切地提高半导体器件的综合可靠性。

另外，电极FP的基极侧的端部(侧面)优选从基极用的p⁺型半导体区域PR1分离50nm以上。即，在俯视时，电极FP和基极用的p⁺型半导体区域PR1之间的间隔(距离)L2优选为50nm以上(即L2≥50nm)。这里，间隔L2如上述图2所示。若电极FP的基极侧的端部(侧面)的位置过于接近基极用的p⁺型半导体区域PR1，则在基极侧可能会发生电场集中，难以获得基于电极FP的电场集中缓和效果。因此，上述间隔L2优选为50nm以上(即L2≥50nm)，由此，能够更确切地缓和向发射极/基极间施加反向偏压时的电场集中，能够更确切地得到抑制热载流子产生的效果，能够更确切地提高半导体器件的综合可靠性。

(关于变形例)

以下，关于本实施方式的变形例进行说明。

首先，关于第一变形例进行说明。图35是表示本实施方式的第一变形例的半导体器件的主要部分俯视图，与上述图2相当。与上述图2同样地，在图35中，为了易于理解，对p⁺型半导体区域PR1、n⁺型半导体区域NR1、n⁺型半导体区域NR2及电极FP标注细的倾斜的影线。

图35所示的第一变形例的半导体器件与上述图1～图3的半导体器件不同的是形成有电极FP的区域(范围)，除此以外，图35所示的第一变形例的半导体器件也与上述图1～图3的半导体器件基本相同。

即，电极FP从俯视来看形成在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的元件隔离区域LS上，电极FP的至少一部分被埋入在形成于元件隔离区域LS的槽TR内的结构在上述图2的情况和图35的第一变形例的情况下是共同的。

但是，在上述图2的情况下，在俯视时，电极FP整体形成(收敛)在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的区域内。与之相对，在图35的第一变形例的情况下，在俯视时，电极FP的一部分从发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的区域伸出，在俯视时电极FP的一部分(端部)与n型阱NW1重叠。这里，在图35中，在俯视时标注圆点的阴影表示发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的区域。

在图35的第一变形例的情况下，也与上述图2的情况同样地，在向发射极/基极间施加反向偏压时，因电极FP的存在而使电场集中缓和并得到抑制热载流子产生的效果，由此，能够提高半导体器件的可靠性。其理由如上所述。

但是，与图35的第一变形例的情况相比，上述图2的情况在以下方面是有利的。

即，与上述图2的情况相比，在图35的第一变形例的情况下，在箭头YG所示的路径中，发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间容易经由p型阱PW1的表层部的反型层(n型反型层)发生泄漏。这是因为，在向电极FP施加电压时，在电极FP的正下方的区域中，在p型阱PW1的表层部中可能会形成反型层，若形成反型层，则发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间容易经由该反型层发生泄漏。

因此，电极FP优选与n型阱NW1在俯视时不重叠。由此，例如即使在电极FP的正下方的区域中，在p型阱PW1的表层部上形成反型层，该反型层也与n型阱NW1分离，从而经由该反型层的发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间的泄漏变得难以发生。由此，能够抑制或防止发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间经由p型阱PW1的表层部的反型层发生泄漏，因此能够进一步提高半导体器件的可靠性。

另外，电极FP优选在俯视时不从发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的区域(图35的标注圆点的阴影的区域)伸出。即，在俯视时，电极FP整体优选形成(收敛)在发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的区域内。这是因为，在向发射极/基极间施加反向偏压时具有缓和电场集中的作用的是在俯视时位于发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的电极FP的部分。在图35中，在俯视时从发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的区域伸出的电极FP的部分的电场缓和作用较小，另外，可能会形成成为泄漏路径的反型层。因此，电极FP优选在俯视时不从发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1之间的区域伸出。由此，能够维持在向发射极/基极间施加反向偏压时缓和电场集中的作用，并且更确切地抑制或防止发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间经由p型阱PW1的表层部的反型层发生泄漏。因此，能够进一步提高半导体器件的可靠性。

因此，与图35的第一变形例的情况相比，在上述图2的情况下，更易于抑制或防止发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间经由p型阱PW1的表层部的反型层发生泄漏，因此更优选。

另外，在图35的第一变形例的情况下，与半导体衬底SUB的主面平行、且与n⁺型半导体区域NR1和p⁺型半导体区域PR1的相对方向(图35的横向)大致垂直的方向(图35的纵向)上的电极FP的尺寸比n⁺型半导体区域NR1及p⁺型半导体区域PR1都大。而且，在俯视时，在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间配置有电极FP。因此，电极FP的一部分从n⁺型半导体区域NR1和p⁺型半导体区域PR1之间的区域伸出。

另一方面，在上述图2的情况下，与半导体衬底SUB的主面平行、且与n⁺型半导体区域NR1和p⁺型半导体区域PR1之间的相对方向(图2的横向)大致垂直的方向(图2的纵向)上的电极FP(槽TR)的尺寸与n⁺型半导体区域NR1及P⁺型半导体区域PR1的双方或一方大致相同。而且，在俯视时，在n⁺型半导体区域NR1和p⁺型半导体区域PR1之间配置有电极FP。因此，能够一边确保由电极FP产生的电场缓和效果，一边防止电极FP从n⁺型半导体区域NR1和p⁺型半导体区域PR1之间的区域伸出，从而抑制或防止n⁺型半导体区域NR1和n型阱NW1之间经由p型阱PW1的反型层发生泄漏。

以下，关于第二变形例进行说明。图36是表示本实施方式的第二变形例的半导体器件的主要部分剖视图，图37是表示本实施方式的第二变形例的半导体器件的主要部分俯视图。图36与上述图1相当，图37与上述图2相当。与上述图2同样地，在图37中，为了易于理解，对p⁺型半导体区域PR1、n⁺型半导体区域NR1、n⁺型半导体区域NR2及电极FP也标注细的倾斜的影线。图37的沿B-B线的剖视图与图36大致对应。

在图36及图37的第二变形例的半导体器件中，在俯视时，以包围发射极用的n⁺型半导体区域NR1的周围的方式，形成有基极用的p⁺型半导体区域PR1，另外，以包围基极用的p⁺型半导体区域PR1及p型阱PW1的周围的方式，形成有集电极用的n⁺型半导体区域NR2。n⁺型沉降区域NS也以包围基极用的p⁺型半导体区域PR1及p型阱PW1的周围的方式形成。而且，电极FP在俯视时形成在p⁺型半导体区域PR1和n⁺型半导体区域NR1之间的元件隔离区域LS上，但是以包围发射极用的n⁺型半导体区域NR1的周围的方式形成的。

即，在图36及图37的第二变形例的半导体器件中，在基极用的p⁺型半导体区域PR1和发射极用的n⁺型半导体区域NR1之间的半导体衬底SUB的主面上也形成有元件隔离区域LS，在该元件隔离区域LS上形成电极FP，该电极FP的至少一部分被埋入在形成于元件隔离区域LS的槽TR内这点与上述图1～图3的半导体器件相同。但是，在图36及图37的第二变形例的半导体器件的情况下，示出了以包围发射极用的n⁺型半导体区域NR1的周围的方式形成基极用的p⁺型半导体区域PR1的情况，电极FP在俯视时以包围发射极用的n⁺型半导体区域NR1的周围的方式形成在基极用的p⁺型半导体区域PR1和发射极用的n⁺型半导体区域NR1之间。用于埋入电极FP的槽TR也在俯视时以包围发射极用的n⁺型半导体区域NR1的周围的方式形成在基极用的p⁺型半导体区域PR1和发射极用的n⁺型半导体区域NR1之间。

图36及图37的第二变形例的半导体器件的其他结构与上述图1～图3的半导体器件大致相同，因此这里省略其重复说明。

图36及图37的第二变形例的半导体器件也与上述图1～图3的半导体器件同样地，能够得到在向发射极/基极间施加反向偏压时因电极FP的存在而使电场集中缓和来抑制热载流子产生的效果，由此，能够提高半导体器件的可靠性。其理由如上所述，这里省略其重复说明。

(实施方式2)

图38是本实施方式2的半导体器件的主要部分剖视图，图39及图40是本实施方式2的半导体器件的主要部分俯视图。图38与上述图1相当，图39与上述图2相当，图40与上述图3相当。图39和图40示出了同一平面区域。为了易于理解，在图39中，对p⁺型半导体区域PR1、n⁺型半导体区域NR1、n⁺型半导体区域NR2、电极FP及电极FP2标注细的倾斜的影线，在图40中，对p⁺型半导体区域PR1、n⁺型半导体区域NR1及n⁺型半导体区域NR2标注细的倾斜的影线，对元件隔离区域LS标注粗的倾斜的影线。另外，在图40中，用虚线表示形成在元件隔离区域LS中的槽TR、TR2的位置。图39及图40的沿C-C线的剖视图与图38大致对应。

图38～图40所示的本实施方式2的半导体器件与上述实施方式1的半导体器件不同的是设置了电极FP2、槽TR2及插塞PGF2。这里，以本实施方式2的半导体器件与上述实施方式1的半导体器件的不同点为中心进行说明。

在俯视时，以将n⁺型半导体区域NR1、p⁺型半导体区域PR1及n⁺型半导体区域NR2各自包围的方式，在半导体衬底SUB的主面上形成有元件隔离区域LS，但在本实施方式2中，在元件隔离区域LS上，不仅设置上述电极FP，还设置电极FP2。电极FP的结构在本实施方式2中也与上述实施方式1基本相同，从而这里省略其重复说明。

电极FP2的至少一部分被埋入在形成于元件隔离区域LS的槽TR2内。槽TR2与上述槽TR以同一工序形成。另外，电极FP2与电极FP以同一工序形成，并能够使用共同的导电膜(与上述硅膜PS对应)形成电极FP2和电极FP。例如，通过对上述硅膜PS进行图案化，能够形成电极FP、电极FP2和上述栅极电极GE1、GE2。

但是，电极FP2和电极FP相互分离，未被电连接。因此，能够向电极FP2和电极FP供给彼此不同的电位。也能够将电极FP及电极FP2分别视为场板电极。

层间绝缘膜IL以覆盖元件隔离区域LS及电极FP、FP2的方式形成在半导体衬底SUB的主面上，但在电极FP2上，作为被埋入层间绝缘膜IL的插塞PG而形成有插塞PGF2。插塞PGF2配置在电极FP2上，并与电极FP2电连接。插塞PGF2的底面与电极FP2接触，由此与电极FP2电连接，但在电极FP2上形成有金属硅化物层的情况下，插塞PGF2与电极FP2上的金属硅化物层接触，并经由该金属硅化物层与电极FP2电连接。

在本实施方式2中，基极用插塞PGB和插塞PGF2被电连接，具体来说，经由基极用布线M1B被电连接。基极用布线M1B在包含基极用插塞PGB上方和插塞PGF2上方在内的层间绝缘膜IL上延伸，并与基极用插塞PGB及插塞PGF2在俯视时重叠。通过使基极用插塞PGB的上表面与基极用布线M1B接触，将基极用插塞PGB和基极用布线M1B电连接，通过使插塞PGF2的上表面与基极用布线M1B接触，将插塞PGF2和基极用布线M1B电连接。因此，基极用布线M1B经由基极用插塞PGB与p⁺型半导体区域PR1电连接，并且经由插塞PGF2与电极FP2电连接。

基极用插塞PGB与基极用布线M1B连接，插塞PGF2也与基极用布线M1B连接。即，电极FP2和基极用的p⁺型半导体区域PR1分别经由插塞PG与共同的基极用布线M1B电连接。也就是说，电极FP2和基极用的p⁺型半导体区域PR1经由插塞PGF2、基极用布线M1B及基极用插塞PGB被电连接。由此，从基极用布线M1B经由基极用插塞PGB向基极用的p⁺型半导体区域PR1供给所期望的基极电压，并且从该基极用布线M1B经由插塞PGF2向电极FP2供给与基极电压相同的电压。因此，向电极FP2和基极用的p⁺型半导体区域PR1供给相同的电压(基极电压)，两者实质上成为同电位。也就是说，电极FP2被固定为与基极用的P⁺型半导体区域PR1相同的电位。另一方面，与上述实施方式1同样地，在本实施方式2中，电极FP也被固定为与发射极用的n⁺型半导体区域NR1相同的电位。

在俯视时，电极FP2以包围发射极用的n⁺型半导体区域NR1、基极用的p⁺型半导体区域PR1和电极FP、且与p型阱PW1重叠的方式形成。即，在俯视时，以使电极FP2和p型阱PW1的重叠区域包围发射极用的n⁺型半导体区域NR1、基极用的p⁺型半导体区域PR1和电极FP的方式形成有电极FP2。也就是说，电极FP2(或者电极FP2和p型阱PW1的重叠区域)在俯视时呈环状，在该环状的电极FP2的内侧配置有发射极用的n⁺型半导体区域NR1、基极用的p⁺型半导体区域PR1和电极FP。这里，关于电极FP2的平面形状，示出了外形为四边形的环状的情况，但也可以采用外形为圆形的环状、外形为多边形的环状或者除此以外的外形的环状。

另外，槽TR2优选在俯视时以包围发射极用的n⁺型半导体区域NR1、基极用的p⁺型半导体区域PR1和电极FP、且与p型阱PW1重叠的方式形成。即，优选在俯视时以使槽TR2和p型阱PW1的重叠区域包围发射极用的n⁺型半导体区域NR1、基极用的p⁺型半导体区域PR1和电极FP的方式形成槽TR2。也就是说，槽TR2(或者槽TR2和p型阱PW1的重叠区域)优选在俯视时为环状，在该环状的槽TR2的内侧配置有发射极用的n⁺型半导体区域NR1、基极用的p⁺型半导体区域PR1和电极FP。

另外，优选的是，在俯视时，电极FP2不形成在n⁺型半导体区域NR1和电极FP之间、以及p⁺型半导体区域PR1和电极FP之间，而是以包围n⁺型半导体区域NR1、电极FP及p⁺型半导体区域PR1的方式形成。

另外，也能够有如下的情况：在俯视时，电极FP2不连续而是断续地包围n⁺型半导体区域NR1、电极FP及p⁺型半导体区域PR1，但更优选电极FP2连续地包围n⁺型半导体区域NR1、电极FP及p⁺型半导体区域PR1。即，优选在俯视时，电极FP2连续地环绕(一周)n⁺型半导体区域NR1、电极FP及p⁺型半导体区域PR1的周围。由此，能够提高基于电极FP2的抑制发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间的泄漏的效果。

本实施方式2的半导体器件的其他结构与上述实施方式1的半导体器件大致相同，从而这里省略其重复说明。

在本实施方式2中，也与上述实施方式1同样地设置电极FP，由此，在向发射极/基极间施加反向偏压时，能够得到缓和电场集中来抑制热载流子产生的效果，由此，能够提高半导体器件的可靠性。其理由如上述实施方式1中说明的那样，从而这里省略其重复说明。

另外，在本实施方式2中，通过形成电极FP2，能够抑制或防止发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间经由p型阱PW1的表层部的反型层发生泄漏，因此能够进一步提高半导体器件的可靠性。以下，关于该情况具体说明。

即，在本实施方式2中，设置有电极FP2。该电极FP2是为了在p型阱PW1的表层部不形成反型层(n型反型层)而设置的。若在p型阱PW1的表层部形成反型层，则发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间容易经由该反型层发生泄漏。另外，为了提高hFE特性，降低基极用的p型阱PW1的p型杂质浓度是有效的，但在该情况下，在p型阱PW1的表层部容易形成反型层。而且，在向比布线M1更靠上层的布线施加高电压的情况下等，若在p型阱PW1的表层部形成反型层，则发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间可能会经由该反型层发生泄漏。

在本实施方式2中，电极FP2经由插塞PGF2、基极用布线M1B及基极用插塞PGB与基极用的p⁺型半导体区域PR1电连接，与基极用的p⁺型半导体区域PR1相同的电位也被供给到电极FP2，因此在电极FP2的正下方的p型阱PW1的表层部变得难以形成反型层。例如，在向比布线M1更靠上层的布线施加高电压的情况下等，电极FP2也被固定为基极电压，因此在电极FP2的正下方的p型阱PW1的表层部难以形成反型层。因此，通过形成电极FP2，能够抑制或防止发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间经由p型阱PW1的表层部的反型层发生泄漏。

另外，电极FP2优选在俯视时以包围发射极用的n⁺型半导体区域NR1、电极FP和基极用的p⁺型半导体区域PR1、且与p型阱PW1重叠的方式形成。从其他角度来说，优选在俯视时，使电极FP2和p型阱PW1的重叠区域包围发射极用的n⁺型半导体区域NR1、电极FP和基极用的p⁺型半导体区域PR1。由此，在p型阱PW1中，发射极用的n⁺型半导体区域NR1和基极用的p⁺型半导体区域PR1在俯视时被包围在难以形成反型层的区域(电极FP2的正下方的区域)中。因此，能够确切地抑制或防止发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间经由p型阱PW1的表层部的反型层发生泄漏。

而且，在本实施方式2中，电极FP2的至少一部分被埋入元件隔离区域LS的槽TR2中，因此，能够一边确保槽TR、TR2的外部的元件隔离区域LS的厚度(T2)，一边能够减小被埋入在槽TR2内的部分的电极FP2的正下方的元件隔离区域LS的厚度T3。这里，厚度T3如图38所示，厚度T3与槽TR2的底部中的元件隔离区域LS的厚度对应，厚度T2与槽TR、TR2的外部的元件隔离区域LS的厚度对应，厚度T2和厚度T3之差(即T2-T3)与槽TR2的深度对应。

由此，能够减小电极FP2和p型阱PW1之间的距离(间隔)，因此能够进一步提高在电极FP2的正下方的p型阱PW1的表层部难以形成反型层的效果。因此，通过将电极FP2埋入形成在元件隔离区域LS的槽TR2，能够进一步提高抑制或防止发射极用的n⁺型半导体区域NR1和集电极用的n型阱NW1之间经由p型阱PW1的表层部的反型层发生泄漏的效果。因此，能够进一步提高半导体器件的可靠性。

若使槽TR2与上述槽TR以同一工序形成，则能够减少制造工序数，从而更优选。在该情况下，槽TR2的深度能够采用与槽TR相同的深度。因此，厚度T3和厚度T1能够相同。

另外，电极FP2和电极FP能够使用共同的导电膜(上述硅膜PS)以同一工序形成，从而能够抑制半导体器件的制造工序数。

以上，基于实施方式具体地说明了本发明人研发的实用新型，但本实用新型不限于所述实施方式，在不脱离其主旨的范围内能够进行各种变更。

Claims (15)

1.一种半导体器件，其具有双极型晶体管，所述半导体器件的特征在于，

具有：

半导体衬底；

在所述半导体衬底上形成的第一导电型的第一半导体区域；

在所述第一半导体区域上彼此分离地形成的所述第一导电型的第二半导体区域及与所述第一导电型相反的第二导电型的第三半导体区域；

在所述第二半导体区域与所述第三半导体区域之间的所述半导体衬底的主面上形成的元件隔离绝缘膜；

在所述元件隔离绝缘膜上形成的第一电极；

以覆盖所述元件隔离绝缘膜及所述第一电极的方式形成在所述半导体衬底上的层间绝缘膜；和

埋入在所述层间绝缘膜内的第一插塞、第二插塞及第三插塞，

所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度高，

所述第一半导体区域及所述第二半导体区域是所述双极型晶体管的基极用的半导体区域，

所述第三半导体区域是所述双极型晶体管的发射极用的半导体区域，

所述第一插塞配置在所述第三半导体区域上，与所述第三半导体区域电连接，

所述第二插塞配置在所述第一电极上，与所述第一电极电连接，

所述第三插塞配置在所述第二半导体区域上，与所述第二半导体区域电连接，

所述第一插塞和所述第二插塞电连接，

在俯视时，所述第一电极形成在所述第二半导体区域与所述第三半导体区域之间，

所述第一电极的至少一部分埋入在形成于所述元件隔离绝缘膜的第一槽内。

2.如权利要求1所述的半导体器件，其特征在于，

在俯视时，所述第一槽形成在所述第二半导体区域与所述第三半导体区域之间。

3.如权利要求1所述的半导体器件，其特征在于，

在位于所述第二半导体区域与所述第三半导体区域之间的所述元件隔离绝缘膜的下方，所述第一半导体区域延伸。

4.如权利要求1所述的半导体器件，其特征在于，

还具有在所述层间绝缘膜上形成的第一布线及第二布线，

所述第一布线经由所述第一插塞与所述第三半导体区域电连接，并且经由所述第二插塞与所述第一电极电连接，

所述第二布线经由所述第三插塞与所述第二半导体区域电连接。

5.如权利要求1所述的半导体器件，其特征在于，

所述第一电极的埋入在所述第一槽内的部分的正下方的所述元件隔离绝缘膜的厚度比未形成所述第一槽的区域中的所述元件隔离绝缘膜的厚度小。

6.如权利要求5所述的半导体器件，其特征在于，

所述第一电极的埋入在所述第一槽内的部分的正下方的所述元件隔离绝缘膜的厚度是未形成所述第一槽的区域中的所述元件隔离绝缘膜的厚度的一半以下。

7.如权利要求5所述的半导体器件，其特征在于，

所述第一电极的埋入在所述第一槽内的部分的正下方的所述元件隔离绝缘膜的厚度为50nm以上。

8.如权利要求5所述的半导体器件，其特征在于，

所述第一电极的埋入在所述第一槽内的部分的正下方的所述元件隔离绝缘膜的厚度为50～200nm。

9.如权利要求1所述的半导体器件，其特征在于，

所述元件隔离绝缘膜是LOCOS氧化膜或STI绝缘膜。

10.如权利要求1所述的半导体器件，其特征在于，

还具有：

以内包所述第一半导体区域的方式形成在所述半导体衬底上的所述第二导电型的第四半导体区域；

以与所述第一半导体区域分离的方式形成在所述第四半导体区域内的所述第二导电型的第五半导体区域；和

埋入在所述层间绝缘膜内的第四插塞，

所述第五半导体区域的杂质浓度比所述第四半导体区域的杂质浓度高，

所述第四半导体区域及所述第五半导体区域是所述双极型晶体管的集电极用的半导体区域，

所述第四插塞配置在所述第五半导体区域上，与所述第五半导体区域电连接。

11.如权利要求10所述的半导体器件，其特征在于，

还具有在所述半导体衬底上形成的位于所述第四半导体区域下方的所述第二导电型的埋入半导体区域，

所述埋入半导体区域的杂质浓度比所述第四半导体区域的杂质浓度高。

12.如权利要求10所述的半导体器件，其特征在于，

还具有在所述层间绝缘膜上形成的第三布线，

所述第三布线经由所述第四插塞与所述第五半导体区域电连接。

13.如权利要求10所述的半导体器件，其特征在于，

所述元件隔离绝缘膜以包围所述第二半导体区域、所述第三半导体区域及所述第五半导体区域的方式形成在所述半导体衬底的主面上，

所述半导体器件还具有形成在所述元件隔离绝缘膜上的第二电极、和埋入在所述层间绝缘膜内的第五插塞，

所述第五插塞配置在所述第二电极上，与所述第二电极电连接，

所述第五插塞和所述第三插塞电连接，

所述第二电极的至少一部分埋入在形成于所述元件隔离绝缘膜上的第二槽内。

14.如权利要求13所述的半导体器件，其特征在于，

还具有形成在所述层间绝缘膜上的第一布线及第二布线，

所述第一布线经由所述第一插塞与所述第三半导体区域电连接，并且经由所述第二插塞与所述第一电极电连接，

所述第二布线经由所述第三插塞与所述第二半导体区域电连接，并且经由所述第五插塞与所述第二电极电连接。

15.如权利要求13所述的半导体器件，其特征在于，

在俯视时，所述第二电极形成为包围所述第二半导体区域、所述第三半导体区域及第一电极、并且与所述第一半导体区域重叠。