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CN201663654U - 一种非整数倍插值装置及信号调制系统 - Google Patents

一种非整数倍插值装置及信号调制系统 Download PDF

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Abstract

本实用新型公开一种非整数倍插值装置,包括地址控制器、查找表存储器、输入寄存器、乘法器、加法器和输出寄存器;所述地址控制器与查找表存储器相连,用于根据插值后的符号率和固定时钟的频率,计算出存储地址;所述查找表存储器还与乘法器相连,用于根据地址控制器输出的地址查找该地址中预先存储的参数C,并输出到乘法器;所述输入寄存器与乘法器相连,用于接收、缓存、移位信号,并输出到乘法器;所述乘法器还与加法器相连,用于将参数C与寄存器输出的信号相乘,并将结果输入加法器。本实用新型采用基于固定时钟的非整数倍插值滤波,既实现了不同符号率的信号调制,又降低了成本,并且大大提高了信号质量。

Description

一种非整数倍插值装置及信号调制系统 
技术领域
本实用新型涉及数字电视编码技术领域,特别是一种非整数倍插值装置及信号调制系统。 
背景技术
数字电视系统在进入调频发送之前,首先要进行TS流(Transport Stream,传输流)接收,前向纠错,星座映射等编码,再进行信号的中频调制。在调制的过程中,需要对信号进行成形滤波、多级的插值等滤波,经过DDS(Direct Digital Synthesis,直接数字合成器)把信号搬移到需要的频点上,再进行载波传送。 
根据奈奎斯特采样定理,输入到DDS载波的信号采样频率要达到符号率频率的2倍以上,一般的数字电视调制系统编码输出的符号率为几兆,一般的中频输出要求在50MHz到60MHz之间,系统时钟要求达160MHz以上。故编码后的信号需经过多级插值滤波,如:插值成形滤波,CIC(Cascaded integrator comb,级联积分梳状)插值滤波等,才能使输入的符号率与系统时钟相接近。但一般的插值滤波只适应整数倍的情况,无法与系统时钟完全匹配,这样会导致时钟与信号不成整数倍关系,这样的信号载波进入DDS后会使接收端出现减少信号质量,甚至出现没有信号质量的情况。必须通过小数倍插值变采样率,使得出来的符号与系统时钟匹配。 
一般的做法是用整数倍的插值滤波对信号处理,如图1所示,为现有技术中的采用PLL方式的信号编码及调制系统结构示意图,编码后的信号,通过插值成形滤波、CIC补偿插值滤波和CIC插值滤波,三种整数倍的插值滤波,再用可配置相位PLL(Phase-LockedLoop,锁相环)产生不同的时钟和数字控制震荡器产生频率控制字进行中频的调制。 
有线数字电视信道编码和调制的传统实现方式是将成型滤波输出的数据经过D/A变换后与外部的正交调制信号相乘得到基带的中频调制。采用DDS技术产生正交信号,实现基带的中频调制。编码后出来的信息流的速率是可变的,而要求调制输出的是中频固定的基带调制信号,所以必须计算并补偿NCO(Numerical Controlled Oscillator,数字控制震荡器)的频率控制字,使得NCO输出稳定的正交调制信号。为了配置PLL的各级链路实时产生各级时钟,每个模块的需要具有严格的同步性,必须构建高校的PLL使得编码的同步。才能输出为连续的无缝隙码流。 
现有技术用可配置相位PLL产生时钟来控制信号调制可以用在对符号率精度要求不高的情况下,但随着信号符号率精度的提高,调制模块就必需要采用高精度锁相环来产生时钟,但在某些情况下这是达不到的。而且,信号经过调制后的载波还需要根据符号率来调整DDS,实现过程复杂而且消耗大量的硬件资源,成本较高。 
实用新型内容
本实用新型所要解决的技术问题在于:提供一种非整数倍插值装置,其可采用固定时钟进行调制,极大地降低了成本,且提高了信号质量。 
为解决本实用新型的技术问题,本实用新型公开一种非整数倍插值装置,包括地址控制器、查找表存储器、输入寄存器、乘法器、加法器和输出寄存器; 
所述地址控制器与查找表存储器相连,用于根据插值后的符号率和固定时钟的频率,计算出存储地址并将所述存储地址输入到查找表存储器;所述查找表存储器还与乘法器相连,用于根据地址控制器输出的地址查找该地址中预先存储的参数C,并输出到乘法器;所述输入寄存器与乘法器相连,用于接收、缓存、移位信号,并输出到乘法器;所述乘法器还与加法器相连,用于将参数C与寄存器输出的信号相乘,并将结果输入加法器;所述加法器还与输出寄存器相连,用于将乘法器输出的结果进行相加,得到结果信号并将结果信号输入到输出寄存器;所述输出寄存器用于缓存并输出所述加法器输出的结果信号。 
其中,所述地址控制器包括相互连接的地址累加值计算模块和地址累加模块,所述地址累加值计算模块用于根据插值后的符号率和固定时钟的频率计算出地址平均增量和地址初始累加值,并将所述地址平均增量和地址初始累加值输入到地址累加模块;所述地址累加模块,用于根据地址初始累加值和地址平均增量计算出相应的存储地址,并输出。 
其中,所述地址控制器包括地址累加模块,其预先存储有地址平均增量和地址初始累加值,根据地址初始累加值和地址平均增量累加计算出相应的存储地址,并输出。 
其中,所述地址累加值计算模块还用于设置地址的精度;所述地址控制器还包括连接到地址累加模块的位宽截取模块,所述位宽截取模块用于根据所述地址的精度截取所述地址累加模块输出的存储地址的位宽,并输出截取位宽后的存储地址;所述查找表存储器用于根据所述位宽截取模块输出的存储地址,查找相应地址中预先存储的参数C。 
其中,所述地址控制器还包括连接到地址累加模块的位宽截取模块,所述位宽截取模块预先存储了地址的精度,用于根据地址的精度截取所述地址累加模块输出的存储地址的位宽,并输出截取位宽后的存储地址;所述查找表存储器用于根据所述位宽截取模块输出的存储地址,查找相应地址中预先存储的参数C。 
其中,所述查找表存储器每一存储地址存储4个参数C。 
其中,所述加法器是流水线加法器。 
为解决本实用新型的技术问题,本实用新型还公开一种信号调制系统,包括依次相连的插值成形滤波器,CIC补偿插值滤波器、CIC插值滤波器、DDS载波装置和D/A上变频器,在所述CIC插值滤波器和DDS载波装置之前还连接有以上所述的非整数倍插值装置;所述信号调制系统连接固定时钟,接收数字信号和固定时钟的信号。 
其中,所述非整数倍插值装置的查找表存储器每一存储地址存储4个参数C。 
其中,所述非整数倍插值装置的加法器是流水线加法器。 
与现有技术相比,本实用新型具有如下有益效果:本实用新型采用基于固定时钟的非整数倍插值滤波,既实现了不同符号率的信号调制,又降低了成本,并且大大提高了信号质量;同时,又通过查找表存储器查找参数C,从而提高了信号处理速度。 
附图说明
图1是现有技术的信号编码及调制系统结构图; 
图2是本实用新型的信号调制系统结构图; 
图3是本实用新型实施例1的非整数倍插值装置结构图; 
图4是本实用新型实施例1的一具体实例的非整数倍插值装置结构图; 
图5是本实用新型实施例1的地址控制器结构图; 
图6是本实用新型实施例2的地址控制器结构图。 
具体实施方式
下面结合附图和实施例,对本实用新型作进一步详细说明。 
如图2所示,本实用新型的信号调制系统连接固定时钟,接收编码模块输出的数字信号及符号率,以及接收固定时钟输出的时钟信号,其包括依次相连的插值成形滤波器、CIC补偿插值滤波器、CIC插值滤波器、非整数倍插值装置、DDS载波装置和D/A上变频器。本实用新型的改进点在于非整数倍插值装置,其他模块都是现有技术。以下结合两个实施例对本实用新型的非整数倍插值装置作详细说明。 
实施例1 
如图3所述,本实施例的非整数倍插值装置包括地址控制器、查找表存储器、输入寄存器、乘法器、加法器和输出寄存器; 
所述地址控制器与查找表存储器相连,用于根据插值后的符号率和固定时钟的频率,计算出存储地址并将所述存储地址输入到查找表存储器;所述查找表存储器还与乘法器相连,用于根据地址控制器输出的地址查找该地址中预先存储的参数C,并输出到乘法器;所述输入寄存器与乘法器相连,用于接收、缓存、移位信号,并输出多组移位信号到乘法器;所述乘法器还与加法器相连,用于将参数C与寄存器输出的多组移位信号相乘,得到多组结果,并将结果输入加法器;所述加法器还与输出寄存器相连,用于将乘法器输出的多组结果进行相加,得到最后的结果信号并将结果信号输入到输出寄存器;所述输出寄存器用于缓存并输出所述加法器输出的结果信号。 
如图5所示,本实施例的地址控制器包括依次相连的地址累加值计算模块、地址累加模块和位宽截取模块,所述地址累加值计算模块用于根据插值后的符号率和固定时钟的频率计算出地址平均增量和地址初始累加值,并设置地址的精度,并将所述地址平均增量和地址初始累加值输入到地址累加模块。所述地址累加模块,用于根据地址初始累加值和地址平均增量计算出相应的多组存储地址,并输出到所述位宽截取模块。所述位宽截取模块用于根据所述地址的精度截取所述地址累加模块输出的存储地址的位宽,并输出截取位宽后的存储地址;所述查找表存储器用于根据所述位宽截取模块输出的存储地址,查找相应地址中预先存储的参数C。 
以下详细描述本实施例的具体实现过程。 
首先,编码模块对信号进行编码后,输出信号及初始的符号率到信号调制模块的插值成形滤波器,再依次进入CIC补偿插值滤波器和CIC插值滤波器。其中,插值成形滤波器、CIC补偿插值滤波器和CIC插值滤波器都是整数倍的插值,可根据开发需求,设置为2倍插值、3倍插值、4倍插值等。信号经过整数倍的插值后,其符号率也增加了相应的倍数据。例如,假设初始符号率fs为5.03125MHz,假设系统时钟fc为165MHz。插值成形滤波器和CIC补偿插值滤波器为2倍插值,CIC插值滤波器为8倍插值,那么,信号的符号率经三次整数倍的插值后,插值后fs为161MHz,与系统时钟不匹配,需进行非整数倍插值。 
然后,非整数倍插值装置对插值后fs进行小数倍的插值处理,在本实施例中,采用经典的分段插值曲线进行插值,为了便于在硬件上实现插值和有较好的滤波效果,采取了4阶3次项分段多项式,如公式1和公式2所示。 
y ( k ) = Σ i = - 2 1 C i x ( k - i ) ,
                           C-2=aμ2-aμ 
                           C-1=-aμ2+(a+1)μ 
其中,k为整数;参数C为: 
                          C0=-aμ2+(a-1)μ+1 
                          C1=aμ2-aμ 
参数α优选取0.5,为达到具佳的滤波效果。            (公式1) 
μj=1-(1-fs/fc)j,j∈[11/(1-fs/fc)]               (公式2) 
其中,fs为插值后的符号率,fc为固定时钟的频率,μ的范围为0至1,根据fs和fc的比值均匀地从1变为0,j取[11/(1-fs/fc)]区间的所有整数。 
例如,fc为165MHz,fs为161MHz,则,一组μj=[1,0.9757,0.9515,0.9272,...,0.0242,0]。 
根据公式1的映射关系,不同的符号率fs对应不同的4组参数C,而且个数也不一样。因为每个μj对应4组参数C,而根据fs和fc的比值的不同,μj的个数也不一样,所以对应的4组参数C的个数也不相同。 
地址累加值计算模块根据插值后的fs和固定时钟fc计算其比值fs/fc,即地址平均增量;地址初始累加值一般情况下都为0。地址累加值计算模块将地址平均增量输出到地址累加模块的地址累加值寄存器D1中,地址初始累加值则输出到地址累加模块的加法器中。地址累加模块,将地址初始累加值加上地址平均增量后,其结果即为μj,再将结果输出到位宽截取模块,同时,缓存该结果,以供下一次再加上地址平均增量计算下一个μj。 
在本实施例中地址累加值计算模块设置地址精度为1024,即μj从1到0均匀递减,中间相隔1024个,同时,查找表存储器的地址为从1到1024,每个地址存入相应的4个参数C(C-2、C-1、C0、C1)。地址累加模块计算出的地址是二进制值,如果计算结果的小数点位数过多,会使二进制的地址值位数较多,因此,需要位宽截取模块截取掉二进制的地址值的低位的若干位,使其符合地址精度的要求,采用位宽截取模块可降低对查找表存储器的存储容量的要求。当然,在存储容量足够大时,可以省去该位宽截取模块。 
在本实施例中,参数C的值需要被预先根据公式1计算出来,然后再存入查找表存储器。由于α是固定的,μ取所有间隔值,因此,参数C可预先计算出来并存在查找表存储器中。本实用新型不必每次都计算参数C,只需通过地址累加器计算出每个μj,再通过查找表存储器查找每个μj相对应的4组参数C,使系统处理速度大大提高。 
如图4所示,本实施例中查找表存储器采用只读ROM存储,其在查找到4个参数C(C-2、C-1、C0、C1)之后,分别输入乘法器3至乘法器0。寄存器0至寄存器3接收经前三次插值滤波处理后的信号x(k-i),分别输入乘法器0至乘法器3。乘法器0至乘法器3分别将参数C与信号x(k-i)相乘,得出的4组乘积再输入流水线加法器,经加法器0至加法器2相加,最后经寄存器4缓存后输出的结果信号y(k)。每计算完一个y(k),4组寄存器对信号x(k-i)进行移位处理,即寄存器0的值移入寄存器1,寄存器1的值移入寄存器2、寄存器2的值再移入寄存器3,寄存器0接收新的信号x(k-i),然后,再和下一组的4个参数C进行计算,得出下一个y(k),如此循环下去,每个步骤同时并行计算。 
本实施例采用固定时钟和非整数插值的方式改变符号率,可使符号率设置得更精确,提高信号质量,由于省去了复杂又昂贵的锁相环模块,因此,还进一步地降低了成本;同时,又通过查找表存储器查找参数C,免去了每次处理都要计算该参数C的步骤,从而提高了信号处理速度。 
实施例2 
如图6所示,本实施例的地址控制器只包括地址累加模块和位宽截取模块。地址累加模块包括加法器和寄存器D1,加法器中预先存储了地址初始累加值,一般来说地址初始累加值都为0。寄存器D1中预先存储了地址平均增量,由于开发人员进行产品设计时可根据插值后的符号率和固定时钟的频率预先计算出地址平均增量,因此可将地址平均增量预先存储在寄存器D1中。这样,本实施例与实施例1相比,地址控制器少了一个模块,从而更进一步的降低了成本,同时,由于不必每次处理都计算地址初始累加值和地址平均增量,因此更进一步提高了信号处理速度。 
当然,也可将地址初始累加值和地址平均增量预先存储在其他地方,这是本领域的普通技术人员所熟知的技术。 
以上举较佳实施例,对本实用新型的目的、技术方案和优点进行了进一步详细说明,所应理解的是,以上所述仅为本实用新型的较佳实施例而已,并不用以限制本实用新型,凡在本实用新型的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本实用新型的保护范围之内,本实用新型所主张的权利范围应以实用新型申请范围所述为准,而非仅限于上述实施例。 

Claims (10)

1.一种非整数倍插值装置,其特征在于,包括地址控制器、查找表存储器、输入寄存器、乘法器、加法器和输出寄存器;
所述地址控制器与查找表存储器相连,用于根据插值后的符号率和固定时钟的频率,计算出存储地址并将所述存储地址输入到查找表存储器;所述查找表存储器还与乘法器相连,用于根据地址控制器输出的地址查找该地址中预先存储的参数C,并输出到乘法器;所述输入寄存器与乘法器相连,用于接收、缓存、移位信号,并输出到乘法器;所述乘法器还与加法器相连,用于将参数C与寄存器输出的信号相乘,并将结果输入加法器;所述加法器还与输出寄存器相连,用于将乘法器输出的结果进行相加,得到结果信号并将结果信号输入到输出寄存器;所述输出寄存器用于缓存并输出所述加法器输出的结果信号。
2.如权利要求1所述的非整数倍插值装置,其特征在于,所述地址控制器包括相互连接的地址累加值计算模块和地址累加模块,所述地址累加值计算模块用于根据插值后的符号率和固定时钟的频率计算出地址平均增量和地址初始累加值,并将所述地址平均增量和地址初始累加值输入到地址累加模块;所述地址累加模块,用于根据地址初始累加值和地址平均增量计算出相应的存储地址,并输出。
3.如权利要求1所述的非整数倍插值装置,其特征在于,所述地址控制器包括地址累加模块,其预先存储有地址平均增量和地址初始累加值,根据地址初始累加值和地址平均增量累加计算出相应的存储地址,并输出。
4.如权利要求2所述的非整数倍插值装置,其特征在于,所述地址累加值计算模块还用于设置地址的精度;所述地址控制器还包括连接到地址累加模块的位宽截取模块,所述位宽截取模块用于根据所述地址的精度截取所述地址累加模块输出的存储地址的位宽,并输出截取位宽后的存储地址;所述查找表存储器用于根据所述位宽截取模块输出的存储地址,查找相应地址中预先存储的参数C。
5.如权利要求3所述的非整数倍插值装置,其特征在于,所述地址控制器还包括连接到地址累加模块的位宽截取模块,所述位宽截取模块预先存储了地址的精度,用于根据地址的精度截取所述地址累加模块输出的存储地址的位宽,并输出截取位宽后的存储地址;所述查找表存储器用于根据所述位宽截取模块输出的存储地址,查找相应地址中预先存储的参数C。
6.如权利要求1至5任一项所述的非整数倍插值装置,其特征在于,所述查找表存储器每一存储地址存储4个参数C。 
7.如权利要求1至5任一项所述的非整数倍插值装置,其特征在于,所述加法器是流水线加法器。
8.一种信号调制系统,包括依次相连的插值成形滤波器,CIC补偿插值滤波器、CIC插值滤波器、DDS载波装置和D/A上变频器,其特征在于,在所述CIC插值滤波器和DDS载波装置之前还连接有如权利要求1至5任一项所述的非整数倍插值装置;所述信号调制系统连接固定时钟,接收数字信号和固定时钟的信号。
9.如权利要求8所述的信号调制系统,其特征在于,所述非整数倍插值装置的查找表存储器每一存储地址存储4个参数C。
10.如权利要求8所述的信号调制系统,其特征在于,所述非整数倍插值装置的加法器是流水线加法器。 
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