CN105634439A - 一种异步成形滤波器设计方法 - Google Patents

Abstract

本发明公开了一种异步成形滤波器设计方法，包括查找表生成模块、NCO控制模块和成形滤波器模块，其中，查找表生成模块用于产生成形滤波器系数并制作查找表，NCO控制模块用于产生输入信号速率及样点相位信息，成形滤波器模块用于实现从输入信号速率到基带处理时钟的成形输出。本发明对基带处理时钟和所处理信号速率不受限于整数倍关系，具备较强的通用性；且方法实现简单，时序控制简单，占用资源较小，易于工程实现和模块化处理，便于移植。

Description

一种异步成形滤波器设计方法

技术领域

本发明涉及一种通用异步成形滤波器设计方法，属于无线通信物理层技术领域。

背景技术

在数字传输系统中，系统的传输带宽的有限的，而信号的频谱宽度是无限的，在有限的带宽中传输带宽无限的信号，会造成信号时域波形的失真，引起码间串扰，为了有效利用频谱、消除码间串扰，需要对发送信号进行成形滤波。

传统的成形滤波器设计通常采用整数倍成形方式，即滤波输出采样速率为输入信号速率的整数倍，这样设计的优点是易于硬件实现，缺点是要求基带处理时钟必须是所处理信号速率的整数倍，而通常情况下，所给时钟源与信号速率都不具备整数倍关系，需要通过外接数字频率合成器设备来达到分数倍变频的目的，增加了硬件开销。由此可见，设计一种异步成形滤波器，使得对于任意速率的基带信号，经过成形滤波器后输出的采样速率都为基带处理时钟，是非常有必要的。

中国专利CN204258746和CN1042189提出了一种分数倍内插成型滤波器实现方法，该滤波器包括数据同步模块、分段滤波模块、重采样模块、数控振荡器控制模块。数控振荡器控制模块根据基带调制速率输入产生慢溢出标志送给数据同步模块产生慢同步数据输出，慢同步数据输出经过分段滤波模块产生滤波器组输出，滤波器组输出和快溢出标志和分数时延滤波器时延经过重采样模块产生成型滤波数据。该发明通过在整数倍成型滤波器后接重采样模块实现分数倍成型滤波输出，需要的乘法器和加法器数量较多，消耗资源量大，且时序控制困难，时延较大。

发明内容

本发明目的是，针对常规成形滤波器设计只能实现整数倍成形，应用范围受限，增加硬件开销等问题，提出了一种异步成形滤波器设计方法，可实现任意输入信号速率到基带处理时钟的成形滤波输出，不受限于整数倍关系，可在任意基带处理时钟，任意信号速率下使用，具备较强的通用性，当系统时钟源与信号速率不具备整数倍关系时，节省了硬件开销；方法实现简单，工程实现复杂度低，对于可编程逻辑器件等开发平台，只需要一个NCO控制模块和成形滤波器即可实现异步成形输出，无需通过重采样模块实现异步时序，时序控制简单，占用资源较小；接口简单，易于模块化实现，便于移植。

本发明为解决上述技术问题提出的技术方案是：

一种异步成形滤波器设计方法，包括查找表生成模块、NCO控制模块和成形滤波器模块，其中，查找表生成模块用于产生成形滤波器系数并制作查找表，NCO控制模块用于产生输入信号速率及样点相位信息，成形滤波器模块用于实现从输入信号速率到基带处理时钟的成形输出，包括以下步骤：

步骤1，根据给定的滤波器参数通过查找表生成模块生成成形滤波器的成形系数，同时查找表生成模块根据成形滤波器的成形系数制作查找表；

步骤2，根据输入信号速率通过NCO控制模块产生输入信号速率时钟及样点相位信息；

步骤3，根据输入数据，通过成形滤波器模块实现从输入信号速率到基带处理时钟的成形输出。

所述步骤1中根据给定的滤波器参数通过查找表生成模块生成成形滤波器，同时查找表生成模块根据成形滤波器的成形系数制作查找表的方法，如下：

步骤11，根据基带处理时钟频率f_m，输入信号速率f_s，得到成形滤波器的成形倍数R：

R＝2^K,

其中，表示向上取整，K表示成形倍数R的位宽，f_m表示基带处理时钟频率，f_s表示输入信号速率。根据调制器系统给定滚降系数α和滤波器相关长度N_T，以及成形倍数R即可制作成形滤波器；

步骤12，根据给定的量化精度对步骤11得到的成形滤波器进行成形系数量化，将浮点型成形系数量化成合适位宽的整数；

步骤13，对步骤12中的成形滤波器的成形系数进行截短，得到截短后的滤波器系数F：

步骤14，根据滤波器相关长度N_T和步骤11得到的成形倍数R对步骤13中得到的截短后的滤波器系数F进行分组，生成成形滤波器系数矩阵：

$f_j^i=F_{(j-1)R+i},\begin{array}{c}i=1,2,\mathrm{...},R\\ j=1,2,\mathrm{...},N_T\end{array};$

其中，表示系数矩阵中的第i行第j列元素，R表示成形倍数，N_T表示滤波器相关长度。

步骤15，根据步骤14得到的成形滤波器系数矩阵获取每列最大量化位宽：

其中，M_j表示第j列最大量化位宽，符号表示向上取整，|·|表示取绝对值，表示i＝1,2,…,R个元素中的最大值，表示系数矩阵中的第i行第j列元素；

步骤16，按照步骤15得到的每列最大量化位宽，将步骤14得到的成形滤波器系数矩阵中的系数表示为二进制数，若则将其转换为补码形式；将各行对应列合并，生成二进制数组：

其中，Bⁱ表示数组中的第i个元素，表示将转换为位宽为M_j的二进制数，&表示将比特位并置，元素Bⁱ的位宽M为M_j表示第j列最大量化位宽，R表示数组长度；

步骤17，将步骤16生成的二进制数组按照所用开发系统规定的查找表格式生成二进制查找表：

所述步骤2中根据输入信号速率通过NCO控制模块产生输入信号速率时钟及样点相位信息的方法如下：

步骤21，根据基带处理时钟频率f_m、输入信号速率f_s生成频率控制字

其中，表示频率控制字，f_m表示基带处理时钟频率、f_s表示输入信号速率，N为NCO控制模块的累加精度；

步骤22，根据步骤21得到的频率控制字通过频率积分实现瞬时相位输出：

其中，表示第n个基带处理时钟nT_m时的瞬时相位，mod表示取余函数，表示频率控制字，N为NCO控制模块的累加精度；

步骤23，根据步骤22得到的瞬时相位通过NCO控制模块溢出标志产生输入信号速率时钟的时钟使能信号：

当时，NCO控制模块中的瞬时值溢出，提取溢出标志，将该溢出标志作为输入信号速率时钟的时钟使能信号；

步骤24，通过NCO控制模块高位获取需要的成形样点相位信息：

根据步骤11得到的成形倍数R的位宽K，得到第n个基带处理时钟时的成形样点相位P_n：

其中，P_n表示第n个基带处理时钟时的成形样点相位，表示第n个基带处理时钟nT_m时的瞬时相位，表示提取位宽为N的二进制数的第a至b位。

所述步骤3中根据输入数据，通过成形滤波器模块实现从输入信号速率到基带处理时钟的成形输出的方法如下：

步骤31，设置深度为2N_T的数据寄存器，对输入数据进行缓存：

数据寄存器采用FIFO结构，利用NCO控制模块给出的输入信号速率时钟的时钟使能信号，在时钟使能信号有效时读取输入数据并更新寄存器，该数据寄存器的深度为2N_T；

步骤32，根据NCO控制模块给出的成形样点相位信息和生成的查找表，提取2N_T个成形滤波器系数：

使用步骤1中生成的二进制查找表和步骤24中NCO控制模块给出的成形样点相位信息通过以下方法获取成形滤波器的全部系数，将第n个基带处理时钟时的读取地址表示为：

$\{\begin{array}{c}{A}_1=P_n\\ A_2=not{P}_n\end{array};$

式中，A₁表示查找表的读取地址1，用以提取前半段的成形滤波器系数，A₂表示查找表的读取地址2，用以提取后半段的成形滤波器系数。P_n表示第n个基带处理时钟时的成形样点相位，not表示按位取反；

则可得到成形滤波器的第k个系数C_k：

$C_k=\{\begin{array}{cc}{\left(T_{A_1}\right)}_M^{(M-\underset{m=0}{\overset{k-1}{\&Sigma;}}{M}_m-1)\&RightArrow;(M-\underset{m=0}{\overset{k-1}{\&Sigma;}}{M}_m)}& 1\&le;k\&le;N_T\\ {\left(T_{A_2}\right)}_M^{(\underset{m=2N_T-k+1}{\overset{N_T+1}{\&Sigma;}}{M}_m-1)\&RightArrow;\left(\underset{m=2N_T-k+2}{\overset{N_T+1}{\&Sigma;}}{M}_m\right)}& N_T<k\&le;2N_T\end{array};$

式中，C_k表示成形滤波器的第k个系数，A₁表示查找表的读取地址1，A₂表示查找表的读取地址2，T_A表示查找表中地址A对应的元素，M表示元素Bⁱ的位宽，N_T表示滤波器相关长度，M₀和等于0，表示提取位宽为M的二进制数的第a至b位；

步骤33，将缓存的数据与成形滤器系数对应位置相乘；

对于单比特输入数据，直接根据输入比特将成形滤波器系数取正或取负即可；对于多进制输入数据，需要2N_T个乘法器；

步骤34，根据步骤32得到的成形滤波器的第k个系数C_k，可得到第n+n_d个基带处理时钟时成形输出数据：

$y(n+n_d)=\underset{k=1}{\overset{2N_T}{\&Sigma;}}{C}_k\&CenterDot;D_k;$

其中，y(n+n_d)表示第n+n_d个基带处理时钟时的成形输出数据，n_d表示由乘法器和加法器造成的时延，C_k表示成形滤波器的第k个系数，D_k表示在第n个基带处理时钟时数据寄存器中的第k个数据；所需加法器个数为2N_T-1。

优选的：所述步骤11中成形滤波器为平方根升余弦滤波器，该平方根升余弦滤波器阶数为2RN_T+1。

优选的：所述步骤13中对成形滤波器的成形系数的右半部分系数进行截去，进而得到截短后的成形系数F：

$F=\left[\begin{array}{cccc}{F}_1,& F_2,& \mathrm{...}& ,F_{{\mathrm{RN}}_T}\end{array}\right];$

其中，F为截短后的滤波器系数向量，为相应的滤波器系数值。

优选的：所述步骤21中的NCO控制模块的累加精度N大于步骤11中的成形倍数R的位宽K。

优选的：所述步骤32中成形滤波器模块读取地址A₁和A₂进行延时处理，其中，A₁为查找表读取地址1，A₂为查找表读取地址2。

本发明的一种异步成形滤波器设计方法，相比现有技术，具有以下有益效果：

1，对基带处理时钟和所处理信号速率关系不做要求，不受限于整数倍关系。节省了硬件开销，无需增加额外的时钟模块来产生分数倍的时钟。

2，优化了查找表的设计，合理分配资源，节约了存储量。满足多通路多速率的信号系统处理要求，可实现多路速率不同的扩频通信信号以同一采样速率成形并复接。

3，对于时变速率的基带信号可采用统一的成形滤波结构，降低了软硬件设计的复杂度。

4，本发明只需一个异步成形滤波器即可，无需通过重采样模块实现异步时序，方法实现简单，所需模块较少，工程实现复杂度低。

5，本发明所需的乘法器、加法器数量明显减小，占用资源较少，无需复杂的时序控制逻辑，利于工程实现。

6，本发明接口更加简单明了，易于模块化实现，便于移植。

附图说明

图1为本发明通用异步成形滤波器实现框图。

图2为本发明查找表生成模块具体实现框图。

图3为本发明NCO控制模块具体实现框图。

图4为本发明成形滤波器模块具体实现框图。

具体实施方式

附图非限制性地公开了本发明一个优选实施例的结构示意图，以下将结合附图详细地说明本发明的技术方案。

实施例

本实施例的一种异步成形滤波器设计方法，如图1所示，包括查找表生成模块、NCO控制模块和成形滤波器模块，其中，查找表生成模块用于产生成形滤波器系数并制作查找表，NCO控制模块用于产生输入信号速率及样点相位信息，成形滤波器模块用于实现从输入信号速率到基带处理时钟的成形输出，具体包括以下步骤。

步骤1，根据给定的滤波器参数通过查找表生成模块生成成形滤波器的成形系数，同时查找表生成模块根据成形滤波器的成形系数制作查找表。如图2所示，其具体实施过程如下：

步骤11，针对给定的滤波器参数，生成成形滤波器

成形滤波器通常采用平方根升余弦滤波器，该平方根升余弦滤波器阶数为2RN_T+1。根据调制器系统给定滚降系数α以及滤波器相关长度N_T，基带处理时钟频率f_m，输入信号速率f_s，得到成形滤波器的成形倍数R：在设计滤波器时，滚降系数α一般由调制器系统给定，成型倍数R一般选为2的幂次方，在本发明中，R的选择要求大于基带处理时钟频率与输入信号速率之比，则R满足

R＝2^K,

其中，表示向上取整，K表示成形倍数R的位宽，f_m表示基带处理时钟频率，f_s表示输入信号速率。滤波器相关长度N_T可任意选取，N_T越大，输出波形越接近理论平方根升余弦波形，但所需的乘法器和加法器也越多，设计时可根据实际应用需求和硬件成本进行折中选择。根据以上假设，得到的滤波器阶数为2RN_T+1。

步骤12，根据给定的量化精度对步骤11得到的成形滤波器进行成形系数量化

根据系统精度及位宽要求，将浮点型成形滤波器系数量化成合适(对应)的位宽。

步骤13，对步骤12中的成形滤波器的成形系数进行截短，得到截短后的滤波器系数F

由滤波器的性质可知，系数是左右对称的，为节约存储量，截去右半部分的系数。进而得到截短后的成形系数F：

$F=\left[\begin{array}{cccc}{F}_1,& F_2,& ...& ,F_{{\mathrm{RN}}_T}\end{array}\right];$

其中，F为截短后的滤波器系数向量；为相应的滤波器系数值。

步骤14，生成成形滤波器系数矩阵：

按照所设的成形倍数和相关长度，对滤波器系数进行分组，生成滤波器系数矩阵，根据滤波器相关长度N_T和步骤11得到的成形倍数R对步骤13中得到的截短后的滤波器系数F进行分组，生成成形滤波器系数矩阵：

$F_j^i=F_{(j-1)R+i};\begin{array}{c}i=1,2,\mathrm{...},R\\ j=1,2,\mathrm{...},N_T\end{array};$

其中，表示系数矩阵中的第i行第j列元素，R表示成形倍数，N_T表示滤波器相关长度。

步骤15，获取每列最大量化位宽

根据步骤14得到的成形滤波器系数矩阵获取每列最大量化位宽：

其中，M_j表示第j列最大量化位宽，符号表示向上取整，|·|表示取绝对值，表示i＝1,2,…,R个元素中的最大值，表示系数矩阵中的第i行第j列元素。

步骤16，生成二进制数组

按照步骤15得到的每列最大量化位宽，将步骤14得到的成形滤波器系数矩阵中的系数表示为二进制数，若则将其转换为补码形式；将各行对应列合并，生成二进制数组：

其中，Bⁱ表示数组中的第i个元素，表示将转换为位宽为M_j的二进制数，&表示将比特位并置，元素Bⁱ的位宽M为M_j表示第j列最大量化位宽，R表示数组长度。

步骤17，生成查找表

按照所用开发系统规定的查找表格式，生成二进制查找表，因此将步骤16生成的二进制数组按照所用开发系统规定的查找表格式生成二进制查找表：

步骤2，根据输入信号速率通过NCO控制模块产生输入信号速率时钟及样点相位信息；如图3所示，其具体实施过程如下：

步骤21，根据基带处理时钟频率f_m、输入信号速率f_s生成频率控制字

其中，表示频率控制字，f_m表示基带处理时钟频率、f_s表示输入信号速率，N为NCO控制模块的累加精度；N为NCO的累加精度，可任意选取，N越大，得到的时钟越精确，需要的存储量也越大，设计时可根据实际应用需求进行选择。本发明中，N的选择要求大于步骤11中的K，其余不做限定。

步骤22，通过频率积分实现瞬时相位输出：

根据步骤21得到的频率控制字通过频率积分实现瞬时相位输出：

其中，表示第n个基带处理时钟nT_m时的瞬时相位，mod表示取余函数，表示频率控制字，N为NCO控制模块的累加精度；

步骤23，通过NCO溢出标志产生输入信号速率时钟：

根据步骤22得到的瞬时相位通过NCO控制模块溢出标志产生输入信号速率时钟的时钟使能信号：

当时，NCO控制模块中的瞬时值溢出，提取溢出标志，将该溢出标志作为输入信号速率时钟的时钟使能信号；

步骤24，通过NCO控制模块高位获取需要的成形样点相位信息：

根据步骤11得到的成形倍数R的位宽K，得到第n个基带处理时钟时的成形样点相位P_n：

其中，P_n表示第n个基带处理时钟时的成形样点相位，表示第n个基带处理时钟nT_m时的瞬时相位，表示提取位宽为N的二进制数的第a至b位。

步骤3，根据输入数据，通过成形滤波器模块实现从输入信号速率到基带处理时钟的成形输出，如图4所示，其具体实施过程如下：

步骤31，设置深度为2N_T的数据寄存器，对输入数据进行缓存：

数据寄存器采用FIFO结构，利用NCO控制模块给出的输入信号速率时钟的时钟使能信号，在时钟使能信号有效时读取输入数据并更新寄存器，该数据寄存器的深度为2N_T。

步骤32，根据NCO控制模块给出的成形样点相位信息和生成的查找表，提取2N_T个成形滤波器系数：

在查找表设计过程中，截去了滤波器的右半部分，使用时可通过NCO给出的成形样点相位信息获取成形滤波器的全部系数，使用步骤1中生成的二进制查找表通过步骤24中NCO控制模块给出的成形样点相位信息获取成形滤波器的全部系数，将第n个基带处理时钟时的读取地址表示为：

$\left\{\begin{array}{c}{A}_1=P_n\\ A_2=not{P}_n\end{array}\right.;$

式中，A₁表示查找表的读取地址1，用以提取前半段的成形滤波器系数，A₂表示查找表的读取地址2，用以提取后半段的成形滤波器系数。P_n表示第n个基带处理时钟时的成形样点相位，not表示按位取反。

成形滤波器的第k个系数C_k：

$C_k=\{\begin{array}{cc}{\left(T_{A_1}\right)}_M^{(M-\underset{m=0}{\overset{k-1}{\&Sigma;}}{M}_m-1)\&RightArrow;(M-\underset{m=0}{\overset{k-1}{\&Sigma;}}{M}_m)}& 1\&le;k\&le;N_T\\ {\left(T_{A_2}\right)}_M^{(\underset{m=2N_T-k+1}{\overset{N_T+1}{\&Sigma;}}{M}_m-1)\&RightArrow;\left(\underset{m=2N_T-k+2}{\overset{N_T+1}{\&Sigma;}}{M}_m\right)}& N_T<k\&le;2N_T\end{array};$

式中，C_k表示成形滤波器的第k个系数，A₁表示查找表的读取地址1，A₂表示查找表的读取地址2，T_A表示查找表中地址A对应的元素，M表示元素Bⁱ的位宽，N_T表示滤波器相关长度，M₀和等于0，表示提取位宽为M的二进制数的第a至b位。

需要注意的是，通过NCO产生数据速率时钟和通过数据速率时钟更新数据寄存器都存在一定的延时，为保证滤波器严格与数据对齐，需将读取地址A₁和A₂进行延时处理。

步骤33，将缓存的数据与成形滤器系数对应位置相乘；

对于单比特输入数据，直接根据输入比特将成形滤波器系数取正或取负即可；对于多进制输入数据，需要2N_T个乘法器；

步骤34，根据步骤32得到的成形滤波器的第k个系数C_k，可得到第n+n_d个基带处理时钟时成形输出数据：

$y(n+n_d)=\underset{i=1}{\overset{2N_T}{\&Sigma;}}{C}_k\&CenterDot;D_k;$

其中，y(n+n_d)表示第n+n_d个基带处理时钟时的成形输出数据，n_d表示由乘法器和加法器造成的时延，C_k表示成形滤波器的第k个系数，D_k表示在第n个基带处理时钟时数据寄存器中的第k个数据；所需加法器个数为2N_T-1。

由此，通过2N_T个乘法器和2N_T-1个加法器实现了从任意输入信号速率到基带处理时钟的成形滤波输出，不受限于整数倍关系，具备较强的通用性；且方法实现简单，时序控制简单，占用资源较小，易于工程实现和模块化处理，便于移植。

上面结合附图所描述的本发明优选具体实施例仅用于说明本发明的实施方式，而不是作为对前述发明目的和所附权利要求内容和范围的限制，凡是依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属本发明技术和权利保护范畴。

Claims (8)

1.一种异步成形滤波器设计方法，包括查找表生成模块、NCO控制模块和成形滤波器模块，其中，查找表生成模块用于产生成形滤波器系数并制作查找表，NCO控制模块用于产生输入信号速率及样点相位信息，成形滤波器模块用于实现从输入信号速率到基带处理时钟的成形输出，其特征在于，包括以下步骤：

步骤1，根据给定的滤波器参数通过查找表生成模块生成成形滤波器的成形系数，同时查找表生成模块根据成形滤波器的成形系数制作查找表；

步骤2，根据输入信号速率通过NCO控制模块产生输入信号速率时钟及样点相位信息；

步骤3，根据输入数据，通过成形滤波器模块实现从输入信号速率到基带处理时钟的成形输出。

2.根据权利要求1所述异步成形滤波器设计方法，其特征在于：所述步骤1中根据给定的滤波器参数通过查找表生成模块生成成形滤波器，同时查找表生成模块根据成形滤波器的成形系数制作查找表的方法，如下：

步骤11，根据基带处理时钟频率f_m，输入信号速率f_s，得到成形滤波器的成形倍数R：

其中，表示向上取整，K表示成形倍数R的位宽，f_m表示基带处理时钟频率，f_s表示输入信号速率；根据调制器系统给定滚降系数α和滤波器相关长度N_T，以及成形倍数R即可制作成形滤波器；

步骤12，根据给定的量化精度对步骤11得到的成形滤波器进行成形系数量化，将浮点型成形系数量化成对应位宽的整数；

步骤13，对步骤12中的成形滤波器的成形系数进行截短，得到截短后的滤波器系数F：

步骤14，根据滤波器相关长度N_T和步骤11得到的成形倍数R对步骤13中得到的截短后的滤波器系数F进行分组，生成成形滤波器系数矩阵：

$F_j^i=F_{(j-1)R+i},\begin{array}{c}i=1,2,\mathrm{...},R\\ j=1,2,\mathrm{...},N_T\end{array};$

其中，表示系数矩阵中的第i行第j列元素，R表示成形倍数，N_T表示滤波器相关长度；

步骤15，根据步骤14得到的成形滤波器系数矩阵获取每列最大量化位宽：

其中，M_j表示第j列最大量化位宽，符号表示向上取整，|·|表示取绝对值，表示i＝1,2,…,R个元素中的最大值，表示系数矩阵中的第i行第j列元素；

步骤16，按照步骤15得到的每列最大量化位宽，将步骤14得到的成形滤波器系数矩阵中的系数表示为二进制数，若则将其转换为补码形式；将各行对应列合并，生成二进制数组：

其中，Bⁱ表示数组中的第i个元素，表示将转换为位宽为M_j的二进制数，&表示将比特位并置，元素Bⁱ的位宽M为M_j表示第j列最大量化位宽，R表示数组长度；

步骤17，将步骤16生成的二进制数组按照所用开发系统规定的查找表格式生成二进制查找表：

3.根据权利要求2所述异步成形滤波器设计方法，其特征在于：所述步骤2中根据输入信号速率通过NCO控制模块产生输入信号速率时钟及样点相位信息的方法如下：

步骤21，根据基带处理时钟频率f_m、输入信号速率f_s生成频率控制字

其中，表示频率控制字，f_m表示基带处理时钟频率、f_s表示输入信号速率，N为NCO控制模块的累加精度；

步骤22，根据步骤21得到的频率控制字通过频率积分实现瞬时相位输出：

其中，表示第n个基带处理时钟nT_m时的瞬时相位，mod表示取余函数，表示频率控制字，N为NCO控制模块的累加精度；

步骤23，根据步骤22得到的瞬时相位通过NCO控制模块溢出标志产生输入信号速率时钟的时钟使能信号：

当时，NCO控制模块中的瞬时值溢出，提取溢出标志，将该溢出标志作为输入信号速率时钟的时钟使能信号；

步骤24，通过NCO控制模块高位获取需要的成形样点相位信息：

根据步骤11得到的成形倍数R的位宽K，得到第n个基带处理时钟时的成形样点相位P_n：

其中，P_n表示第n个基带处理时钟时的成形样点相位，表示第n个基带处理时钟nT_m时的瞬时相位，表示提取位宽为N的二进制数的第a至b位，N为NCO控制模块的累加精度。

4.根据权利要求3所述异步成形滤波器设计方法，其特征在于：所述步骤3中根据输入数据，通过成形滤波器模块实现从输入信号速率到基带处理时钟的成形输出的方法如下：

步骤31，设置深度为2N_T的数据寄存器，对输入数据进行缓存：

数据寄存器采用FIFO结构，利用NCO控制模块给出的输入信号速率时钟的时钟使能信号，在时钟使能信号有效时读取输入数据并更新寄存器，该数据寄存器的深度为2N_T；

步骤32，根据NCO控制模块给出的成形样点相位信息和生成的查找表，提取2N_T个成形滤波器系数：

使用步骤1中生成的二进制查找表和步骤24中NCO控制模块给出的成形样点相位信息通过以下方法获取成形滤波器的全部系数，将第n个基带处理时钟时的读取地址表示为：

$\left\{\begin{array}{c}{A}_1=P_n\\ A_2={\mathrm{notP}}_n\end{array}\right.;$

式中，A₁表示查找表的读取地址1，用以提取前半段的成形滤波器系数，A₂表示查找表的读取地址2，用以提取后半段的成形滤波器系数；P_n表示第n个基带处理时钟时的成形样点相位，not表示按位取反；

则可得到成形滤波器的第k个系数C_k：

$C_k=\left\{\begin{array}{cc}{\left(T_{A_1}\right)}_M^{\left(M-\underset{m=0}{\overset{k-1}{\&Sigma;}}{M}_m-1\right)\&RightArrow;\left(M-\underset{m=0}{\overset{k}{\&Sigma;}}{M}_m\right)}& 1\&le;k\&le;N_T\\ {\left(T_{A_2}\right)}_M^{\left(\underset{m=2N_T-k+1}{\overset{N_T+1}{\&Sigma;}}{M}_m-1\right)\&RightArrow;\left(\underset{m=2N_T-k+2}{\overset{N_T+1}{\&Sigma;}}{M}_m\right)}& N_T\&le;k\&le;2N_T\end{array}\right.;$

式中，C_k表示成形滤波器的第k个系数，A₁表示查找表的读取地址1，A₂表示查找表的读取地址2，T_A表示查找表中地址A对应的元素，M表示元素Bⁱ的位宽，N_T表示滤波器相关长度，M₀和等于0，表示提取位宽为M的二进制数的第a至b位；

步骤33，将缓存的数据与成形滤器系数对应位置相乘；

对于单比特输入数据，直接根据输入比特将成形滤波器系数取正或取负即可；对于多进制输入数据，需要2N_T个乘法器；

步骤34，根据步骤32得到的成形滤波器的第k个系数C_k，可得到第n+n_d个基带处理时钟时成形输出数据：

$y(n+n_d)=\underset{k=1}{\overset{2N_T}{\&Sigma;}}{C}_k\&CenterDot;D_k;$

其中，y(n+n_d)表示第n+n_d个基带处理时钟时的成形输出数据，n_d表示由乘法器和加法器造成的时延，C_k表示成形滤波器的第k个系数，D_k表示在第n个基带处理时钟时数据寄存器中的第k个数据；所需加法器个数为2N_T-1。

5.根据权利要求4所述异步成形滤波器设计方法，其特征在于：所述步骤11中成形滤波器为平方根升余弦滤波器，该平方根升余弦滤波器阶数为2RN_T+1。

6.根据权利要求5所述异步成形滤波器设计方法，其特征在于：所述步骤13中对成形滤波器的成形系数的右半部分系数进行截去，进而得到截短后的成形系数F：

$F=\left[\begin{array}{cccc}{F}_1,& F_2,& \mathrm{...},& F_{{\mathrm{RN}}_T}\end{array}\right];$

其中，F为截短后的滤波器系数向量，F₁,F₂,…,为相应的滤波器系数值。

7.根据权利要求6所述异步成形滤波器设计方法，其特征在于：所述步骤21中的NCO控制模块的累加精度N大于步骤11中的成形倍数R的位宽K。

8.根据权利要求7所述异步成形滤波器设计方法，其特征在于：所述步骤32中成形滤波器模块读取地址A₁和A₂进行延时处理，其中，A₁为查找表读取地址1，A₂为查找表读取地址2。