CN1848440A - 记忆体元件及其制造方法 - Google Patents

Abstract

本发明是有关于一种记忆体元件及其制造方法。该记忆体元件形成于绝缘层上有半导体(SOI)结构之上，SOI结构包括一基底、一绝缘层位于基底之上和一半导体层位于绝缘层之上。记忆体元件具有一位于SOI结构的记忆区域的记忆体阵列、复数个第一基底接触位于记忆体元件的周边区域和复数个第二基底接触位于SOI结构的记忆区域，其中第一基底接触和第二基底接触形成于半导体层及介电层内并透出半导体层以电性连结SOI结构的基底。

Description

记忆体元件及其制造方法

技术领域

本发明涉及一种静态随机存取记忆体，特别是涉及一种记忆体元件及其制造方法。

背景技术

半导体元件能形成于块状半导体基底或绝缘层上有半导体(semiconductor-on-insulator，SOI)结构之上。相较于形成于块状半导体基底之上的半导体元件(块状元件)，形成于SOI结构之上的半导体元件(SOI元件)一般具有低寄生电容、高切换速度、低功率消耗、高电路集积密度及高产率等优点。

传统的SOI元件，如图1所示的晶体管100形成于SOI结构102之上。SOI结构102包括半导体基底104、绝缘层106位于半导体基底104之上以及半导体层108位于绝缘层106之上。半导体基底104可以包括硅。绝缘层106可以包括埋入式氧化硅。半导体层108可以包括硅层、硅锗层或是其他半导体层，以及可以掺杂N型或P型杂质。晶体管100包括源极110和汲极112以一扩散区域形成于半导体层108之内。通道区114是为部分位于源极110和汲极112之间的半导体层108。晶体管100更包括闸绝缘层116形成于通道区114之上而闸电极118形成于闸绝缘层116之上。

记忆体元件例如静态随机存取记忆体元件形成于SOI结构之上以达成相较于SRAM(静态随机存取记忆体)形成于块状半导体基底之上具有较佳效能的目的。传统SOI SRAM更包括和晶体管100相似的晶体管和其他元件例如电容和/或电阻。

图2A至图2E是绘示传统SOI SRAM元件200的一个范例。图2A是为SOI SRAM元件200的平面视图。如图2A所示，SOI SRAM元件200包括记忆体阵列202。记忆体阵列202区分为4个记忆体区块204。一位置解码器206解码位置输入(未绘示)到SOI SRAM元件200，提供字元线位置资讯到全域字元线208，以及提供位元线位置到至记忆体区块204。

图2B是绘示每一记忆体区块204的结构。如图2B所示，每一记忆体区块204包括复数个小记忆体阵列，或记忆体组210。每一记忆体组210对应一区域字元线解码器212，一位元线解码器214，和一或多个字元线感应放大器(BL-SA)电路216(其中每一记忆体组210仅绘示一个来对应)。区域字元线解码器212耦合全域字元线208，全域字元线208与记忆体组210的字元线(未绘示)平行，区域字元线解码器212用来接受字元线位置资讯。位元线解码器214与位置解码器206耦合以经由区域位元线位置线215接受位元线位置资讯。BL-SA电路216提供记忆体组210与外部电路(未绘示)间的资料路径。

图2C是绘示记忆体组210的结构。如图2C所示，每一记忆体组210包括记忆胞218的阵列以复数列和复数行排列，每一列对应到一对位元线220(220₁、220₂、220₃、......)和222(222₁、222₂、222₃、......)和每一行对应到一字元线224(224₁、224₂、224₃、......)。位元线220和222连结到对应的位元线解码器214和和至少一对应的BL-SA电路216。字元线224连结到对应的区域字元线解码器212。每一记忆胞218包括一或多个和图1所示的晶体管100相似的晶体管。记忆胞218的结构为本技术领域者所熟知故未在图2C详是绘示。

传统SOI SRAM的效能受限于所谓的浮体效应。例如，SOI SRAM元件包括晶体管100，半导体层108构成晶体管100的主体区域且电性隔离。据此，半导体层108的电位是浮置的而且可经由对半导体层108的充放电来做调整。例如，半导体层108可藉由冲击离子化电流、接面漏电流且/或闸极诱发汲极漏电流来进行充放电。半导体层108的电荷分布实质上会被基底104上的电荷分布所影响。因为浮体效应，传统的SOI SRAM元件需要较高的最低操作电压V_min。

根据传统的技术，为了降低浮体效应以降低最低操作电压V_min，一般是在SOI SRAM元件的周边提供基底接触。例如，如图2A所示，SOI SRAM元件200包括复数个基底接触230位于周边区域。图2D是绘示由图2A基底接触230剖面线A-A’的剖面示意图。如图2D所示，SOI SRAM元件200形成于SOI结构232之上，SOI结构232包括半导体基底234、绝缘层236形成于半导体基底234之上以及半导体层238形成于绝缘层236之上。复数个元件绝缘区域240(第2D途中仅绘示一个)形成于半导体层238之内以提供SOI SRAM元件200不同部分的电性隔离。基底接触230可包括金属插塞，金属插塞设置在穿过元件绝缘区域240和绝缘层236的基底接触孔洞(未标号)中以电性连结一位于半导体基底234的重掺杂扩散区域242。扩散区域242和半导体基底234具有相同电性的掺杂。例如，如果半导体基底234是P型，则扩散区域242是P+型。因此，半导体基底234可由基底接触230提供的偏压而获得一适当的偏压，例如接地而降低SOI SRAM元件200的浮体效应。结果，与不具有基底接触的元件相较，图2A至图2D所示的记忆体元件200具有较低的最低操作电压V_min。例如，记忆体元件200具有较低的最低操作电压V_min较不具有基底接触的元件低0.1伏特(V)。

图2A所示的基底接触230为方形，基底接触亦可为如图2E所示的矩形接触长条230’。

由此可见，上述现有的记忆体元件在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决记忆体元件存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的记忆体元件存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的具有缩小浮置体效应的绝缘层上有半导体静态随机存取记忆体，能够改进一般现有的记忆体元件，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的记忆体元件存在的缺陷，而提供一种新型结构的具有缩小浮置体效应的绝缘层上有半导体静态随机存取记忆体，所要解决的技术问题是使其具有降低浮体效应，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体元件，形成于绝缘层上有半导体结构之上，该绝缘层上有半导体结构包括一基底、一绝缘层位于该基底之上和一半导体层位于该绝缘层之上，该记忆体元件包括：一记忆体阵列位于该绝缘层上有半导体结构的记忆区域；复数个第一基底接触位于该记忆体元件的周边区域；以及复数个第二基底接触位于该绝缘层上有半导体结构的记忆区域，其中该些第一基底接触和该些第二基底接触形成于该半导体层及该介电层内并电性连结该绝缘层上有半导体结构的该基底。

本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。

前述的记忆体元件，其中所述的记忆体元件包括至少一区域对应到块状记忆体元件形成井连接的区域，其中至少一该些第二基底接触位于该区域内。

前述的记忆体元件，其中所述的记忆体阵列包括复数对位元线，至少一对该些位元线在一或多个交错点彼此交错，且其中至少一该些第二基底接触形成在位元线的交错点。

前述的记忆体元件，其中所述的记忆体阵列包括一全域字元线和复数个记忆体组，每一该些记忆体组包括较小的记忆体阵列，该些记忆体组包括复数个区域字元线连结该全域字元线，且其中该些第二基底接触之一形成于该区域字元线连结该全域字元线的连结点处。

前述的记忆体元件，其中所述的记忆体阵列包括复数个记忆体组，每一该些记忆体组包括较小的记忆体阵列和复数个对应字元线感应放大器电路，其中至少一该些第二基底接触形成于该些记忆体组之一与该些字元线感应放大器电路之一的边缘之间。

前述的记忆体元件，其中所述的记忆体阵列包括复数个记忆体组，每一该些记忆体组包括较小的记忆体阵列和复数个对应区域字元线解码器，且其中至少一该些第二基底接触形成于该些记忆体组之一和该些区域字元线之一的边缘之间。

前述的记忆体元件，其还包括一基底接触孔洞穿过该半导体层和该绝缘层，一内层介电层形成覆盖该半导体层，和一接触孔洞位于该内层介电层之内，其中一或多个该些第一基底接触和该些第二基底接触包括：一导体插塞位于该基底接触孔洞内；以及一金属插塞位于该接触孔洞内。

前述的记忆体元件，其中所述的绝缘层上有半导体结构的该基底包括一半导体具有一重掺杂扩散区域，该重掺杂扩散区域和该基底具有相同的电性，及其中该导体插塞接触该重掺杂扩散区域。

前述的记忆体元件，其中所述的半导体层包括复数个元件绝缘区域，及该基底接触孔洞穿过该些元件绝缘区域其中之一。

前述的记忆体元件，其还包括一基底接触孔洞穿过该半导体层和该绝缘层，一内层介电层形成覆盖该半导体层和该基底接触孔洞之内，和一接触孔洞位于该内层介电层及该基底接触孔洞之内，其中一或多个该些第一基底接触和该些第二基底接触包括：一硅化金属层位于该接触孔洞的底部；以及一金属插基位于该接触孔洞和该基底接触孔洞之内。

前述的记忆体元件，其中所述的绝缘层上有半导体结构的该基底包括一半导体具有一重掺杂扩散区域，该重掺杂扩散区域和该基底具有相同的电性，及其中该硅化金属层接触该重掺杂扩散区域。

前述的记忆体元件，其中所述的半导体层包括复数个元件绝缘区域，及该基底接触孔洞穿过该些元件绝缘区域其中之一。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

本发明提供一种记忆体元件形成于绝缘层上有半导体(SOI)结构之上，SOI结构包括一基底、一绝缘层位于基底之上和一半导体层位于绝缘层之上。记忆体元件具有一位于SOI结构的记忆区域的记忆体阵列、复数个第一基底接触位于记忆体元件的周边区域和复数个第二基底接触位于SOI结构的记忆区域，其中第一基底接触和第二基底接触形成于半导体层及介电层内并透出半导体层以电性连结SOI结构的基底。

本发明提供一种记忆体元件形成于绝缘层上有半导体(SOI)结构之上，SOI结构包括一基底、一绝缘层位于基底之上和一半导体层位于绝缘层之上。记忆体阵列包括全域字元线、复数个记忆体区块和复数个第一基底接触。每一记忆体区块包括复数个记忆体组，每一记忆体组包括较小的记忆体阵列、复数个区域字元线解码器连结到全域字元线和复数个BL-SA电路，其中每一记忆体组对应到一区域字元线解码器和至少一BL-SA电路。记忆体元件更包括复数个第二基底接触在记忆体元件的周边区域。第一基底接触和第二基底接触形成于半导体层及介电层内并透出半导体层以电性连结SOI结构的基底。

借由上述技术方案，本发明具有缩小浮置体效应的绝缘层上有半导体静态随机存取记忆体至少具有下列优点：其藉由提供固定的偏压电位到基底接触而实质上抑制SOI SRAM元件的浮体效应。

本发明额外的特征和优点部分如下所述，部分将由叙述中显而易见，或能由本发明的实例中习得。本发明的特征和优点将可藉由后续说明中特别指出的的元件和其组合的意义而被了解和获得。

前述的一般叙述及接续的详细说明将会是范例和解释以提供对本发明进一步的说明。

综上所述，本发明特殊结构的具有缩小浮置体效应的绝缘层上有半导体静态随机存取记忆体。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的记忆体元件具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

本发明的具体实施方式由以下实施例及其附图详细给出。

附图说明

图1是绘示传统晶体管形成于SOI结构之上。

图2A至图2E是绘示传统SOI SRAM元件的一个范例。

图3A至图3F是绘示本发明一实施例的SOI SRAM元件。

图4A和图4B是绘示本发明一实施例的基底接触的排列。

图5和图6是绘示本发明另一实施例的基底接触的排列。

图7是绘示本发明另一实施例的基底接触的排列。

图8是绘示本发明另一实施例的基底接触的排列。

图9是绘示本发明另一实施例的基底接触的排列。

100：晶体管

102、232、332：绝缘层上有半导体结构

104、234：半导体基底

106、236：绝缘层

108、238：半导体层

110：源极

112：汲极

114：通道区

116：闸绝缘层

118：闸电极

200、300：绝缘层上有半导体静态随机存取记忆体

202、302：记忆体阵列

204、304：记忆体区块

206、306：位置解码器

208、308：全域字元线

210、310：记忆体组

212、312：区域字元线解码器

214、314：位元线解码器

215、315：区域位元线位置线

216、316：字元线感应放大器电路

218、318：记忆胞

220、220₁、220₂、220₃、222、222₁、222₂、222₃、320、320₁、320₂、320₃、322、322₁、322₂、322₃、320’、320’₁、320’₂、320’₃、322’、322’₁、322’₂、322’₃：位元线

224、224₁、224₂、224₃、324、324₁、324₂、324₃：字元线

230、309、330：基底接触

230’：矩形接触长条

240、340：元件绝缘区域

242、346：重掺杂扩散区域

342：基底接触孔洞

344：导体插塞

348、348’、360：内层介电层

350：接触孔洞

352、352’：金属插塞

354：硅化金属层

356：不连续片段

358：连结物

400：块状SRAM元件部分布局

402：区域

404：标记

406：井连接

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具有缩小浮置体效应的记忆体元件其具体实施方式、结构、特征及其功效，详细说明如后。

与本发明的实施例相符，本发明提供一种具有降低浮体效应的SOI记忆体元件。

图3A至图3E是绘示本发明一实施例的SOI SRAM元件300。图3A是为SOI SRAM元件300的平面视图。如图3A所示，SOI SRAM元件300包括记忆体阵列302。记忆体阵列302区分为数个记忆体区块304。一位置解码器306解码位置输入(未绘示)到SOI SRAM元件300，提供字元线位置资讯到全域字元线308，以及提供位元线位置到至记忆体区块304。SOI SRAM元件300也包括复数个基底接触309于周边区域，周边区域是如图3A所示形成记忆体阵列302的记忆区域的外围。

图3B是绘示每一记忆体区块304的结构。如图3B所示，每一记忆体区块304包括复数个小记忆体阵列，或记忆体组310。每一记忆体组310对应一区域字元线解码器312，一位元线解码器314，和一或多个字元线感应放大器(BL-SA)电路316(其中每一记忆体组310仅绘示一个来对应)。区域字元线解码器312耦合全域字元线308，区域字元线解码器312用来接受字元线位置资讯。位元线解码器314与位置解码器306耦合以经由区域位元线位置线315接受位元线位置资讯。BL-SA电路316提供记忆体组310与外部电路(未绘示)间的资料路径。

图3C是绘示记忆体组310的结构。如图3C所示，每一记忆体组310包括记忆胞318的阵列以复数列和复数行排列，每一列对应到一对位元线320(320₁、320₂、320₃、......)和322(322₁、322₂、322₃、......)和每一行对应到一字元线324(324₁、324₂、324₃、......)。位元线320和322连结到对应的位元线解码器314和至少一对应的BL-SA电路316。字元线324连结到对应的区域字元线解码器312。每一记忆胞318包括一或多个和图1所示的晶体管100相似的晶体管。记忆胞318的结构为本技术领域者所熟知故未在图3C详是绘示。

本发明是在记忆区域提供基底接触。例如，如图3A所示，SOI SRAM元件300更包括复数个基底接触330于如图3A所示形成记忆体阵列302的记忆区域。

藉由提供固定的偏压电位，例如接地电位到基底接触309和330而实质上抑制SOI SRAM元件300的浮体效应。

基底接触309和330具有相同的结构图3D是绘示本发明实施例中基底接触309和330的剖面示意图。如图3D所示，SOI SRAM元件300形成于SOI结构332之上，SOI结构332包括半导体基底334、绝缘层336形成于半导体基底334之上以及半导体层338形成于绝缘层336之上。绝缘层336包括氧化硅材质例如埋入式氧化硅。半导体层338包括硅。复数个元件绝缘区域340(第3D途中仅绘示一个)形成于半导体层338之内以提供SOISRAM元件300不同部分的电性隔离。形成基底接触孔洞342穿过元件绝缘区域340和绝缘层336。导体插塞344形成于基底接触孔洞342内以电性连结一位于半导体基底334的重掺杂扩散区域346。导体插塞344可包括导体材质例如掺杂多晶硅或金属。扩散区域346和半导体基底334具有相同电性的掺杂。例如，如果半导体基底334是P型，则扩散区域346是P⁺型。一内层介电层348形成于半导体层338之上。一接触孔洞350形成于内层介电层348内且一金属插塞352形成于接触孔洞350内并与导体插塞344接触。因此，如图3D所示，基底接触309和330包括一具有导体插塞344和金属插塞352的堆叠结构。

行文至此，习知此技术者当如制造基底接触309和330的方法。例如，如图3D所示的基底接触309和330可以根据如下述的方法制造。首先，以蚀刻在元件绝缘区域340和绝缘层336形成基底接触孔洞342。接着以离子植入和扩散形成扩散区域346。藉由沉积掺杂多晶硅于基底接触孔洞342及半导体层338之上，再以化学机械研磨或蚀刻平坦化掺杂多晶硅以形成导体插塞344。沉积内层介电层348于半导体层338之上。形成接触孔洞350形成于内层介电层348内。一金属层沉积于内层介电层348之上及接触孔洞350内，然后蚀刻以形成金属插塞352。

在本发明的实施例中，如图3E所示，可藉由一硅化金属可形成包括硅化金属的基底接触309和330。在图3D与图3E中，相同的部分具有相同的标号。如图3E所示，硅化金属层354形成于基底接触孔洞342的底部。内层介电层348’形成于基底接触孔洞342内及半导体层338之上。接触孔洞350’形成于内层介电层348’内以及金属插塞352’形成于接触孔洞350’内。因此，如图3E所示，金属插塞352’及硅化金属层354组成基底接触309和330。硅化金属制程为习知此技术者均知，在此不再详述。

在本发明的实施例中，如图3F所示，可藉由一硅化金属可形成包括硅化金属的基底接触309和330。在图3D与图3E中，相同的部分具有相同的标号。如图3E所示，硅化金属层354形成于基底接触孔洞342的底部。内层介电层348’形成于半导体层338之上。接触孔洞350’形成于内层介电层348’内以及金属插塞352’形成于接触孔洞350’内。因此，如图3F所示，金属插塞352’及硅化金属层354组成基底接触309和330。硅化金属制程为习知此技术者均知，在此不再详述。

在本发明一实施例中，基底接触330的导体插塞344可以形成在无SOISRAM元件300形成的区域。传统上，为了避免重新设计SOI元件的布局，SOI SRAM元件可采用块状SRAM元件的布局。例如，图4A是绘示块状SRAM元件部分布局400。如图4A所示，例如标记404的特征是用于对准和用于扩散井形成接触的井连接406形成在区域402。当SOI SRAM元件具有和块状SRAM元件部分布局400相似的布局时，不需形成井连接406。因此，基底接触330可以形成在如图4B所示的一对应到块状SRAM元件部分布局形成井连接406的区域。

在本发明的实施例中，基底接触330亦可形成于不需形成记忆体元件300其他部分的区域，在此区域一金属层可形成金属插塞352(图3D)或352’(图3E)。一半导体元件或电路包括数层图案化金属层，且每一图案化金属层藉由内层介电层隔离。传统数层图案化金属层会以M1、M2等等来标示，其中M1位于最下层。例如，SOI SRAM元件300可以包括图案化M1、M2、M3和金属插塞352及352’包括在图案化M1之内。因此，基底接触330可形成于传统不具有M1特征的区域。

另一情形，SOI SRAM元件300可运用扭曲位元线结构，其中位元线对中的位元线在一处以上交叉。图5是绘示具有扭曲位元线结构的部分记忆体组310。如图5所示，每一对位元线320’(320’₁、320’₂、320’₃、......)和322’(322’₁、322’₂、322’₃、......)在某些交会点彼此交错。一般而言每一对位元线320’和322’是藉由较高层的金属层例如M2交错，图6是绘示位元线320’和322’交错点的剖面示意图，但仅绘示出位元线320’。如图6所示，位元线320’包括M1的不连续片段356(图6中绘示出两段)和M2的连结物358(图6中仅绘示出一个)形成。一内层介电层360沉积形成于M1和M2之间而连结物358经由形成于内层介电层360内的介层窗362连结不连续片段356。因为位元线320’和322’是在较高层的金属层例如M2交错，基底接触330可以形成在交错点，例如如图6所示的位于不连续片段356间的空隙。

再者，区域位元解码器312经由较高层的金属连结到全域字元线308。因此，基底接触330可以形成于如图7所示区域位元解码器312连结到全域字元线308的点。图7是绘示仅有一记忆区域块304的记忆体阵列302、全域字元线308和形成于记忆体区块304的基底接触330的平面视图。

在本发明的实施例中，基底接触330可形成于如图8所示的位元线320、322和320’、322’和BL-SA电路316的边缘之间。图8是绘示仅有一记忆体组310的记忆体区块304、BL-SA电路316和基底接触330形成于其上的平面视图。

在本发明的实施例中，基底接触330可形成于如图9所示的记忆体组310的记忆体阵列和区域字元线解码器312的边缘之间。图9是绘示仅有一记忆体组310的记忆体区块304、区域字元线解码器312和基底接触330形成于其上的平面视图。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1、一种记忆体元件，形成于绝缘层上有半导体结构之上，该绝缘层上有半导体结构包括一基底、一绝缘层位于该基底之上和一半导体层位于该绝缘层之上，其特征在于该记忆体元件包括：

一记忆体阵列位于该绝缘层上有半导体结构的记忆区域；

复数个第一基底接触位于该记忆体元件的周边区域；以及

复数个第二基底接触位于该绝缘层上有半导体结构的记忆区域，其中该些第一基底接触和该些第二基底接触形成于该半导体层及该介电层内并电性连结该绝缘层上有半导体结构的该基底。

2、根据权利要求1所述的记忆体元件，其特征在于其中所述的记忆体元件包括至少一区域对应到块状记忆体元件形成井连接的区域，其中至少一该些第二基底接触位于该区域内。

3、根据权利要求1所述的记忆体元件，其特征在于其中所述的记忆体阵列包括复数对位元线，至少一对该些位元线在一或多个交错点彼此交错，且其中至少一该些第二基底接触形成在位元线的交错点。

4、根据权利要求1所述的记忆体元件，其特征在于其中所述的记忆体阵列包括一全域字元线和复数个记忆体组，每一该些记忆体组包括较小的记忆体阵列，该些记忆体组包括复数个区域字元线连结该全域字元线，且其中该些第二基底接触之一形成于该区域字元线连结该全域字元线的连结点处。

5、根据权利要求1所述的记忆体元件，其特征在于其中所述的记忆体阵列包括复数个记忆体组，每一该些记忆体组包括较小的记忆体阵列和复数个对应字元线感应放大器电路，其中至少一该些第二基底接触形成于该些记忆体组之一与该些字元线感应放大器电路之一的边缘之间。

6、根据权利要求5所述的记忆体元件，其特征在于其中所述的记忆体阵列包括复数个记忆体组，每一该些记忆体组包括较小的记忆体阵列和复数个对应区域字元线解码器，且其中至少一该些第二基底接触形成于该些记忆体组之一和该些区域字元线之一的边缘之间。

7、根据权利要求1所述的记忆体元件，其特征在于其还包括一基底接触孔洞穿过该半导体层和该绝缘层，一内层介电层形成覆盖该半导体层，和一接触孔洞位于该内层介电层之内，其中一或多个该些第一基底接触和该些第二基底接触包括：

一导体插塞位于该基底接触孔洞内；以及

一金属插塞位于该接触孔洞内。

8、根据权利要求7所述的记忆体元件，其特征在于其中所述的绝缘层上有半导体结构的该基底包括一半导体具有一重掺杂扩散区域，该重掺杂扩散区域和该基底具有相同的电性，及其中该导体插塞接触该重掺杂扩散区域。

9、根据权利要求7所述的记忆体元件，其特征在于其中所述的半导体层包括复数个元件绝缘区域，及该基底接触孔洞穿过该些元件绝缘区域其中之一。

10、根据权利要求1所述的记忆体元件，其特征在于其还包括一基底接触孔洞穿过该半导体层和该绝缘层，一内层介电层形成覆盖该半导体层和该基底接触孔洞之内，和一接触孔洞位于该内层介电层及该基底接触孔洞之内，其中一或多个该些第一基底接触和该些第二基底接触包括：

一硅化金属层位于该接触孔洞的底部；以及

一金属插塞位于该接触孔洞和该基底接触孔洞之内。

11、根据权利要求10所述的记忆体元件，其特征在于其中所述的绝缘层上有半导体结构的该基底包括一半导体具有一重掺杂扩散区域，该重掺杂扩散区域和该基底具有相同的电性，及其中该硅化金属层接触该重掺杂扩散区域。

12、根据权利要求1所述的记忆体元件，其特征在于其中所述的半导体层包括复数个元件绝缘区域，及该基底接触孔洞穿过该些元件绝缘区域其中之一。

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