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KR20120034045A - 수직 트랜지스터 ｓｔｒａｍ 어레이 - Google Patents

수직 트랜지스터 ｓｔｒａｍ 어레이 Download PDF

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KR20120034045A
KR20120034045A KR1020110099734A KR20110099734A KR20120034045A KR 20120034045 A KR20120034045 A KR 20120034045A KR 1020110099734 A KR1020110099734 A KR 1020110099734A KR 20110099734 A KR20110099734 A KR 20110099734A KR 20120034045 A KR20120034045 A KR 20120034045A
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transistor
vertical
variable resistance
vertical pillar
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피터 니콜라스 마노스
영필 김
형규 이
용철 안
진영 김
안토인 코웨이르
브라이언 이
대디 세티에디
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시게이트 테크놀로지 엘엘씨
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Abstract

방법은 반도체 웨이퍼로부터 직각으로 연장되는 다수의 필러 구조물들을 갖는 반도체 웨이퍼를 제공하는 단계를 포함한다. 전기적 도전성 상호접속 엘리먼트는 적어도 선택된 수직 필러 트랜지스터들 위에 증착되고, 비휘발성 가변 저항 메모리 셀이 수직 트랜지스터 메모리 어레이를 형성하기 위하여 전기적 도전성 상호접속층 위에 증착된다.

Description

수직 트랜지스터 ＳＴＲＡＭ 어레이 {VERTICAL TRANSISTOR STRAM ARRAY}
본 발명은 다수의 비휘발성 가변 저항 메모리 셀들을 포함하는 메모리 어레이에 관한 것이다.
고체상 메모리(SSM: solid state memory)들은 핸드헬드(handheld) 휴대용 전자 디바이스들과 같은 광범위한 애플리케이션들에서 데이터를 저장하고 전달하기 위한 효율적인 메커니즘을 제공한다. 그러한 메모리들 내의 상업적 메모리 셀들은 휘발성이거나 비휘발성일 수 있으며, 비트들의 시퀀스를 저장하기 위하여 셀들에 대한 적절한 기록 전류들의 적용에 의하여 데이터를 저장할 수 있다. 저장된 비트들은 그 후에 적절한 판독 전류들의 인가 및 셀들에 걸친 전압 강하들의 감지에 의하여 판독 액세스 동작 동안에 판독될 수 있다.
몇몇 SSM 셀 구성들은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET: metal oxide semiconductor field effect transistor)와 같은 채널 기반 스위칭 소자에 결합되는 메모리 엘리먼트를 이용한다. 스위칭 소자는 판독 및 기록 동작들 동안에 메모리 엘리먼트에 대한 선택적 액세스를 제공한다. 이러한 타입의 메모리 엘리먼트-스위칭 소자 정렬을 이용하는 메모리 셀들의 실시예들은 휘발성 동적 랜덤 액세스 메모리(DRAM: volatile dynamic random access memory), 비휘발성 저항성 랜덤 액세스 메모리(RRAM: non-volatile resistive random access memory), 및 비휘발성 스핀-토크 전달 랜덤 액세스 메모리(STRAM: non-volatile spin-torque transfer random access memory)를 포함하나, 이에 제한되는 것은 아니다.
동작 동안에, MOSFET들 및 메모리 셀의 다른 타입의 스위칭 소자들의 사용을 이용하는 제한은 그러한 소자들의 지역적 범위(크기)이다. 연관되는 드레인 및 소스 영역드링 베이스 기판에서 서로 인접하게 배치되는 수평 MOSFET 레이아웃이 종종 사용되며, 채널 영역은 그들 사이로 수평하게 확장된다. 메모리 엘리먼트는 소스 또는 드레인 중 하나 위에 형성된다.
수평 MOSFET들은 약 4F2의 최소 크기를 요구하는데, 여기서 F는 연관된 제작 프로세스의 최소 피쳐(feature) 치수(예를 들어, F=70nm, 등)이다. 이것은 다수의 타입의 메모리 엘리먼트들의 지역적 범위보다 상당히 크기 때문에, 스위칭 소자 크기는 메모리 어레이에서 더 큰 지역적 밀도들을 달성하는데 제한 요인일 수 있다.
STRAM 메모리 엘리먼트들을 작동시키는데 필요한 전류량은 500-1000 ㎂ 정도로 상당히 클 수 있다. 수평 MOSFET(즉, 선택 소자)이 소자의 표면 영역에서 주로 전류를 전도시키기 때문에, 그것의 도전성은 제한되고, 큰 MOSFET이 종종 STRAM 셀을 프로그래밍하기 위하여 충분한 전류를 전달하도록 요구한다. 더 큰 MOSFET 소자들은 더 큰 STRAM 셀 영역들을 초래하고, 다이(die) 크기 및 제품 비용을 증가시킨다. 또한, 수평 선택 소자들은 소자 결함들을 방지하기 위하여 자신들의 설계에 대해 구축된 특정 정렬 공차(tolerance)들을 가지며, 이것은 자신의 전체 영역(및 비용)의 증가 뿐 아니라 STRAM의 동작을 느리게 하는 기생 저항 및 캐패시턴스를 부가한다.
몇몇 최신 반도체 메모리 설계들은 적층된 메모리 셀 정렬을 제안하였고, 이에 의하여 메모리 엘리먼트 및 트랜지스터는 베이스 기판 위에 필러(pillar) 또는 적층물로서 수직으로 정렬된다. 적층된 메모리 셀에서, 드레인 및 소스 영역들은 하나가 다른 하나의 위에 위치되고, 채널 영역은 그들 사이로 수직으로 연장된다. 향상된 영역 데이터 밀도를 바람직하게 증진시키면서, 트랜지스터가 최적으로 작동할 수 있도록 수직 트랜지스터의 필러 구조를 형성하는 것이 어려울 수 있다.
본 명세서는 다수의 비휘발성 가변 저항 메모리 셀들을 포함하는 메모리 어레이와 관련되며, 각각의 메모리 셀은 전기적 도전성 상호접속 엘리먼트를 이용하여 수직 필러 트랜지스터에 전기적으로 연결된다. 전기적 도전성 상호접속 엘리먼트는 메모리 셀과 수직 필러 트랜지스터 사이에 인터페이스 저항 및/또는 응력 힘(stress force)들을 감소시킬 수 있다. 이러한 메모리 어레이를 형성하는 방법들이 또한 개시된다.
특정 일 실시예에서, 방법은 반도체 웨이퍼로부터 직각으로 연장되는 다수의 필러 구조들을 갖는 반도체 웨이퍼를 제공하는 단계를 포함한다. 전기적 도전성 상호접속 엘리먼트는 적어도 선택된 수직 필러 트랜지스터들 위에 증착되며, 비휘발성 가변 저항 메모리 셀은 수직 트랜지스터 메모리 어레이를 형성하기 위하여 전기적 도전성 상호접속층 위에 증착된다.
이러한 그리고 다양한 다른 특징들 및 장점들이 하기의 상세한 설명의 판독으로부터 명백해질 것이다.
발명은 첨부 도면들과 함께 발명의 다양한 실시예들에 대한 하기의 상세한 설명을 고려하여 보다 완전하게 이해될 수 있다.
도 1은 본 발명의 다양한 실시예들에 따라 구성되는 예시적인 데이터 저장 소자를 나타내는 기능적 블록을 도시한다.
도 2는 도 1의 소자의 메모리 어레이를 나타내는 개략도이다.
도 3은 몇몇 실시예들에 따른 도 2의 수직으로 적층된 메모리 셀의 다양한 반도체층들의 측면 입면도이다.
도 4a-4b는 도 3에 진술된 것과 같은 수직으로 적층된 메모리 셀들에 대한 바닥부 측면 상호접속을 구축하기 위한 종래의 방식들을 보여준다.
도 5a는 몇몇 실시예들에 따라 구성되는 억셉터 웨이퍼를 보여준다.
도 5b는 몇몇 실시예들에 따라 구성되는 도너 웨이퍼를 보여준다.
도 6은 다중-웨이퍼 구조 내에 내장되는 조합된 도전성 웨이퍼를 형성하기 위하여 도 5a-5b의 억셉터 및 도너 웨이퍼들의 개별적인 도전성층들의 부착에 의하여 형성되는 다중-웨이퍼 구조를 보여준다.
도 7a-7b는 포토레지스트(PR) 물질의 도트들이 적용된 도 6의 구조의 측면 입면도 및 최상부 평면도를 제공한다.
도 8은 행들 및 열들로 정렬되는 반도체 물질의 다수의 이격되고 적층된 필러들을 형성하기 위하여 도 7a-7b의 구조에 대한 에칭 프로세스의 적용을 나타낸다.
도 9a-9b는 구조물 내에 조합된 도전성층으로부터 내장된 제어 라인들을 형성하기 위한 마스킹 물질의 적용의 개별적인 측면 입면도 및 상부 평면도를 예시한다.
도 10은 도 9a-9b의 마스킹 물질을 사용하여 형성되는 결과적인 다수의 내장된 제어 라인들의 입면도를 도시한다.
도 10a는 경화 이온 주입(hardening implantation) 단계의 측면 입면도를 예시한다.
도 10b는 희생 산화물 형성 단계의 측면 입면도를 예시한다.
도 10c는 선택적 산화물 에칭 단계의 측면 입면도를 예시한다.
도 10d는 게이트 산화물 형성 단계의 측면 입면도를 예시한다.
도 11a-11d는 게이트 구조가 형성되는 시퀀스를 보여준다.
도 12는 저온 실리사이드층 형성 단계의 측면 입면도를 예시한다.
도 13a는 메모리 셀 형성 단계의 측면 입면도를 예시한다.
도 13b는 비트 라인 형성 단계를 예시한다.
도 14a는 반도체 물질의 필러들의 최상부 측면에 걸친 비아 콘택들의 형성 단계 및 메모리 셀 형성 단계를 예시한다.
도 14b는 메모리 셀들 및 비트 라인의 형성 단계를 예시한다.
도면들은 축척에 맞춰 도시될 필요는 없다. 도면들에서 사용되는 동일한 번호들은 동일한 컴포넌트들을 지칭한다. 그러나, 주어진 도면에서 컴포넌트를 지칭하는 번호의 사용은 동일한 번호로 라벨화된 다른 도면의 컴포넌트를 제한하도록 의도되는 것은 아님을 이해할 것이다.
하기의 설명에서, 그것의 일부를 형성하는 첨부 도면 세트에 대한 참조가 이루어지며, 여기서 다수의 특정 실시예들의 예시로서 도시된다. 다른 실시예들이 고려되고, 본 발명의 범위 또는 정신으로부터 벗어나지 않고 실시예들이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 하기의 상세한 설명은 제한으로서 취해지지 않을 것이다. 본 명세서에 제공되는 정의들은 본 명세서에서 자주 사용되는 특정 용어들의 이해를 용이하게 하기 위한 것이며, 본 발명의 범위를 제한하도록 의도되지 않는다.
다르게 표시되지 않는 한, 상세한 설명 및 청구항들에서 사용되는 피쳐 크기들, 양들, 및 물리적 특성들을 나타내는 모든 번호들은 "약"이라는 용어에 의하여 모든 예시들에서 변형되는 것으로서 이해될 것이다. 따라서, 반대로 표시되지 않는 한, 전술한 상세한 설명 및 첨부된 청구항들에서 진술되는 수치적 파라미터들은 본 명세서에 개시되는 교지들을 이용하는 본 기술분야의 당업자들에 의하여 획득되도록 추구되는 바람직한 특성들에 따라 변경될 수 있는 근사치들이다.
엔드포인트들에 의한 수치 범위들의 열거는 상기 범위 및 상기 범위 내의 임의의 범위에 포함되는 모든 숫자들을 포함한다(예를 들어, 1 내지 5는 1, 1.5, 2, 2.75, 3, 3.80, 4, 및 5를 포함한다).
이러한 상세한 설명 및 첨부된 청구항들에서 사용될 때, 관사("a", "an", and "the")는 내용이 명확하게 달리 구술되지 않는 한 다수의 지시 대상들을 갖는 실시예들을 포함한다. 본 상세한 설명 및 첨부된 청구항들에서 사용될 때, "또는"이라는 용어는 내용이 명확하게 달리 구술되지 않는 한 일반적으로 "및/또는"을 포함하는 의미로 이용된다.
이에 제한되는 것은 아니지만 "하부", "상부", "밑에", "아래", "위" 및 "최상부에"를 포함하는 공간적 관련 용어들은 본 명세서에 사용되는 경우에 엘리먼트(들)의 다른 엘리먼트에 대한 공간적 관계들을 기술하기 위하여 설명의 용이성을 위해 이용된다. 그러한 공간적 관련 용어들은 도면들에 도시되고 본 명세서에 설명되는 특정 배향들 이외에도 동작 또는 사용되는 소자의 상이한 배향들을 포함한다. 예를 들어, 도면들에 도시되는 셀이 뒤집히거나 젖혀진다면, 다른 엘리먼트들의 밑 또는 아래로서 이전에 개시되는 부분들은 그 후 다른 엘리먼트들 위에 있을 것이다.
본 명세서에서 사용될 때, 예컨대, 엘리먼트, 컴포넌트, 또는 층이 다른 엘리먼트, 컴포넌트, 또는 층과 "일치하는 인터페이스(coincident interface)"를 형성하거나, 그 "상부에" 있거나, 거기"에 접속"되거나, 그것"과 연결"되거나, 또는 그것"과 접촉"하는 것으로 설명된다면, 이것은 바로 상부에 있거나, 직접 결합되거나, 직접 접촉할 수 있거나, 또는 사이에 있는(intervening) 엘리먼트들, 컴포넌트들 또는 층들은 예컨대, 특정 엘리먼트, 컴포넌트 또는 층의 상부에 있거나, 거기에 직접 결합되거나, 그것과 접촉할 수 있다. 예컨대, 엘리먼트, 컴포넌트 또는 층이 다른 엘리먼트 "상에 직접", "에 직접 연결", "와 직접 결합", 또는 "와 직접 접촉"하는 것으로 지칭된다면, 예컨대, 사이에 있는 엘리먼트들, 컴포넌트들, 또는 층들이 존재하지 않는다.
본 발명은 다수의 비휘발성 가변 저항 메모리 셀들 및 특히, 스핀-토크 전달 메모리 셀들(즉, STRAM)을 포함하는 메모리 어레이와 관련되며, 여기서 각각의 메모리 셀은 전기적 도전성 상호접속 엘리먼트를 이용하여 수직 필러 트랜지스터에 전기적으로 연결된다. 전기적 도전성 상호접속 엘리먼트는 메모리 셀과 수직 필러 트랜지스터 사이에 인터페이스 저항 및/또는 응력 힘(stress force)들을 감소시킨다. 수직 트랜지스터가 원통형이기 때문에, 그것의 전체 도전성 표면은 대략 2πF이며, 여기서 F는 최소 피쳐 크기이다. 그에 비해, 수평 트랜지스터는 단지 F로서 크기 조정된다(scale). 이것은 수직 소자들이 주어진 영역에 대한 전류량의 대략 6x를 전도시켜, 메모리 셀이 거의 4F2(이론적으로 최소 셀 크기인)로 하향 크기 조정되도록 하는 것을 의미한다. 또한 실리사이드화된 인터페이스는 최소 기생 콘택 저항(parasitic contact resistance)을 제공하고, 상기 소자가 소자 크기와 함께 완전히 크기 조정가능해지도록 한다. 다시 말해, 기생 콘택 저항들은 디바이스들 크기에 선형적이다. 이것을 형성하는 방법들이 또한 개시된다. 본 발명이 이에 제한되는 것은 아니지만, 발명의 다양한 양상들의 충분한 이해는 하기에 제공되는 실시예들의 논의를 통해 얻어질 것이다.
본 발명은 일반적으로 내장된(바닥부 측면) 제어 라인들을 갖는 다중-웨이퍼 구조로서 특징화되는 장치 및 그것을 만들기 위한 연관된 방법에 관련된다. 내장된 제어 라인들은 다중-웨이퍼 구조 내에 수직으로 적층된 반도체 엘리먼트들과의 전기적 상호접속을 제공한다. 적층된 반도체 엘리먼트들은 하기에 개시되는 바와 같이 경화 이온주입 단계를 통해 형성될 수 있는 수직 필러 트랜지스터들을 형성한다.
다양한 실시예들에서, 다양한 제어 회로를 통합하는 억셉터 웨이퍼가 형성되고, 개별적인 채널 기반 스위칭 소자들(예를 들어, 수직 필러 트랜지스터들)이 그 후에 형성되는 매트릭스를 통합하는 도너 웨이퍼가 형성된다.
억셉터 웨이퍼 및 도너 웨이퍼에는 각각 개별적인 대향(facing) 표면상에 금속층이 제공된다. 억셉터 및 도너 웨이퍼들은 다중-웨이퍼 구조를 형성하기 위하여 부착되고, 이러한 부착 프로세스 동안에 개별적인 금속층들은 다중-웨이퍼 구조 내에 내장되는 단일 조합된 금속층을 형성하기 위하여 합쳐진다. 조합된 금속층은 후속 프로세싱 동안에 개별적인 내장된 바닥부 측면 제어 라인들(예를 들어, 내장된 소스 라인들)로 변형된다.
도 1은 그러한 프로세싱이 바람직하게 이용될 수 있는 예시적인 소자 환경을 제공한다. 도 1에서, 데이터 저장 소자(100)는 호스트에 의하여 공급되는 데이터를 저장하기 위하여 반도체 메모리를 이용한다. 몇몇 실시예들에서, 소자(100)는 이에 제한되는 것은 아니지만 비휘발성 고체상 드라이브(SSD: solid state drive)로서 특징화된다. 다수의 실시예들에서, 소자(100)는 휘발성 동적 랜덤 액세스 메모리(DRAM), 비휘발성 저항성 랜덤 액세스 메모리(RRAM), 및 비휘발성 스핀-토크 전달 랜덤 액세스 메모리(STRAM)로서 특징화된다.
프로그램가능 제어기(102)는 동작 동안에 소자(100)의 최상부 레벨 제어를 제공한다. 인터페이스 회로(I/F)(104)는 호스트와 통신하고, 반도체 메모리(106)에 저장될 데이터를 전달한다.
반도체 메모리(106)는 비휘발성 메모리 셀들(예를 들어, RRAM 또는 STRAM)의 하나 이상의 어레이들(108)로부터 형성되는 비휘발성 저장 공간으로서 특징화된다. 다른 실시예들에서, 메모리(106)는 DRAM 캐시와 같은 휘발성 메모리 공간의 형태를 취할 수 있다. 다운스트림 비휘발성 주 저장소(예를 들어, 자기 디스크 등)와 같은 부가적인 계층적 메모리 저장층들이 제공될 수 있다.
도 2는 도 1의 비휘발성 어레이(108)의 일의 개략도이다. 어레이(108)는 행들 및 열들로 정렬되는 다수의 메모리 셀들(110)로부터 형성된다. 단 3개의 행들 및 4개의 열들만이 도 2에 도시되나, 셀들(110)의 임의의 개수의 행들 및 열들이 제공될 수 있다는 것을 인지할 것이다.
어레이(108)의 각각의 셀(110)은 저항성 메모리 엘리먼트(114)와 직렬로 연결되는 스위칭 소자(112)를 포함한다. 몇몇 실시예들에서, 스위칭 소자들(112)은 n-채널 MOSFET들(트랜지스터들)로서 특징화되고, 메모리 엘리먼트들(114)은 저항성 랜덤 액세스 메모리(RRAM) 엘리먼트들, 스핀-토크 전달 랜덤 액세스 메모리(STRAM) 엘리먼트들, 또는 프로그램가능 금속화 셀(PMC)들과 같은 프로그램가능 저항성 감지 엘리먼트들이지만, 이에 제한되는 것은 아니다.
BL0-BL3로서 표시되는 다수의 비트 라인들(116)은 각각의 열에 따른 셀들 각각의 제1 단부("최상부 측면")을 상호접속시킨다. SL0-SL3로서 표시되는 소스 라인들(118)은 각각의 열에 따른 셀들 각각의 대향되는 제2 단부("바닥부 측면")를 상호접속시킨다. WL0-WL2로서 표시되는 워드 라인들(102)은 각각의 행에 따른 MOSFET들(112)의 게이트 영역들을 상호접속시킨다. 다른 정렬들 및 상호접속 방식들이 이용될 수 있어, 도 2의 개략적 도면이 단지 예시적인 것이고 이에 제한되지 않는다는 것을 인지할 것이다.
도 3은 몇몇 실시예들에 따른 도 2로부터의 선택된 메모리 셀(110)의 층 도면이다. 트랜지스터(112)는 수직으로 연장된 P 도핑된 채널 영역(126)에 의하여 분리되는 개별적인 N+ 도핑된 영역들(122, 124) 로부터 형성된다. N 도핑된 제어 게이트(128)는 채널 영역(126)을 둘러싼다(본 명세서에 미도시된 게이트 산화물층은 N+ 도핑된 영역들(122, 124) 및 P 도핑된 채널 영역(126)으로부터 N 도핑된 제어 게이트(128)를 분리한다). 워드 라인(WL) 드라이버(130)로부터의 적절한 바이어스 전압의 인가는 트랜지스터(112)를 순방향 바이어스된(도전성) 상태가 되게 하여, 전류들이 드레인-소스 접합부에 걸쳐 메모리 셀(110)을 통과하도록 허용할 것이다.
메모리 엘리먼트(114)는 RRAM 또는 STRAM으로서 도 3에 특징화되고, 자성 터널 접합부(136)에 의하여 분리되는 최상부 및 바닥부 전극들(TE, BE)(132, 134)을 포함한다. 자성 터널 접합부(136)는 터널 배리어층에 의하여 분리되는 자성 프리층(이중 화살표 층) 및 자성 피닝된(pinned) 층(단일 화살표 층)을 포함한다. STRAM(136) 셀은 제1 또는 제2 방향으로 STRAM(136) 셀을 통해 스핀 편향된 기록 전류를 통과시킴으로써 프로그래밍된다.
원하는 상태로 메모리 셀(110)을 프로그래밍하기 위하여, WL 드라이버(130)는 WL(120)을 어서트(assert)할 것이고, 개별적인 SL 및 BL 드라이버들(140, 142)은 적절한 방향으로 적절한 전압 및 전류 규모에서 메모리 엘리먼트(114)를 통해 전류를 보낼 것이다. 엘리먼트(114)의 프로그래밍된 상태는 WL(120)을 어서팅함으로써 그 후 판독될 수 있고, 더 작은 판독 바이어스 전류를 SL 드라이버(140)로부터 BL 드라이버(142)로와 같이 메모리 셀(110)을 통과시키며, 개별적인 감지 증폭기(미도시)를 사용하여 기준 전압과 SL(116) 상의 결과 전압을 비교한다.
도 3의 메모리 셀(110)의 적층된 성질은 다수의 장점들을 제공한다. 메모리 셀의 상대적으로 작은 범위 확장은 상대적으로 높은 범위 밀도들을 달성하기 위하여 도 2에서와 같은 어레이들을 허용한다. 그러나, 도 3에서 진술되는 것과 같은 적층된 메모리 셀들을 이용한 제한은 메모리 셀의 바닥부 측면에 대한 액세스를 구축하는 것과 관련된다; 즉, BL 드라이버(142)와 BE(134) 사이에 도 3에 도시되는 것과 같은 전기적 상호접속부들을 구축하는 것의 어려움을 발견하였다.
하나의 종래 기술 해결책은 도 4a에 도시되는 것과 같은 충진된 비아 구조들을 사용한다. 이러한 방식으로, 개별적인 적층된 메모리 셀들(144)은 베이스 기판(146) 위에 지지되고, 비트 라인들(148)은 메모리 셀들(144)의 최상부에 연결된다. 바닥부-측면 접속들은 메모리 셀들(144)에 인접하여 배치되고 도전성 물질로 충진되는 내장된 도전성 패드들(150) 및 비아들(152)을 사용하여 이루어질 수 있다. 소스 라인들(154)은 비아들(152)의 최상부 측면들에 연결되어, 소스 라인들은 어레이의 최상부에 걸쳐 비트 라인들(148)에 인접하여 뻗어나간다.
작동 동안에, 도 4a의 방식은 충진된 비아들(152)에 대하여 요구되는 부가적인 공간으로 인하여 어레이의 범위 밀도를 감소시킨다. 도 4a의 방식은 향상된 제조 복잡성 및 도전성 패드 상호접속부들 및 비아를 형성하기 위한 비용들을 추가로 요구할 수 있다.
적층된 셀들과 함께 이용된 다른 종래 기술 해법은 도 4b의 156에 도시되는 것과 같이, 공통 소스 평면(SP)의 사용이다. 소스 평면(156)은 개별적인 적층된 메모리 셀들(144) 아래에 확장되어, 어레이의 메모리 셀들 전부가 상부 산화물 기판(146)을 통해 확장되는 비아들(158)을 통하는 등의 방식으로 소스 평면에 상호접속된다. 이전과 마찬가지로, 메모리 셀들의 개별적인 행들(또는 열들)은 개별적인 비트 라인들(148)을 통해 상호접속된다.
작동 동안에, 도 4b를 이용하는 제한들은 전류들이 반대 방향들로 동시에 둘 이상의 셀들을 통과될 수 없다는 동작 동안의 제한들 뿐 아니라, 전체 소스 평면의 금속화를 형성하기 위한 비용 및 향상된 프로세싱을 포함한다. 다른 종래 기술 해법들은 적층된 메모리 셀들에 대한 바닥부 측면 상호접속부들을 수용하기 위하여 부가적인 상호접속층들 및 콘택층들을 포함한다.
따라서, 본 발명의 다양한 실시예들은 일반적으로 수직으로 적층된 메모리 셀들의 어레이에 대한 바닥부-측면 제어 라인들(예를 들어, 소스 라인들)을 효율적이고 용이하게 형성하는 제작 프로세스에 관련된다. 그러한 프로세싱을 예증하기 위하여, 각각 억셉터(A) 웨이퍼(160) 및 도너(D) 웨이퍼(170)를 도시하는 도 5a 및 5b에 대한 참조가 먼저 이루어진다. 몇몇 실시예들에서, 웨이퍼들(160, 170)은 실리콘 기반 기판들이고, 이는 다수의 최초의 각각의 피쳐들을 가지고 개별적으로 형성된다.
억셉터 웨이퍼(160)는 CMOS 회로를 포함하는 다양한 제어 회로들이 이전 프로세싱 동안에 형성되는 회로층(162)을 포함한다. 이러한 회로는 셀들(110)과 함께 사용되는 다른 제어 회로 뿐 아니라, 도 3에 도시되는 다양한 드라이버들을 포함할 수 있다. 회로층(162)은 다양한 수직 트랜지스터들에 대한 콘택들을 더 포함할 수 있다. 제1 도전성 금속층(164)이 회로층(162)의 최상부 대향(facing) 표면상에 형성된다. 금속층(164)은 임의의 적절한 금속들 또는 금속 합금들로 형성될 수 있다. 원하는 바에 따라, 금속층은 도전성 및 유전체 물질들의 다수의 층들을 포함할 수 있으며, 단위 길이당 상대적으로 낮은 저항을 제공한다.
도너 웨이퍼(170)는 벌크 산화물일 수 있는 기저층(172)을 포함하는 다수의 층들을 포함한다. 도핑된 실리콘 매트릭스(174)는 기저층에 형성되며, 도 3의 개별적인 드레인, 소스 및 채널 영역들(122, 124 및 126)을 형성하기 위하여 개별적인 NPN 도핑 레벨들의 영역들(176, 178 및 180)을 포함한다. 도핑된 영역들은 이온 주입 또는 다른 기술들을 사용하여 형성될 수 있다. 제2 도전성 금속층(184)은 도핑된 실리콘 매트릭스(174)의 최상부 대향 표면상에 형성된다. 제2 금속층(184)의 물질 조성은 제1 금속층(164)과 동일하거나 상이할 수 있다.
개별적인 웨이퍼들(160, 170)은 다중-웨이퍼 구조를 형성하기 위하여 도 6에 도시되는 것과 같이 메이팅(mate)된다. 도너 웨이퍼(170)는 억셉터 웨이퍼(160)에 대하여 반전되고, 제1 및 제2 금속층들(164, 184)은 조합된 금속층(186)을 제공하기 위하여 함께 결합된다. 리플로(reflow) 가열을 포함하는 임의의 개수의 적절한 결합 프로세스들이 이용될 수 있다. 부가적인 물질들이 결합 프로세스 동안에 금속화된 층(186) 상호접속을 구축하기 위하여 도입될 수 있다.
하기의 논의로부터 명백해지는 바와 같이, 개별적인 제어(소스 라인들)가 결국 이러한 금속층(186)으로부터 형성되어, 금속층은 실질적으로 균일한 두께 및 다중-웨이퍼 구조의 전체 길이 및 폭 치수들에 실질적으로 대응하는 전체 길이 및 폭을 갖는 도전성 물질의 평면 규모로서 특징화될 수 있다. 이러한 방식으로, 종료된 제어 라인들은 원하는 방향으로(예를 들어, 요청에 따라 행 방향 또는 열 방향으로) 병렬로 이격되어 어레이에 걸쳐 충분히 연장될 것이다.
베이스 산화물층(172)은 제거되고, 포토레지스트(PR)(188)의 로컬화된 영역들(도트들)(188)은 도 7a-7b에 도시되는 바와 같이 실리콘 매트릭스의 최상부에 적용된다. 다른 횡단면 형태들이 대안적으로 제공될 수 있으나, PR의 도트들(188)은 셀들에 대한 원통형 횡단면 형태를 제공하기 위하여 예증된 실시예에서 원형 형태이다. 에칭 프로세스는 다음으로 도 8에 진술되는 바와 같이 실행되고, 이는 금속층(185)으로 하향된 PR의 도트들(188)에 의하여 커버되지 않는 모든 물질을 제거한다. 이러한 에칭 프로세스의 끝에, 도 3에서 진술되는 바와 같이 개별적인 메모리 셀들에 대응하는 층들의 이격된 필러들 또는 수직 적층물들은 남겨질 것이다.
하드 마스크는 개별적인 제어(소스) 라인들을 형성하기 위하여 도 9a-9b에 도시되는 바와 같이 적용된다. 유기 물질(190)은 층들 사이에 증착되고, 원하는 바에 따라 바닥부 반사방지 코팅(BARC: bottom antireflective coating) 또는 다른 포토리소그래피 마스킹 물질(192)이 프로세스를 돕기 위해 적용될 수 있다. 마스킹 물질(192)은 도 9b의 크로스해치 방식으로 도시되는 바와 같이 개별적인 적층물들 위의 유기 물질(190)의 최상부에 걸쳐 확장된다.
에칭 프로세스가 소스 라인들(119)을 형성하기 위하여 도 10에서 실행된다. 에칭은 하부 회로층(162)으로 하향하는 도전성층(186)의 부분들 및 유기 물질을 제거하여, 결과적인 소스 라인들은 도9b에 도시되는 바와 같이 적층물들의 열들 아래로 뻗어나간다. 각각의 적층물의 최상부상의 포토레지스트 PR(188), 유기 물질(190) 및 마스킹 물질(192)이 이러한 포인트에서 또한 제거된다.
도 10a는 경화 이온 주입 단계의 측면 입면도를 예시한다. 도 10b는 희생 산화물 형성 단계의 측면 입면도를 예시한다. 도 10c는 선택적 산화물 에치 단계의 측면 입면도를 예시한다. 도 10d는 게이트 산화물 형성 단계의 측면 입면도를 예시한다. 이러한 단계들은 수직 필러 최상부 표면으로 날카로운 에지를 유지하면서 수직 필러 트랜지스터 측면 표면들의 우선적 라운딩(preferential rounding)을 허용한다. 이러한 피쳐들은 수직 필러 트랜지스터의 성능을 향상시킨다.
산화물(194)과 같은 하부 유전체 물질은 원하는 높이까지 다수의 필러 구조들 또는 적층물들의 베이스(base)들 주위에 증착된다. 다수의 필러 구조들은 반도체 웨이퍼 또는 회로층(162)로부터 직각으로 연장된다.
각각의 필러 구조는 최상부 표면(111) 및 최상부 표면에 직각인 측면 표면(113)을 갖는 수직 필러 트랜지스터(112)를 형성할 것이다. 최상부 표면(111)은 일반적으로 평탄하며, 반도체 웨이퍼 또는 회로층(162)의 주 표면과 평행하다. 다수의 실시예들에서 필러 구조의 횡단면도 또는 상부도 형태는 필러 구조의 측면들 표면들이 교차하는 날카로운 각들을 포함한다. 이러한 날카로운 각들은 형성된 수직 필러 트랜지스터(112)의 성능을 감소시킬 수 있다. 따라서, 이러한 날카로운 에지들 또는 코너들의 라운딩이 바람직하다.
필러 구조물의 측면 표면들의 이러한 날카로운 에지들 또는 코너들을 라운딩(rounding)하는 하나의 예시적인 방법은 수직 필러 트랜지스터 최상부 표면에는 경화 종들을 주입하지만 수직 필러 트랜지스터 측면 표면(들)에는 주입하지 않는 것이다. 경화 이온 주입 단계는 특정 이온(예를 들어, 질소)을 반도체 물질 표면(예를 들어, 실리콘)으로 주입하여, 주입된 반도체 물질 표면이 산화될 때 이것이 주입된 이온을 포함하는 산화물(예를 들어, 실리콘 산질화물)을 형성한다. 나머지 비-주입 표면들은 산화 단계시 상이한 산화물 종들을 형성할 것이다. 그 후, 2개의 상이한 산화물층들은 적절하게 산화물 선택적 제거 또는 에칭 단계를 이용하여 우선적으로 제거될 수 있다.
도 10a에 예증되는 바와 같이, 경화 이온 주입(201)은 수직 필러들의 원하는 높이까지 증착된 수직 필러 최상부 표면들(111) 및 평행한 노출된 산화물(194) 표면들로 주입 이온을 지향시킨다. 이온 주입 단계는 산화시 제1 산화물층(예를 들어, 실리콘 산질화물)을 형성할 이온(예를 들어, 질소) 주입된 표면들(193 및 191)을 형성한다.
도 10b는 희생 산화물 형성을 예증한다. 수직 필러 트랜지스터는 최상부 표면 산화물질층(193) 및 측면 표면 산화물질층(195)을 형성하기 위하여 산화된다. 최상부 표면 산화물질층(193)은 경화 이온 주입 단계로 인하여 측면 표면 산화물질층(195)과 상이하다.
도 10c는 선택적 산화물 에치 단계의 측면 입면도를 예시한다. 선택적 에치 단계는 우선적으로 라운딩된 측면 표면들을 갖는 수직 필러 트랜지스터를 형성하기 위하여 측면 표면 산화물층(195)을 제거한다. 예를 들어, 경화 주입 이온이 질소라면, 산화 단계는 최상부 표면(111)상에 실리콘 산질화물층(193, 191)을 그리고 측면들 표면들(113)상에 실리콘 산화물층(195)을 형성할 것이다. 측면들 표면들(113)상의 실리콘 산화물층(195)은 최상부 표면(111)상의 실리콘 산질화물층(193, 191)에 대하여 선택적으로 에칭될 수 있다. 측면 표면들(113)상의 산화물 형성 및 선택적 에칭은 최상부 표면(111)이 측면 표면(113)과 만나는 코너 또는 에지가 2개의 표면들(111 및 113)의 날카로운 또는 비-라운딩된 교차지점을 유지하면서 수직 필러의 측면 표면들(113)을 라운딩시키도록 기능한다.
도 10d는 게이트 산화물 형성 단계의 측면 입면도를 예시한다. 게이트 산화물층(197)은 그 후 수직 필러의 라운딩된 측면 표면들(113)상에 형성될 수 있다. 게이트 산화물층(197)의 형성은 수직 필러 구조의 라운딩된 게이트 산화물 표면들을 형성하는 수직 필러의 측면 표면들(113)의 라운딩을 추가로 향상시킬 수 있다.
도 11a-11d는 게이트 구조물이 수직 필러 구조의 라운딩된 게이트 산화물 표면들상에 형성되는 시퀀스를 도시한다. 실리콘과 같은 적절한 반도체 게이트 물질(196)이 도 11a에 도시되는 바와 같이 수직 필러 구조들의 적층물들을 완전히 에워싸도록 산화물(194)의 최상부상에 증착된다. 반도체 물질은 이 때 이온 주입을 통해 도핑될 수 있다. 적절한 마스킹 및 에칭 프로세스는 도 3의 128에서 일반적으로 개시되는 바와 같이 게이트 구조들을 형성하기 위하여 아래쪽으로 반도체 물질을 제거한다. 도 11b는 셀들의 행을 도시한다; 도 11c는 셀들의 열을 도시한다; 도 11d는 셀들의 최상부 평면도를 도시한다. 이러한 도면들에서 보여지는 바와 같이, 게이트 구조물들(128)은 전술한 워드 라인들(102)을 형성하기 위하여 각각의 행을 따라 상호접속되고, 각각의 선택된 행의 게이트 구조물들은 인접한 행들의 게이트 구조물들로부터 전기적으로 절연된다. 또한 행들의 수직 트랜지스터들은 게이트 구조물들이 자가-정렬되고 각각의 행을 따라 서로에 연결되도록, 열들의 수직 트랜지스터들보다 서로에 인접한다.
도 12는 저온 실리사이드층 형성 단계의 측면 입면도를 예시한다. 수직 필러 트랜지스터들(112)상의 게이트 구조물들(128)의 형성에 이어, 실리사이드층(199)이 수직 필러 트랜지스터들(112)의 최상부 표면상에 증착된다. 실리사이드층(199) 수직 필러 트랜지스터들(112)과 메모리 셀(하기에 설명되는 바와 같이 형성되는) 사이에 인터페이스 저항을 감소시키는 것을 돕는다. 실리사이드층(199)은 일반적으로 전기적 도전성 상호접속 엘리먼트로서 개시된다.
실리사이드층(199)은 인터페이스 저항을 감소시키는 것을 도울 수 있는 임의의 유용한 실리사이드 물질로 형성될 수 있다. 다수의 실시예들에서, 실리사이드층(199)은 코발트 디실리사이드 물질 또는 니켈 디실리사이드 물질이다. 실리사이드층(199)은 수직 필러 트랜지스터들(112)의 특성들을 저하시키지 않는 임의의 유용한 프로세스를 사용하여 형성될 수 있다. 특히, 실리사이드층(199)은 섭씨 400도 미만 또는 섭씨 200 내지 375도인 온도에서 화학적 기상 증착 프로세스를 이용하여 형성될 수 있다. 그 후 실리사이드층(199)은 수직 필러 트랜지스터들(112)의 표면으로 실리사이드층(199)을 확산시키고 실리콘 표면상에 모든 비반응 강자성 물질들을 반응시키기 위하여 어닐링될 수 있다. 다수의 실시예들에서, 어닐링 온도는 섭씨 525도 미만, 또는 섭씨 500도 미만, 또는 섭씨 450도 미만, 또는 섭씨 400도 미만이다. 하나의 예시적인 실리사이드층 증착 프로세스는 US 6,346,477에 개시되며, 이는 본 명세서에 참조로서 통합된다.
도 13a는 메모리 셀(214) 형성 단계의 측면 입면도를 예시한다. 그 후, 메모리 셀(214)이 공지된 반도체 기술들을 이용하여 실리사이드층(199) 위에 증착된다. 메모리 셀(214)은 상기 개시된 바와 같이 STRAM 또는 RRAM 메모리 셀과 같은 비휘발성 가변 저항 메모리 셀이다. 메모리 셀(214)은 실리콘 산화물과 같은 절연 물질(205)에 의하여 서로로부터 전기적으로 절연될 수 있다.
메모리 셀(214)은 수직 필러 트랜지스터(112)와 유사한 횡단면 형태를 가질 수 있다. 다수의 실시예들에서, 메모리 셀(214) 및 수직 필러 트랜지스터(112)는 수직 정합(registration)되고, 둘 모두 원형 횡단면 형태를 갖는다. 다른 실시예들에서, 메모리 셀(214) 및 수직 필러 트랜지스터(112)는 수직 정합되고, 수직 필러 트랜지스터(112)는 원형 횡단면 형태를 갖고, 메모리 셀(214)은 타원형 횡단면 형태를 갖는다.
도 13b는 비트 라인(BL)의 형성 단계를 예시한다. 비트 라인(BL)은 메모리 셀들(214) 위에 증착된다. 증착된 비트 라인 물질은 전체 어레이의 길이 및 폭 치수들을 커버하는 균일한 두께의 층을 형성한다. 적절한 마스킹 및 에칭 프로세싱(개별적으로 도시되지 않음)은 평행하게 이격된 비트 라인들(216)을 형성하기 위하여 이러한 물질의 부분들을 제거한다. 본 실시예에서 비트 라인들(216) 및 소스 라인들(118)은 도 2의 개략도에 대응하여, 워드 라인들(102)과 평행하거나 직각이라는 것을 유념하라. 본 명세서에 개시되는 프로세싱은 필요에 따라 이러한 개별적인 제어 라인들의 다른 정렬들 및 배향들을 제공할 수 있다.
도 14a는 반도체 물질, 특히 실리사이드층(199)의 필러들의 최상부 측면에 걸친 비아 콘택들의 형성 단계를 예시한다. 전기적 절연 산화물 물질(205)은 실리사이드층(199) 위에 증착된다. 전기적 절연 물질(205)은 예를 들어, 실리콘 이산화물과 같은 임의의 유용한 산화물일 수 있다. 그 후 비아들은 전기적 절연 산화물 물질(205)안에 에칭되고, 비아들은 전기적 도전성 상호 저속 엘리먼트들(210)을 형성하기 위하여 전기적 도전성 물질로 충진된다. 비아들은 그 후 산화물 물질(205)에 형성되고, 예를 들어, 물리적 기상 증착 또는 다른 적절한 프로세스를 사용하여 도전성 물질로 충진된다. 전기적 도전성 물질은 예를 들어, 텅스텐 또는 알루미늄과 같은 임의의 유용한 물질일 수 있다. 예시되는 바와 같이, 전기적 도전성 상호접속 엘리먼트들(210)은 전기적 절연 물질(205)에 의하여 서로로부터 전기적으로 절연된다.
도 14b는 메모리 셀들 및 비트 라인의 형성 단계를 예시한다. 바닥부 전극층(213)은 전기적 도전성 상호접속 엘리먼트들(210) 및 전기적 절연 산화물 물질(205) 위에 증착된다. 이러한 층은 예시된 바닥부 전극층(213) 엘리먼트들을 형성하기 위하여 패터닝된다.
그 후 메모리 셀(214)은 공지된 반도체 기술들을 이용하여 바닥부 전극층(213) 위에 증착된다. 메모리 셀(214)은 상기 개시되는 바와 같이 STRAM 또는 RRAM 메모리셀과 같은 비휘발성 가변 저항 메모리 셀이다. 메모리 셀(214)은 수직 필러 트랜지스터(112) 및 전기적 도전성 상호접속 엘리먼트(210)로부터 오프셋(즉, 수직으로 오프셋)된다. 전기적 도전성 상호접속 엘리먼트(210)의 최상부 표면은 오목한 표면이고, 따라서, 전기적 도전성 상호접속 엘리먼트(210)의 최상부 표면으로부터의 메모리 셀(214)의 오프셋은 전기적 도전성 상호접속 엘리먼트(210)의 최상부 표면으로부터 메모리 셀(214) 사이에 인터페이스 응력 힘들을 감소시키는 것을 도울 수 있는 것으로 여겨진다.
메모리 셀(214)은 수직 필러 트랜지스터(112)와 유사한 횡단면 형태를 가질 수 있다. 다수의 실시예들에서, 수직 필러 트랜지스터(112)는 원형 횡단면 형태를 갖고, 메모리 셀(214)은 원형 횡단면 형태를 갖는다. 다른 실시예들에서, 수직 필러 트랜지스터(112)는 원형 횡단면 형태를 가지고, 메모리 셀(214)은 타원형 횡단면 형태를 갖는다. 메모리 셀(214)의 타원형 횡단면 형태는 메모리 어레이에 대하여 필요한 표면 영역을 감소시키는 것을 도울 수 있다.
비트 라인(BL)은 메모리 셀들(214) 위에 증착된다. 메모리 셀(214)은 예증된 바와 같이 대응 수직 트랜지스터 메모리 어레이를 형성하기 위하여 전기적 도전성 상호접속 엘리먼트에 전기적으로 접속된다.
증착된 비트 라인 물질은 전체 어레이의 길이 및 폭 치수들을 커버하는 균일한 두께의 층을 형성한다. 적절한 마스킹 및 에칭 프로세싱(개별적으로 도시되지 않음)은 평행한 이격된 비트 라인들(216)을 형성하기 위하여 이러한 물질의 부분들을 제거한다. 본 실시예에서 비트 라인들(216) 및 소스 라인들(118)은 도 2의 개략도에 대응하여, 워드 라인들(102)에 대하여 평행하거나 직각이라는 것을 유념하라. 본 명세서에 개시되는 프로세싱은 필요에 따라 이러한 개별적인 제어 라인들의 다른 정렬들 및 배향들을 제공할 수 있다.
수직 필러 트랜지스터(112)의 형성에 후속하여 메모리 셀(214)을 형성하는 것은 다수의 장점들을 제공한다. 메모리 셀(214) 및 수직 필러 트랜지스터(112)는 상이한 횡단면 형태를 각각 보유할 수 있다. 예를 들어, 메모리 셀(214)은 타원형 형태를 가질 수 있고, 수직 필러 트랜지스터(112)는 원통형 형태를 가질 수 있다. 타원형 형태는 40 내지 50도, 또는 45도와 같은, 소스 라인 및 비트 라인 모두에 대한 상대적 각도에 배향될 수 있다. 이러한 구성은 어레이의 메모리 셀들의 증가된 밀도를 허용할 수 있다.
본 명세서에 제시된 것과 같은 다양한 실시예들은 종래 기술에 대하여 다수의 장점들을 제공한다는 것을 인지할 수 있을 것이다. 이격된 바닥부 측면 제어 라인들은 제작 동안에 용이하고 효율적으로 형성되고, 부가적인 상호접속부들 및 도전성 층들에 대한 필요성을 제거할 수 있다. 최상부 측면 상호접속 기술들과 달리, 본 발명의 프로세스는 소스 라인들이 비트 라인들과 독립적으로 뻗어나가도록 허용한다. 향상된 데이터 밀도들이 달성될 수 있고, 다수의 동시적 액세스 동작들이 필요에 따라 어레이의 상이한 부분들상에서 실행될 수 있다.
따라서, 수직 트랜지스터 STRAM 어레이의 실시예들이 개시된다. 상기 개시된 구현들 및 다른 구현들이 첨부되는 청구항들의 범위 내에서 이루어진다. 본 기술분야의 당업자들은 개시된 것들과 다른 실시예들로 실행될 수도 있다. 개시되는 실시예들은 제한이 아닌 예시를 목적으로 제시되며, 본 발명은 하기의 청구항들에 의해서만 제한된다.

Claims (25)

  1. 방법으로서,
    반도체 웨이퍼로부터 직각으로 연장되는 다수의 필러(pillar) 구조들을 갖는 반도체 웨이퍼를 제공하는 단계 ? 각각의 상기 필러 구조는 최상부 표면 및 상기 최상부 표면에 직각인 측면 표면을 갖는 수직 필러 트랜지스터를 형성함 ? ;
    적어도 선택된 수직 필러 트랜지스터 최상부 표면들상에 전기적 도전성 상호접속 엘리먼트를 증착하는 단계; 및
    수직 트랜지스터 메모리 어레이를 형성하기 위하여 상기 전기적 도전성 상호접속 층상에 비휘발성 가변 저항 메모리 셀을 증착하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    인접한 비휘발성 가변 저항 메모리 셀들은 서로 전기적으로 절연되는, 방법.
  3. 제1항에 있어서,
    인접한 전기적 도전성 상호접속 엘리먼트들은 산화물질을 이용하여 서로로부터 전기적으로 절연되는, 방법.
  4. 제1항에 있어서,
    상기 전기적 도전성 상호접속 엘리먼트를 증착하는 단계는 섭씨 400도 미만의 증착 온도에서 적어도 선택된 수직 필러 트랜지스터 최상부 표면들상에 실리사이드층을 증착하는 단계를 포함하는, 방법.
  5. 제1항에 있어서,
    상기 최상부 표면은 상기 반도체 웨이퍼의 주(major) 표면과 평행한, 방법.
  6. 제1항에 있어서,
    상기 비휘발성 가변 저항 메모리 셀은 타원형 횡단면 형태를 갖고, 상기 수직 필러 트랜지스터는 원형 횡단면 형태를 갖는, 방법.
  7. 제1항에 있어서,
    상기 비휘발성 가변 저항 메모리 셀은 원형 횡단면 형태를 갖고, 상기 수직 필러 트랜지스터는 원형 횡단면 형태를 갖는, 방법.
  8. 제1항에 있어서,
    상기 비휘발성 가변 저항 메모리 셀은 스핀-토크 전달(spin-torque transfer) 메모리 셀을 포함하는, 방법.
  9. 제7항에 있어서,
    상기 수직 필러 트랜지스터들은 상기 비휘발성 가변 저항 메모리 셀과 정합되는(in registration with), 방법.
  10. 제1항에 있어서,
    상기 비휘발성 가변 저항 메모리 셀들의 선택된 행 및 열상에 비트 라인을 증착시키는 단계를 더 포함하는, 방법.
  11. 제4항에 있어서,
    실리사이드층은 상기 비휘발성 가변 저항 메모리 셀들과 정합되는 상기 수직 필러 트랜지스터들을 전기적으로 연결하고 분리시키는, 방법.
  12. 방법으로서,
    반도체 웨이퍼로부터 직각으로 연장되는 다수의 필러 구조들을 갖는 상기 반도체 웨이퍼를 제공하는 단계 ? 각각의 상기 필러 구조는 최상부 표면 및 상기 최상부 표면에 직각인 측면 표면을 갖는 수직 필러 트랜지스터를 형성함 ? ;
    상기 수직 필러 트랜지스터들의 상기 최상부 표면상에 산화물질층을 증착하는 단계;
    상기 산화물질층상에 비아들을 에칭하는 단계 ? 각각의 상기 비아는 상기 수직 필러 트랜지스터들의 선택된 최상부 표면과 정합됨 ? ;
    적어도 선택된 비아들상에 전기적 도전성 상호접속 엘리먼트를 증착하는 단계; 및
    수직 트랜지스터 메모리 어레이를 형성하기 위하여 상기 전기적 도전성 상호접속층에 비휘발성 가변 저항 메모리 셀을 증착하는 단계
    를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 최상부 표면은 상기 반도체 웨이퍼의 상기 주 표면과 평행한, 방법.
  14. 제12항에 있어서,
    적어도 선택된 비휘발성 가변 저항 메모리 셀은 적어도 선택된 수직 필러 트랜지스터에 전기적으로 연결되고, 적어도 선택된 비휘발성 가변 저항 메모리 셀들은 적어도 선택된 수직 필러 트랜지스터들로부터 오프셋되는, 방법.
  15. 제12항에 있어서,
    상기 비휘발성 가변 저항 메모리 셀은 원형 횡단면 형태를 갖고, 상기 수직 필러 트랜지스터들은 원형 횡단면 형태를 갖는, 방법.
  16. 제12항에 있어서,
    상기 비휘발성 가변 저항 메모리 셀은 타원형 횡단면 형태를 갖는, 방법.
  17. 제12항에 있어서,
    상기 메모리 셀은 스핀-토크 전달 메모리 셀을 포함하는, 방법.
  18. 제12항에 있어서,
    상기 산화물질층을 증착하는 단계 이전에, 섭씨 400도 미만의 증착 온도에서 적어도 선택된 수직 필러 트랜지스터 최상부 표면들상에 실리사이드층을 증착하는 단계를 더 포함하는, 방법.
  19. 방법으로서,
    반도체 웨이퍼로부터 직각으로 연장되는 다수의 필러 구조들을 갖는 상기 반도체 웨이퍼를 제공하는 단계 ? 각각의 상기 필러 구조는 최상부 표면 및 상기 최상부 표면에 직각인 측면 표면을 갖는 수직 필러 트랜지스터를 형성함 ? ;
    섭씨 400도 미만의 증착 온도에서 적어도 선택된 수직 필러 트랜지스터 최상부 표면들상에 실리사이드층을 증착하는 단계; 및
    수직 트랜지스터 메모리 어레이를 형성하기 위하여 상기 실리사이드층상에 비휘발성 가변 저항 메모리 셀을 증착하는 단계
    를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 메모리 셀은 스핀-토크 전달 메모리 셀을 포함하는, 방법.
  21. 메모리 어레이로서,
    반도체 웨이퍼로부터 직각으로 연장되는 다수의 필러 구조들을 갖는 상기 반도체 웨이퍼 ? 각각의 상기 필러 구조는 최상부 표면 및 상기 최상부 표면에 직각인 측면 표면을 갖는 수직 필러 트랜지스터를 형성함 ? ;
    다수의 메모리 셀들 ? 적어도 선택된 메모리 셀은 상기 수직 필러 트랜지스터로부터 수직으로 오프셋되며 상기 수직 필러 트랜지스터와 전기적으로 연결되는 횡단면 형태를 가짐 ? ; 및
    상기 메모리 셀과 상기 수직 필러 트랜지스터 사이의 실리사이드층
    을 포함하는, 메모리 어레이.
  22. 제21항에 있어서,
    상기 메모리 셀은 STRAM 셀인, 메모리 어레이.
  23. 제21항에 있어서,
    최상부 표면을 갖는 상기 수직 필러 트랜지스터에 상에 배치되는 전기적 도전성 상호접속 엘리먼트를 더 포함하며, 상기 메모리 셀들은 상기 전기적 도전성 상호접속 엘리먼트에 전기적으로 연결되며 상기 전기적 도전성 상호접속 엘리먼트로부터 수직으로 오프셋되는 횡단면 형태를 갖는, 메모리 어레이.
  24. 제21항에 있어서,
    상기 메모리 셀은 타원형 횡단면 형태를 갖는, 메모리 어레이.
  25. 제21항에 있어서,
    상기 메모리 셀은 소스 라인 및 비트 라인에 대하여 40에서 50도의 상대적 각도로 배향되는, 메모리 어레이.
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