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CN1825568A - 制造半导体集成电路的方法 - Google Patents

制造半导体集成电路的方法 Download PDF

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CN1825568A
CN1825568A CNA2006100041280A CN200610004128A CN1825568A CN 1825568 A CN1825568 A CN 1825568A CN A2006100041280 A CNA2006100041280 A CN A2006100041280A CN 200610004128 A CN200610004128 A CN 200610004128A CN 1825568 A CN1825568 A CN 1825568A
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Abstract

本发明公开了一种制造半导体集成电路的方法，所述半导体集成电路包括具有N型FET和P型FET逻辑部分和具有N型FET和P型FET的存储器阵列部分，该方法包括：形成构成逻辑部分和存储器阵列部分的N型FET和P型FET的步骤；之后依次在整个表面上形成具有拉伸应力的第一绝缘膜以及第二绝缘膜；选择性地去除存在于构成逻辑部分的P型FET的区域上侧的第一和第二绝缘膜；然后在整个表面上形成具有压缩应力的第三绝缘膜；之后选择性地去除存在于构成逻辑部分的N型FET的区域上侧的第三绝缘膜和在构成存储器阵列部分的N型FET和P型FET的区域上侧的第三绝缘膜。

Description

制造半导体集成电路的方法
技术领域
本发明涉及制造半导体集成电路的方法，该半导体集成电路包括逻辑部分和存储器阵列部分，逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管。
背景技术
随着半导体集成电路的小型化，仅仅通过过去所采用的按比例缩小(scaling)已经变得难于增加场效应晶体管的性能了。有鉴于此，对于90nm以及下一代半导体集成电路，人们已经关注通过使用薄膜应力来增加迁移率而提高性能的技术(参见例如Shinya Ito等人的“Mechanical Stress Effect ofEtch-Stop Nitride and Its Impact on Deep Submicron Transistor Design”，2001IEDM，或者K.Goto等人的“High Performance 35nm Gate CMOSEFT′s withVertical Scaling and Total Stress Control for 65nm Technology”，2003 IEDM)。在该技术中，在形成了栅极部分、沟道形成部分和源极/漏极区域之后，薄膜应力不同的绝缘膜形成在N沟道型场效应晶体管(以下简称N型FET)和P沟道型场效应晶体管(以下简称P型FET)的相应区域。具体而言，具有拉伸应力的绝缘膜形成在N型FET的区域上，具有压缩应力的绝缘膜形成在P型FET的区域上。
在半导体集成电路上，具有N型FET和P型FET的逻辑部分和具有N型FET和P型FET的存储器阵列部分通常基于相同步骤制备。现在将参考附图40A、40B、40C、41A、41B、41C、42A、42B、42C、43A和43B说明根据相关技术的制备由SRAM(静态随机存取存储器)构成的存储器阵列部分的方法(为方便起见以下简称根据相关技术的第一制造方法)，这些附图是半导体衬底等的部分示意性端部正面图。在这些附图中的部分示意性端部正面图或者在随后待说明的半导体衬底等的部分示意性端部正面图的各种附图的部分示意性端部正面图是沿图1C的点划线截取的。此外，存储器阵列部分的等效电路如图1B所示，栅极部分、源极/漏极区域等的示意性布局图如图1C和图10B所示。
【步骤10】
首先，基于已知方法，具有沟槽结构的器件分隔区11形成在半导体衬底10中，然后由栅极绝缘膜21、栅电极22和偏移膜23构成的栅极部分形成在半导体衬底10上，栅极侧壁24形成在栅极部分的侧表面上，而源极-漏极区域25形成在半导体衬底10中。而且，半导体衬底10的插入在两个源极/漏极区域25之间的区域对应于沟道形成区域。以该方式，可以获得P型FET 220A(见图1B和图1C中的TR1和TR4)和N型FET 220B(见图1B和图1C中的TR2、TR3、TR5和TR6)。
【步骤11】
接下来，例如基于等离子CVD工艺，由50nm厚的氮化硅膜构成并具有拉伸应力的第一绝缘膜31形成在整个表面上(见图40B)，并且由30nm厚的氧化硅膜构成的第二绝缘膜32形成在第一绝缘膜31上(见图40C)。
【步骤12】
之后，基于已知的平版印刷技术，形成覆盖N型FET 220B的区域的抗蚀剂层236A(见图41A)，然后则通过干法蚀刻工艺去除未由抗蚀剂层236A覆盖的在P型FET 220A的区域中显露的第二绝缘膜32和第一绝缘膜31(见图41B)，并且基于灰化处理去除抗蚀剂层236A(见图41C)。
【步骤13】
接下来，基于等离子CVD工艺，由50nm厚的氮化硅膜构成并具有压缩应力的第三绝缘膜33形成在整个表面上(见图42A)。之后，基于已知的平版印刷技术，形成覆盖P型FET 220A的区域的抗蚀剂层236B(见图42B)，然后则通过干法蚀刻工艺去除未由抗蚀剂层236B覆盖的在N型FET 220B的区域中显露的第三绝缘膜33(见图42C)，并且基于灰化处理去除抗蚀剂层236B(见图43A)。由于由氧化硅膜构成的第二绝缘膜32形成为蚀刻停止层，所以第三绝缘膜33可以通过干法蚀刻工艺可靠地去除。而且，在去除第三绝缘膜33时，将第三绝缘膜33以这样的方式干法蚀刻以获得第一绝缘膜31、第二绝缘膜32和第三绝缘膜33的三层结构，并且半导体衬底10等未显露在第一绝缘膜31和第三绝缘膜33之间的边界区域中。
【步骤14】
之后，将层绝缘层34和抗蚀剂层236C形成在整个表面上，并且将层绝缘层34通过使用抗蚀剂层236C作为蚀刻掩模干法蚀刻以在层绝缘层34中形成用于形成接触孔的开口34A和用于形成局部互连35的开口34B(见图10B的示意性布局图)，并且去除抗蚀剂层236C。接下来，将布线材料层形成在包括开口34A和34B的层绝缘层34上，并且将在层绝缘层34上的布线材料层图案化，由此可以在层绝缘层34上形成布线层，并且同时可以形成接触孔和局部互连35。
或者，可以采用根据相关技术的制造存储器阵列部分的方法(为了方便起见以下简称根据相关技术的第二制造方法)，将参考图44A、44B、44C、45A、45B和45C对其进行说明，这些附图是半导体衬底等的部分示意性端部正面示意图。
【步骤20】
首先，基于已知方法，具有沟槽结构的器件分隔区11形成在半导体衬底10中，然后由栅极绝缘膜21、栅电极22和偏移膜23构成的栅极部分形成在半导体衬底10上，之后栅极侧壁24形成在栅极部分的侧表面上，而源极/漏极区域25形成在半导体衬底10中。而且，半导体衬底10的插入在两个源极/漏极区域25之间的区域对应于沟道形成区域。以该方式，可以获得P型FET 320A(见图1B和图1C中的TR1和TR4)和N型FET 320B(见图1B和图1C中的TR2、TR3、TR5和TR6)。
【步骤21】
接下来，例如基于等离子CVD工艺，由50nm厚的氮化硅膜构成并具有拉伸应力的第一绝缘膜31形成在整个表面上。之后，基于已知的平版印刷技术，形成覆盖N型FET 320B的区域的抗蚀剂层336A(见图41A)，通过干法蚀刻工艺去除未由抗蚀剂层336A覆盖的在P型FET 320A的区域中显露的第一绝缘膜31(见图44B)，并且基于灰化处理去除抗蚀剂层336A(见图44C)。
【步骤22】
接下来，例如基于等离子CVD工艺，由50nm厚的氮化硅膜构成并具有压缩应力的第三绝缘膜33形成在整个表面上(见图45A)。之后，基于已知的平版印刷技术，形成覆盖P型FET 320A的区域的抗蚀剂层336B(见图45B)，对未由抗蚀剂层336B覆盖的在N型FET 320B的区域中显露的第三绝缘膜33施加用于松弛压缩应力的离子注入。这里所使用的离子种类的例子包括锗(Ge)。之后，基于灰化处理去除抗蚀剂层336B。
【步骤23】
接下来，将层绝缘层34和抗蚀剂层336C形成在整个表面上，并且将层绝缘层34通过使用抗蚀剂层336C作为蚀刻掩模干法蚀刻以在层绝缘层34中形成用于形成接触孔的开口34A和用于形成局部那连接35的开口34B(见图10B的示意性布局图)，并且去除抗蚀剂层236C。随后，将布线材料层形成在包括开口34A和34B的内部的层绝缘层34上，并且将在层绝缘层34上的布线材料层图案化，由此可以在层绝缘层34上形成布线层并且同时可以形成接触孔和局部互连35。
发明内容
同时，在根据相关技术的第一制备方法中，当未由抗蚀剂层236A覆盖的在P型FET 220A显露的区域中的第二绝缘膜32和在其下的第一绝缘膜31通过步骤12中的干法蚀刻工艺去除(见图41B)，构成P型FET 220A的源极/漏极区域25和栅极部分可能被过蚀刻损伤，导致存储器保持特性的变劣。另外，当在步骤14中使用抗蚀剂层236C作为蚀刻掩膜来干法蚀刻层绝缘层34从而形成用于接触孔的开口34A和用于形成局部那连接35的开口34B时，必须在开口34B的底部在不损害半导体衬底10的情形下蚀刻由第一绝缘膜31、第二绝缘膜32和第三绝缘膜33构成的三层结构，所以难于进行蚀刻。
此外，在根据相关技术的第二制备方法中，在根据相关技术的第一制备方法的步骤14中的问题不会产生，但是可能产生这样的问题：当在步骤21中未由抗蚀剂层336A覆盖的在P型FET 320A的区域中显露的第一绝缘膜31通过干法蚀刻去除时，构成P型FET 320A的源极/漏极区域25或栅极部分被过蚀刻损伤，导致存储器保持特性的变劣。
因此，需要提供一种制备半导体集成电路的方法，通过该方法，在制备包括逻辑部分和存储器阵列部分的半导体集成电路时，可以避免构成存储器阵列部分的场效应晶体管被损伤而导致存储器保持特性的变劣的问题，以及形成用于形成层绝缘层中的局部互连的开口时的困难。逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管。存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管。
为了满足上述需求，根据本发明的一个实施例，提供了一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第二绝缘膜和所述第一绝缘膜；
(D)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(E)选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜和存在于构成所述存储器阵列部分的N沟道型场效应晶体管和P沟道型场效应晶体管的区域上侧的所述第三绝缘膜。
在根据本发明的一个实施例制备半导体集成电路的方法中，在步骤(E)之后，将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第一绝缘膜。
根据本发明的另一个实施例，提供了一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第二绝缘膜和第一绝缘膜；
(D)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(E)将用于松弛压缩应力的离子注入施加到构成所述存储器阵列部分的N沟道型场效应晶体管的区域上的所述第三绝缘膜，以及选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜。
在根据本发明另一个实施例的制造集成电路的方法中，在所述步骤(B)和步骤(D)之间的任何步骤中(即，或在步骤(B)和步骤(C)之间或在步骤(C)和步骤(D)之间)，可以将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第一绝缘膜。而且，在步骤(E)中，在将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N沟道类型场效应晶体管的区域上侧的第三绝缘膜之后，可以选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜，或者可以在选择性地去除构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜之后，将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N沟道类型场效应晶体管的区域上侧的第三绝缘膜。
根据本发明的再一个实施例，提供了一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管和N沟道型场效应晶体管的区域上侧的所述第二绝缘膜；
(D)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第一绝缘膜；
(E)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(F)选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜和存在于构成所述存储器阵列部分的N沟道型场效应晶体管和P沟道型场效应晶体管的区域上侧的所述第三绝缘膜。
在根据本发明再一个实施例的制造集成电路的方法中，在步骤(F)之后，可以将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第一绝缘膜。
根据本发明再一个实施例，提供了一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管和N沟道型场效应晶体管的区域上侧的所述第二绝缘膜；
(D)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第一绝缘膜；
(E)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(F)将用于松弛压缩应力的离子注入施加到构成所述存储器阵列部分的N沟道型场效应晶体管的区域上的所述第三绝缘膜，以及选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜。
在根据本发明再一个实施例的制造集成电路的方法中，在所述步骤(B)和步骤(D)之间的任何步骤中(即，或在步骤(B)和步骤(C)之间或在步骤(C)和步骤(D)之间)，将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第一绝缘膜。而且，在步骤(F)中，在将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N沟道类型场效应晶体管的区域上侧的第三绝缘膜之后，可以选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜，或者可以在选择性地去除构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜之后，将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N沟道类型场效应晶体管的区域上侧的第三绝缘膜。
根据本发明再一个实施例，提供了一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第二绝缘膜和所述第一绝缘膜；
(D)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(E)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第三绝缘膜，其中
在所述步骤(B)和步骤(D)之间的任何步骤中，将用于松弛压缩应力的离子注入施加到构成所述存储器阵列部分的N沟道型场效应晶体管的区域上的所述第一绝缘膜。
在根据本发明再一个实施例的制造集成电路的方法中，在形成了具有拉伸应力的第三绝缘膜之后，将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第三绝缘膜。具体而言，在步骤(D)或步骤(E)之后，可以进行用于松弛拉伸应力的离子注入。
在根据本发明一个到再一个实施例的制造集成电路的方法中(这些方法在下面总地简称本发明)，所述第一绝缘膜和第三绝缘膜每个都由氮化硅(SiN)膜制成，以及所述第二绝缘膜由氧化硅(SiOx)膜制成。而且，虽然不是限制性的，但是第一绝缘膜和第三绝缘膜的厚度的示例在5×10-8到2×10-7m的范围内。另外，拉伸应力和压缩应力的示例时1×109Pa。
在本发明中，在使用氧化硅膜构成第一和第三绝缘膜中每个时，例如可以通过适当地选择等离子CVD工艺中的膜形成条件来形成具有拉伸应力的第一绝缘膜和具有压缩应力的第三绝缘膜。
在本发明中，用于松弛应力的离子注入中的离子种类包括具有低激活速率的杂质，比如锗(Ge)、硅(Si)和氩(Ar)。
在本发明中，在构成存储器阵列部分的N沟道型场效应晶体管和P沟道型场效应晶体管中，具有期望应力的绝缘膜形成在N沟道型场效应晶体管和P沟道型场效应晶体管的区域上，从而可以设计来增强构成存储器阵列部分的N沟道型场效应晶体管和P沟道型场效应晶体管的性能。具体而言，在构成存储器阵列部分的N沟道型场效应晶体管的区域中，可以剩下具有拉伸应力的绝缘膜，由此可以设计来增强N沟道型场效应晶体管的性能，并且避免决定SRAM读取速度的单元电流的降低。此外，在构成存储器阵列部分的P沟道型场效应晶体管的区域中，例如可以将离子注入施加到具有拉伸应力的绝缘膜上，由此可以设计拉伸应力的松弛，抑制P沟道型场效应晶体管性能的降低，并且可以控制阈值电压Vth。
而且，在制备半导体集成电路的方法中，基本上构成存储器阵列部分的P沟道型场效应晶体管和N沟道型场效应晶体管的区域由第一绝缘膜覆盖，从而可以避免构成存储器阵列部分的场效应晶体管受到损害、导致存储器保持特性变劣或操作速度的降低的问题。另外，可以避免比如形成用于形成层绝缘层中的局部互连的开口时的困难的问题，工艺容限的减少和半导体集成电路产率的降低。
附图说明
图1A是用于说明根据示例1的制备半导体集成电路的方法的半导体衬底等的部分示意性端部正面视图，图1B是示出存储器阵列部分的等效电路图的示意图，以及图1C是根据示例1的半导体集成电路的示意性布局图。
图2A和图2B是用于说明根据示例1的制备半导体集成电路的方法在图1A之后的半导体衬底等的部分示意性端部正面视图。
图3A和图3B是用于说明根据示例1的制备半导体集成电路的方法在图2B之后的半导体衬底等的部分示意性端部正面视图。
图4A和图4B是用于说明根据示例1的制备半导体集成电路的方法在图3A和图3B之后的半导体衬底等的部分示意性端部正面视图。
图5A和图5B是用于说明根据示例1的制备半导体集成电路的方法在图4A和图4B之后的半导体衬底等的部分示意性端部正面视图。
图6A和图6B是用于说明根据示例1的制备半导体集成电路的方法在图5A和图5B之后的半导体衬底等的部分示意性端部正面视图。
图7A和图7B是用于说明根据示例1的制备半导体集成电路的方法在图6A和图6B之后的半导体衬底等的部分示意性端部正面视图。
图8A和图8B是用于说明根据示例1的制备半导体集成电路的方法在图7A和图7B之后的半导体衬底等的部分示意性端部正面视图。
图9A和图9B是用于说明根据示例1的制备半导体集成电路的方法在图8A和图8B之后的半导体衬底等的部分示意性端部正面视图。
图10A是用于说明根据示例1的制备半导体集成电路的方法在图9A之后的半导体衬底等的部分示意性端部正面视图，图10B是如图10A所示的半导体集成电路的示意性布图。
图11是用于说明根据示例2的制备半导体集成电路的方法的半导体衬底等的部分示意性端部正面视图。
图12A和图12B是用于说明根据示例3的制备半导体集成电路的方法的半导体衬底等的部分示意性端部正面视图。
图13A和图13B是用于说明根据示例3的制备半导体集成电路的方法在图12B之后的半导体衬底等的部分示意性端部正面视图。
图14A和图14B是用于说明根据示例3的制备半导体集成电路的方法在图13A和图13B之后的半导体衬底等的部分示意性端部正面视图。
图15A和图15B是用于说明根据示例4的制备半导体集成电路的方法的半导体衬底等的部分示意性端部正面视图。
图16A和图16B是用于说明根据示例5的制备半导体集成电路的方法的半导体衬底等的部分示意性端部正面视图。
图17A和图17B是用于说明根据示例5的制备半导体集成电路的方法在图16A和图16B之后的半导体衬底等的部分示意性端部正面视图。
图18A和图18B是用于说明根据示例5的制备半导体集成电路的方法在图17A和图17B之后的半导体衬底等的部分示意性端部正面视图。
图19A和图19B是用于说明根据示例5的制备半导体集成电路的方法在图18A和图18B之后的半导体衬底等的部分示意性端部正面视图。
图20A和图20B是用于说明根据示例5的制备半导体集成电路的方法在图19A和图19B之后的半导体衬底等的部分示意性端部正面视图。
图21A和图21B是用于说明根据示例5的制备半导体集成电路的方法在图20A和图20B之后的半导体衬底等的部分示意性端部正面视图。
图22A和图22B是用于说明根据示例5的制备半导体集成电路的方法在图21A和图21B之后的半导体衬底等的部分示意性端部正面视图。
图23A和图23B是用于说明根据示例5的制备半导体集成电路的方法在图22A和图22B之后的半导体衬底等的部分示意性端部正面视图。
图24A和图24B是用于说明根据示例6的制备半导体集成电路的方法在图23A和图23B之后的半导体衬底等的部分示意性端部正面视图。
图25A和图25B是用于说明根据示例6的制备半导体集成电路的方法在图24A和图24B之后的半导体衬底等的部分示意性端部正面视图。
图26A和图26B是用于说明根据示例6的制备半导体集成电路的方法在图25A和图25B之后的半导体衬底等的部分示意性端部正面视图。
图27A和图27B是用于说明根据示例6的制备半导体集成电路的方法在图26A和图26B之后的半导体衬底等的部分示意性端部正面视图。
图28A和图28B是用于说明根据示例6的制备半导体集成电路的方法在图27A和图27B之后的半导体衬底等的部分示意性端部正面视图。
图29A和图29B是用于说明根据示例6的制备半导体集成电路的方法在图28A和图28B之后的半导体衬底等的部分示意性端部正面视图。
图30A和图30B是用于说明根据示例6的制备半导体集成电路的方法在图29A和图29B之后的半导体衬底等的部分示意性端部正面视图。
图31A和图31B是用于说明根据示例6的制备半导体集成电路的方法在图30A和图30B之后的半导体衬底等的部分示意性端部正面视图。
图32A和图32B是用于说明根据示例7的制备半导体集成电路的方法的半导体衬底等的部分示意性端部正面视图。
图33A和图33B是用于说明根据示例8的制备半导体集成电路的方法的半导体衬底等的部分示意性端部正面视图。
图34A和图34B是用于说明根据示例8的制备半导体集成电路的方法在图33B之后的半导体衬底等的部分示意性端部正面视图。
图35A和图35B是用于说明根据示例8的制备半导体集成电路的方法在图34A和图34B之后的半导体衬底等的部分示意性端部正面视图。
图36A和图36B是用于说明根据示例8的制备半导体集成电路的方法在图35A和图35B之后的半导体衬底等的部分示意性端部正面视图。
图37A和图37B是用于说明根据示例8的制备半导体集成电路的方法在图36A和图36B之后的半导体衬底等的部分示意性端部正面视图。
图38A和图38B是用于说明根据示例8的制备半导体集成电路的方法在图37A和图37B之后的半导体衬底等的部分示意性端部正面视图。
图39A和图39B是用于说明根据示例8的制备半导体集成电路的方法在图38A和图38B之后的半导体衬底等的部分示意性端部正面视图。
图40A、40B和40C是用于说明根据相关技术的制备存储器阵列部分的方法(根据相关技术的第一制备方法)的半导体衬底等的部分示意性端部正面视图。
图41A、41B和41C是用于说明根据相关技术的第一制备方法在图40C之后的半导体衬底等的部分示意性端部正面视图。
图42A、42B和42C是用于说明根据相关技术的第一制备方法在图41C之后的半导体衬底等的部分示意性端部正面视图。
图43A和43B是用于说明根据相关技术的第一制备方法在图42C之后的半导体衬底等的部分示意性端部正面视图。
图44A、44B和44C是用于说明根据相关技术的制备存储器阵列部分的方法(根据相关技术的第二制备方法)的半导体衬底等的部分示意性端部正面视图。
图45A、45B和45C是用于说明根据相关技术的第二制备方法在图44C之后的半导体衬底等的部分示意性端部正面视图。
具体实施方式
现将参考附图，基于本发明的某些实施例对本发明进行说明。
【示例1】
示例1涉及根据本发明的第一实施例的制备半导体集成电路的方法。在示例1或在随后将说明的示例2-5中任一个中的制备半导体集成电路的方法是制备包括逻辑部分和存储器阵列部分(具体而言，由SRAM构成的存储器阵列部分)的半导体集成电路的方法。逻辑部分具有N沟道型场效应晶体管(具体而言，N沟道型MOS晶体管，以下简称N型FET 120B)和P沟道型场效应晶体管(具体而言，P沟道型MOS晶体管，以下简称P型FET120A)。存储器阵列部分具有N沟道型场效应晶体管(具体而言，N沟道型MOS晶体管，以下简称N型FET 20B)和P沟道型场效应晶体管(具体而言，P沟道型MOS晶体管，以下简称P型FET 20A)。现将在下面对示例1中的制备半导体集成电路的方法进行说明，参考图1A、图2A和2B、图3A和3B、图4A和4B、图5A和5B、图6A和6B、图7A和7B、图8A和8B、图9A和9B、以及图10A，它们是半导体衬底等的部分示意性端部正面图。而且，在这些附图中的部分示意性端部正面图或者在随后待说明的半导体衬底等的部分示意性端部正面图的各种附图的部分示意性端部正面图是沿图1C的点划线截取的。此外，示例1或示例2-8任一个的存储器阵列部分的等效电路如图1B所示，栅极部分等的示意性布局图如图1C和图10B所示。而且，在示例1或后面将说明的示例2-8任一个中，第一绝缘膜和第三绝缘膜每个都是由氮化硅膜(SiN膜)构成，而第二绝缘膜是由氧化硅膜(SiOx膜)构成。
【步骤100】
首先，基于已知方法，具有沟槽结构的器件分隔区11形成在半导体衬底10中，然后每个由栅极绝缘膜21、栅电极22和偏移膜23构成的栅极部分形成在半导体衬底10上，栅极侧壁24形成在栅极部分的侧表面上，而源极-漏极区域25形成在半导体衬底10中。而且，半导体衬底10的插入在两个源极/漏极区域25之间的区域对应于沟道形成区域。以该方式，可以获得构成存储器阵列部分的P型FET 20A(见图1B和图1C中的TR1和TR4)和N型FET 20B(见图1B和图1C中的TR2、TR3、TR5和TR6)。同时，可以获得构成逻辑部分的P型FET 120A和N型FET 120B。
【步骤110】
接下来，例如基于等离子CVD工艺(薄膜形成温度：400℃)，由50nm厚的氮化硅膜构成并具有拉伸应力(1.0×109到2.0×109Pa)的第一绝缘膜31形成在整个表面上(见图2A)，并且基于大气压O3-TEOS-CVD工艺(薄膜形成温度：500℃)，由30nm厚的氧化硅膜构成的第二绝缘膜32形成在第一绝缘膜31上(见图2B)。
【步骤120】
存在于构成逻辑部分的P型FET 120A的区域上侧的第二绝缘膜32和第一绝缘膜31被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 20A和N型FET 20B的区域和构成逻辑部分的N型FET 120B的区域的抗蚀剂层36A(见图3A和3B)，通过干法蚀刻工艺去除未由抗蚀剂层236A覆盖的在P型FET 120A的区域中显露的第二绝缘膜32和其下的第一绝缘膜31(见图4A和4B)，并且基于灰化处理去除抗蚀剂层236A(见图5A和5B)。
【步骤130】
接下来，基于等离子CVD工艺(薄膜形成温度：400℃)，由50nm厚的氮化硅膜构成并具有压缩应力(1.0×109到2.0×109Pa)的第三绝缘膜33形成在整个表面上(见图6A和6B)。
【步骤140】
之后，存在构成逻辑部分的N型FET 120B的区域上侧的第三绝缘膜33和存在构成存储器阵列部分的P型FET 20A和N型FET 20B的区域上侧的第三绝缘膜33被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖P型FET 120A的区域的抗蚀剂层36B(见图7A和7B)，然后则通过干法蚀刻工艺去除未由抗蚀剂层36B覆盖的在构成存储器阵列部分的P型FET 20A和N型FET 20B的和构成逻辑部分的N型FET 120B的区域中显露的第三绝缘膜33(见图8A和8B)，并且基于灰化处理去除抗蚀剂层36B(见图9A和9B)。由于由氧化硅膜构成的第二绝缘膜提供为蚀刻停止层，所以在去除逻辑部分中的第三绝缘膜33时，将第三绝缘膜33以这样的方式干法蚀刻以获得第一绝缘膜31、第二绝缘膜32和第三绝缘膜33的三层结构，从而半导体衬底10等未显露在第一绝缘膜31和第三绝缘膜33之间的边界区域中。当这样的结构形成在存储器阵列部分，将产生上述问题，但是在逻辑部分中，可以在不产生严重问题的情形下形成这样的结构。
【步骤150】
之后，将层绝缘层34和抗蚀剂层(未示出)形成在整个表面上，然后将层绝缘层34通过使用该抗蚀剂层作为蚀刻掩模干法蚀刻，从而在层绝缘层34中形成用于形成接触孔的开口34A和用于形成局部互连35的开口34B(见图10B的示意性布局图)，并且之后去除抗蚀剂层(见图10A)。接下来，将布线材料层形成在包括开口34A和34B的层绝缘层34上，并且将在层绝缘层34上的布线材料层图案化，由此可以在层绝缘层34上形成布线层，并且同时可以形成接触孔和局部互连35。
在以该方式在示例1中获得的构成存储器阵列部分的P型FET 20A和N型FET 20B中，具有拉伸应力的第一绝缘膜31和第二绝缘膜32形成在P型FET 20A和N型FET 20B的上侧。通过采用这样的结构，可以设计来增强构成存储器阵列部分的N型FET 20B的性能，而且避免了决定SRAM读取速度的单元电流的降低。而且，在示例1中，具有压缩应力的第三绝缘膜33没有形成在构成存储器阵列部分的N型FET 20B的区域上侧，从而不可能设计来增强P型FET 20A的性能；然而，可以避免在层绝缘层中形成用于形成局部互连的开口时的工艺中的困难。此外，在每个步骤中，基本上构成存储器阵列部分的P型FET 20A和N型FET 20B的区域连续地由第一绝缘膜31覆盖，并且因此将不会出现构成存储器阵列部分的MOS晶体管受到损害的问题，导致存储器保持特性变劣。
【示例2】
示例2是示例1的制备半导体集成电路的方法的变体。在示例2中，在步骤140之后，将用于松弛拉伸应力的离子注入施加到存在于构成存储器阵列部分的P型FET 20A的区域上的第一绝缘膜31。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的N型FET 20B的区域和构成逻辑部分的P型FET 120A和N型FET 120B的区域上的抗蚀剂层37，将离子注入施加到未由抗蚀剂层37覆盖的显露在构成存储器阵列部分的N型FET 20B的区域中的第一绝缘膜31(见图11)。离子注入的条件如以下的表1所示。而且，该离子注入对构成存储器阵列部分的P型FET 20A的源极/漏极区域25没有施加任何影响。
         表1
  离子种类   锗(Ge)
  加速电压   50keV
  剂量   3×1015/cm2
由此，形成在构成存储器阵列部分的P型FET 20A的区域上并具有拉伸应力的第一绝缘膜31上的拉伸应力得到松弛，从而与示例1相比可以进一步提高P型FET 20A的性能。
而且，对构成存储器阵列部分的P型FET 20A的区域上的第一绝缘膜31施加松弛应力的离子注入的步骤可以在步骤140之后以这种方式进行，或者可以在形成第一绝缘膜31之后且在形成层绝缘层34之前的任何步骤中进行。
【示例3】
示例3涉及根据本发明的第二实施例的制备半导体集成电路的方法。现在，下面将对示例3中的制备半导体集成电路的方法进行说明，参考图12A和12B、图13A和13B以及图14A和14B，它们是半导体衬底等的部分示意性端部正面图。
【步骤300】
首先，在以步骤100和110相同的方式，构成逻辑部分的P型FET 120A和N型FET 120B的栅极部分、沟道形成区域和源极/漏极区域和构成存储器阵列部分的P型FET 20A和N型FET 20B的栅极部分、沟道形成区域和源极/漏极区域形成在半导体衬底10中，然后具有拉伸应力的第一绝缘膜31形成在整个表面上，而第二绝缘膜32形成在第一绝缘膜31上。之后，以步骤120和130相同的方式，存在于构成逻辑部分的P型FET 120A的区域上侧的第二绝缘膜32和第一绝缘膜31被选择性地去除，而且具有压缩应力的第三绝缘膜33形成在整个表面上。
【步骤310】
接下来，将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N型FET 20B的区域上的第三绝缘膜33。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 20A的区域和构成逻辑部分的P型FET 120A的区域的抗蚀剂层38A(见图12A)，将离子注入施加到未由抗蚀剂层38A覆盖的显露在构成存储器阵列部分的N型FET 20B的区域中的第三绝缘膜33，离子注入还施加到未由抗蚀剂层38A覆盖的显露在构成逻辑部分的N型FET 120B的区域中的第三绝缘膜33(见图12B)，并且基于灰化处理去除抗蚀剂层38A。离子注入的条件与上面例如表1给出的相同。而且，离子注入对分别构成存储器阵列部分和逻辑部分的N型FET20B和120B上的第一绝缘膜31没有施加任何影响。这里，可以采用这样的方法，其中形成覆盖构成逻辑部分的N型FET 120B的区域的抗蚀剂层38A，并且离子注入未被施加到在N型FET 120B的区域的第三绝缘膜33。
【步骤320】
之后，存在于构成逻辑部分的N型FET 120B的区域上侧的第三绝缘膜33被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 20A和N型FET 20B的区域和构成逻辑部分的P型FET 120A的区域上的抗蚀剂层38B(见图13A和13B)，然后通过干法蚀刻工艺去除未由抗蚀剂层38B覆盖的在构成逻辑部分的N型FET 120B的区域中显露的第三绝缘膜33，并且基于灰化处理去除抗蚀剂层38B(见图14A和14B)。由于由氧化硅膜构成的第二绝缘膜32形成为蚀刻停止层，所以第三绝缘膜33可以通过干法蚀刻工艺可靠地去除。而且，在逻辑部分中，去除第三绝缘膜33时，将第三绝缘膜33干法蚀刻以获得第一绝缘膜31、第二绝缘膜32和第三绝缘膜33的三层结构，从而半导体衬底10等未显露在第一绝缘膜31和第三绝缘膜33之间的边界区域中。当这样的结构形成在存储器阵列部分时，上述问题可能产生，但是在逻辑部分中，这样的结构可以在不产生严重的问题的情形下形成。
【步骤330】
接下来，进行与示例1中的步骤150相同的步骤，由此可以获得半导体集成电路。
在示例3中以这种方式获得的构成存储器阵列部分的P型FET 20A和N型FET 20B中，形成具有拉伸应力的第一绝缘膜31、第二绝缘膜32和具有压缩应力的第三绝缘膜33，并且松弛了在形成在N型FET 20B的区域上具有压缩应力的第三绝缘膜33中形成的压缩应力。通过采用这样的结构，可以设计来增强构成存储器阵列部分的N型FET 20B的性能，而且避免了决定SRAM读取速度的单元电流的降低。而且，在示例3中，虽然具有压缩应力的第三绝缘膜33形成在构成存储器阵列部分的P型FET 20A的区域上侧，具有拉伸应力的第一绝缘膜31形成在其下侧，从而不能设计来增强P型FET 20A的性能；但是，可以避免在层绝缘层中形成用于形成局部互连的开口时的工艺中的困难。此外，在每个步骤中，基本上构成存储器阵列部分的P型FET 20A和N型FET 20B的区域连续地由第一绝缘膜31覆盖，从而不会出现构成存储器阵列部分的MOS晶体管受到损害的问题，导致存储器保持特性变劣。
而且，将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N型FET 20B的区域上的第三绝缘膜33的步骤以该方法在步骤310中进行，或可以在步骤320之后进行。换言之，离子注入可以在形成第三绝缘膜33之后而在形成层绝缘层34之前的任何步骤中进行。
【示例4】
示例4是示例3的制备半导体集成电路的方法的变体。在示例4中，在示例3的步骤300中(更具体而言，在形成第一绝缘膜31和第二绝缘膜32之后，或在选择性地去除构成逻辑部分的P型FET 120A区域上侧的第二绝缘膜32和第一绝缘膜31之后)，将用于松弛拉伸应力的离子注入施加到构成存储器阵列部分的P型FET 20A的区域上的第一绝缘膜31。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的N型FET 20B和构成逻辑部分的N型FET 120B的区域上的抗蚀剂层39(见图15A)，离子注入施加到未由抗蚀剂层39覆盖的显露在构成存储器阵列部分的P型FET 20A的区域中的第一绝缘膜31(见图15B)，离子注入还施加到未由抗蚀剂层39覆盖的显露在构成逻辑部分的P型FET 120A的区域中的第一绝缘膜31(见图12B)。离子注入的条件与上面例如表1给出的相同。而且，可以采用这样的方法，其中形成覆盖构成逻辑部分的P型FET 120A的区域的抗蚀剂层39，并且用于拉伸应力松弛的离子注入未被施加到在构成逻辑部分的P型FET 120A的区域上存在的第一绝缘膜31。
由此，构成存储器阵列部分的P型FET 20A的区域上并具有拉伸应力的第一绝缘膜31上的拉伸应力得到松弛，从而与示例3相比可以进一步提高P型FET 20A的性能。
【示例5】
示例5关于根据本发明的第三实施例的制备半导体集成电路的方法。现在，下面将对示例3中的制备半导体集成电路的方法进行说明，参考图16A和16B、图17A和17B、图18A和18B、图19A和19B、图20A和20B、图21A和21B、图22A和22B以及图23A和23B，它们是半导体衬底等的部分示意性端部正面图。
【步骤500】
首先，在以步骤100和110相同的方式，构成逻辑部分的P型FET 120A和N型FET 120B的栅极部分、沟道形成区域和源极/漏极区域和构成存储器阵列部分的P型FET 20A和N型FET 20B的栅极部分、沟道形成区域和源极/漏极区域形成在半导体衬底10中，然后具有拉伸应力的第一绝缘膜31形成在整个表面上，而第二绝缘膜32形成在第一绝缘膜31上。
【步骤510】
之后，存在于构成逻辑部分的P型FET 120A和N型FET 120B的区域上侧的第二绝缘膜32被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 20A和N型FET 20B的区域的抗蚀剂层(未示出)，然后通过干法蚀刻工艺去除未由抗蚀剂层覆盖的在构成逻辑部分的P型FET 120A和N型FET 120B的区域中显露的第二绝缘膜32，并且基于灰化处理去除抗蚀剂层(见图16A和16B)。
【步骤520】
接下来，存在于构成逻辑部分的P型FET 120A的区域上侧的第一绝缘膜31被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 20A和N型FET 20B的区域和构成逻辑部分的N型FET 120B的区域的抗蚀剂层36A(见图17A和17B)，然后通过干法蚀刻工艺去除未由抗蚀剂层36A覆盖的在构成逻辑部分的P型FET 120A的区域中显露的第一绝缘膜31(见图18A和18B)，并且基于灰化处理去除抗蚀剂层36A(见图19A和19B)。
【步骤530】
此后，以与示例1的步骤130相同的方式，将具有压缩应力的第三绝缘膜33形成在整个表面上(见图20A和20B)。
【步骤540】
接下来，存在构成逻辑部分的N型FET 120B的区域上侧的第三绝缘膜33和存在构成存储器阵列部分的P型FET 20A和N型FET 20B的区域上侧的第三绝缘膜33被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖P型FET 120A的区域的抗蚀剂层36B(见图21A和21B)，然后则通过干法蚀刻工艺去除未由抗蚀剂层36B覆盖的在构成存储器阵列部分的P型FET 20A和N型FET 20B的和构成逻辑部分的N型FET 120B的区域中显露的第三绝缘膜33(见图22A和22B)，并且之后基于灰化处理去除抗蚀剂层36B(见图23A和23B)。
【步骤550】
接下来，进行与示例1的步骤150相同的步骤，由此获得半导体集成电路。
在示例5中以这种方式获得的构成存储器阵列部分的P型FET 20A和N型FET 20B中，形成具有拉伸应力的第一绝缘膜31形成在P型FET 20A和N型FET 20B上。通过采用这样的结构，可以设计来增强构成存储器阵列部分的N型FET 20B的性能，而且避免了决定SRAM读取速度的单元电流的降低。而且，与示例1中类似，还在示例5中，具有压缩应力的第三绝缘膜33未形成在构成存储器阵列部分的P型FET 20A的区域上，从而不可能设计来增强P型FET 20A的性能。但是，基本上构成存储器阵列部分的P型FET 20A和N型FET 20B的区域连续地由第一绝缘膜31覆盖，使得将不会出现构成存储器阵列部分的MOS晶体管受到损害的问题，导致存储器保持特性变劣。
包括形成构成逻辑部分的P型FET 120A和N型FET 120B的方法(具体而言，示例5中去除第二绝缘膜32的步骤)制造半导体集成电路的方法可以与示例2中所述的制造半导体集成电路的方法相组合。即，以与示例2中相同的方式，在步骤540之后，可以将用于松弛拉伸应力的离子注入施加到存在于构成存储器阵列部分的P型FET 20A的区域上的第一绝缘膜31。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的N型FET 20B的区域和构成逻辑部分的P型FET 120A和N型FET 120B的区域上的抗蚀剂层(未示出)，将离子注入施加到未由该抗蚀剂层覆盖的显露在构成存储器阵列部分的P型FET 20A的区域中的第一绝缘膜31。离子注入的条件与例如表1所示的相同。而且，该离子注入对构成存储器阵列部分的P型FET 20A的源极/漏极区域25没有施加任何影响。
由此，形成在构成存储器阵列部分的P型FET 20A的区域上并具有拉伸应力的第一绝缘膜31上的拉伸应力得到松弛，从而可以设计来增强P型FET20A的性能。
而且，对构成存储器阵列部分的P型FET 20A的区域上的第一绝缘膜31施加松弛应力的离子注入的步骤可以在步骤140之后以这种方式进行，或者可以在形成第一绝缘膜31之后而在形成层绝缘层34之前的任何步骤中进行。
而且，包括形成构成逻辑部分的P型FET 120A和N型FET 120B的方法(具体而言，示例5中去除第二绝缘膜32的步骤)制造半导体集成电路的方法可以与示例3或示例4中所述的制造半导体集成电路的方法相组合。换言之，可以采用根据本发明第四实施例的制造半导体集成电路的方法。
具体而言，在根据本发明第四实施例的制造半导体集成电路的方法中，在进行了示例5的步骤500之后，即，在进行了构成逻辑部分的P型FET 120A和N型FET 120B的栅极部分、沟道形成区域和源极/漏极区域和构成存储器阵列部分的P型FET 20A和N型FET 20B的栅极部分、沟道形成区域和源极/漏极区域形成在半导体衬底10中，以及具有拉伸应力的第一绝缘膜31形成在整个表面上而第二绝缘膜32形成在第一绝缘膜31上的步骤之后，进行示例5的步骤510，即，进行存在于构成逻辑部分的P型FET 120A和N型FET 120B的区域上侧的第二绝缘膜32被选择性地去除的步骤。接下来，进行示例5的步骤520，即存在于构成逻辑部分的P型FET 120A的区域上侧的第一绝缘膜31被选择性地去除的步骤，和进行示例5的步骤530，即将具有压缩应力的第三绝缘膜33形成在整个表面上的步骤。
之后，进行与示例3的步骤310相同的步骤，即将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N型FET 20B的区域上的第三绝缘膜33的步骤。接下来，进行与示例3的步骤320相同的步骤，即存在于构成逻辑部分的N型FET 120B的区域上侧的第三绝缘膜33被选择性地去除的步骤。之后，进行与示例1的步骤150相同的步骤，由此获得半导体集成电路。
以该方式获得的构成存储器阵列部分的P型FET 20A和N型FET 20B具有与示例3中的P型FET 20A和N型FET 20B相同的结构。
而且，与示例3相类似，将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N型FET 20B的区域上的第三绝缘膜33的步骤可以在形成第三绝缘膜33之后而在形成层绝缘层34之前的任何步骤中进行。
而且，与示例4相类似，在形成第一绝缘膜31和第二绝缘膜32之后，或在选择性地去除存在于构成逻辑部分的P型FET 120A和N型FET 120B的区域上侧的第二绝缘膜32之后，或在选择性地去除存在于构成逻辑部分的P型FET 120A的区域上的第一绝缘膜31之后，将用于松弛拉伸应力的离子注入施加到存在于构成存储器阵列部分的P型FET 20A的区域上的第一绝缘膜31。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的N型FET 20B的区域和构成逻辑部分的P型FET 120A的区域上的抗蚀剂层(未示出)，然后将离子注入施加到未由该抗蚀剂层覆盖的显露在构成存储器阵列部分的P型FET 20A的区域中的第一绝缘膜31，还将离子注入施加到未由该抗蚀剂层覆盖的显露在构成逻辑部分的P型FET 120A的区域中的第一绝缘膜31。该离子注入的条件与上述例如图1所示的相同。
而且，在将用于松弛压缩应力的离子注入施加到存在于构成存储器阵列部分的N型FET 20B的区域上侧的第三绝缘膜33时，同时还将用于松弛压缩应力的离子注入施加到存在于构成逻辑部分的N型FET 120B的区域上侧的第三绝缘膜33。
【示例6】
示例6涉及根据本发明的第五实施例的制备半导体集成电路的方法。在示例6或在随后将说明的示例7和8中任一个中的制备半导体集成电路的方法是制备包括逻辑部分和存储器阵列部分(具体而言，由SRAM构成的存储器阵列部分)的半导体集成电路的方法。逻辑部分具有N沟道型场效应晶体管(具体而言，N沟道型MOS晶体管，以下简称N型FET 140B)和P沟道型场效应晶体管(具体而言，P沟道型MOS晶体管，以下简称P型FET140A)。存储器阵列部分具有N沟道型场效应晶体管(具体而言，N沟道型MOS晶体管，以下简称N型FET 40B)和P沟道型场效应晶体管(具体而言，P沟道型MOS晶体管，以下简称P型FET 40A)。现在，下面将对示例6中的制备半导体集成电路的方法进行说明，参考图24A和24B、图25A和25B、图26A和26B、图27A和27B、图28A和28B、图29A和29B、图30A和30B、图31A和31B，它们是半导体衬底等的部分示意性端部正面图。
【步骤600】
首先，基于已知方法，具有沟槽结构的器件分隔区11形成在半导体衬底10中，然后每个由栅极绝缘膜21、栅电极22和偏移膜23构成的栅极部分形成在半导体衬底10上，之后栅极侧壁24形成在栅极部分的侧表面上，而源极/漏极区域25形成在半导体衬底10中。而且，半导体衬底10的插入在两个源极/漏极区域25之间的区域对应于沟道形成区域。以该方式，可以获得构成存储器阵列部分的P型FET 40A(见图1B和图1C中的TR1和TR4)和N型FET 40B(见图1B和图1C中的TR2、TR3、TR5和TR6)。同时，可以获得构成逻辑部分的P型FET 140A和N型FET 140B。
【步骤610】
接下来，例如以与示例1的步骤110相同的方式，基于等离子CVD工艺，由50nm厚的氮化硅膜构成并具有拉伸应力的第一绝缘膜53形成在整个表面上(见图24A)，并且例如以与示例1的步骤130相同的方式，基于CVD工艺，由30nm厚的氧化硅膜构成的第二绝缘膜52形成在第一绝缘膜53上(见图24B)。
【步骤620】
之后，将用于松弛压缩应力的离子注入施加到构成存储器阵列部分的N型FET 40B的区域上的第一绝缘膜53。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 40A的区域的抗蚀剂层56A(见图25A)，还形成覆盖构成逻辑部分的P型FET 140A和N型FET 140B的区域的抗蚀剂层56A，并且将离子注入施加到未由抗蚀剂层56A覆盖的显露在构成存储器阵列部分的N型FET 40B的区域中的第一绝缘膜53(见图25B)。离子注入的条件与上面例如表1给出的相同。而且，该离子注入对构成存储器阵列部分的N型FET 40B没有施加任何影响。
【步骤630】
之后，存在于构成逻辑部分的N型FET 140B的区域上侧的第二绝缘膜52和第一绝缘膜53被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 40A和N型FET 40B和构成逻辑部分的P型FET 140A的区域上的抗蚀剂层56B(见图26A和26B)，然后通过干法蚀刻工艺去除未由抗蚀剂层56B覆盖的在N型FET 140B的区域中显露的第二绝缘膜52和第一绝缘膜53(见图27A和27B)，并且之后基于灰化处理去除抗蚀剂层56B(见图28A和28B)。
【步骤640】
接下来，进行与示例1的步骤110相同的步骤，基于等离子CVD工艺，由50nm厚的氮化硅膜构成并具有拉伸应力的第三绝缘膜51形成在整个表面上(见图29A和图29B)。
【步骤650】
之后，存在于构成逻辑部分的P型FET 140A的区域上侧的第三绝缘膜51被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 40A和N型FET 40B的区域和构成逻辑部分的N型FET 140B的区域的抗蚀剂层56C(见图30A和30B)，然后通过干法蚀刻工艺去除未由抗蚀剂层56C覆盖的在P型FET 140A的区域中显露的第三绝缘膜51(见图4A和4B)，并且之后基于灰化处理去除抗蚀剂层56C(见图31A和31B)。由于由氧化硅膜构成的第二绝缘膜52形成为蚀刻停止层，所以第三绝缘膜51可以通过干法蚀刻工艺可靠地去除。而且，在逻辑部分中，去除第三绝缘膜51时，将第三绝缘膜51干法蚀刻以获得第一绝缘膜53、第二绝缘膜52和第三绝缘膜51的三层结构，从而半导体衬底10等未显露在第一绝缘膜53和第三绝缘膜51之间的边界区域中。当这样的结构形成在存储器阵列部分时，上述问题可能产生，但是在逻辑部分中，这样的结构可以在不产生严重的问题的情形下形成。
【步骤660】
接下来，进行与示例1中的步骤150相同的步骤，由此可以获得半导体集成电路。
在示例6中以这种方式获得的构成存储器阵列部分的P型FET 40A和N型FET 40B中，具有压缩应力的第一绝缘膜53、第二绝缘膜52和具有拉伸应力的第三绝缘膜51形成在P型FET 40A和N型FET 40B的区域上，并且松弛了在形成在N型FET 40B的区域上具有压缩应力的第一绝缘膜53上形成的压缩应力。通过采用这样的结构，可以设计来增强构成存储器阵列部分的N型FET 40B的性能，而且避免了决定SRAM读取速度的单元电流的降低。而且，在示例6中，虽然具有压缩应力的第一绝缘膜53形成在构成存储器阵列部分的P型FET 40A的区域上侧，但是具有拉伸应力的第三绝缘膜51形成在其下侧，从而不能设计来增强P型FET 40A的性能；但是，可以避免在层绝缘层中形成用于形成局部互连的开口时的处理中的困难。此外，在每个步骤中，基本上构成存储器阵列部分的P型FET 40A和N型FET 40B的区域连续地由第一绝缘膜53覆盖，从而不会出现构成存储器阵列部分的MOS晶体管受到损害的问题，导致存储器保持特性变劣。
【示例7】
示例7是示例6的制备半导体集成电路的方法的变体。在示例7中，在步骤640或步骤650之后，将用于松弛拉伸应力的离子注入施加到构成存储器阵列部分的P型FET 40A的区域上的第三绝缘膜51。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的N型FET 40B和构成逻辑部分的P型FET 140A和N型FET 140B的区域上的抗蚀剂层57(见图32A)，将离子注入施加到未由抗蚀剂层57覆盖的显露在构成存储器阵列部分的P型FET 40A的区域中的第三绝缘膜51(见图32B)。离子注入的条件与上面例如表1给出的相同。而且，该离子注入不会对构成存储器阵列部分的P型FET 40A中的第一绝缘膜53上的压缩应力具有任何影响。
由此，构成存储器阵列部分的P型FET 40A的区域上并具有拉伸应力的第一绝缘膜31上的拉伸应力得到松弛，从而与示例6相比可以进一步提高P型FET 40A的性能。
【示例8】
示例8是示例6的变体。在示例8中，在进行示例6的步骤630之前，以与示例5相同的方式，去除形成在构成逻辑部分的P型FET 140A和N型FET 140B的区域上侧的第二绝缘膜52。现在，下面将对示例8中的制备半导体集成电路的方法进行说明，参考图33A和33B、图34A和34B、图35A和35B、图36A和36B、图37A和37B、图38A和38B以及图39A和39B，它们是半导体衬底等的部分示意性端部正面图。
【步骤800】
首先，进行与示例6的步骤600相同的步骤，由此获得构成存储器阵列部分的P型FET 40A和N型FET 40B，和获得构成逻辑部分的P型FET 140A和N型FET 140B。之后，进行与示例6的步骤620相同的步骤。
【步骤810】
存在于构成逻辑部分的P型FET 140A和N型FET 140B的区域上侧的第二绝缘膜52被选择性地去除。具体而言，基于已知的平版印刷技术，形成覆盖构成存储器阵列部分的P型FET 40A和N型FET 40B的抗蚀剂层(未示出)，然后通过干法蚀刻工艺去除未由该抗蚀剂层覆盖的在构成逻辑部分的P型FET 140A和N型FET 140B的区域中显露的第二绝缘膜52，并且基于灰化处理去除该抗蚀剂层(见图33A和33B)。
【步骤820】
这之后，进行与示例6的步骤630相同的步骤，存在于构成逻辑部分的N型FET 140B的区域上侧的第二绝缘膜52和第一绝缘膜53被选择性地去除(见图34A和34B、图35A和35B以及图36A和36B)。
【步骤830】
之后，进行与示例6的步骤640相同的步骤，由此具有拉伸应力的第三绝缘膜51形成在整个表面上(见图37A和图37B)。
【步骤840】
之后，进行与示例6的步骤650相同的步骤，由此存在于构成逻辑部分的P型FET 140A的区域上侧的第三绝缘膜51被选择性地去除(见图38A和图38B、以及图39A和图39B)。
【步骤850】
之后，进行与示例1的步骤150相同的步骤，由此可以获得半导体集成电路。
而且，与示例7中类似，在示例8中，与步骤830或840之后，将用于松弛拉伸应力的离子注入施加到构成存储器阵列部分的P型FET 40A的区域上的第三绝缘膜51。由此，构成存储器阵列部分的P型FET 40A的区域上并具有拉伸应力的第一绝缘膜31上的拉伸应力得到松弛，从而可以进一步提高P型FET 40A的性能。
尽管已经基于本发明的优选示例对本发明进行了说明，但是本发明并不限于这些示例。在这些示例中所说明的晶体管结构和构造仅仅是示例性的，它们可以根据需要修改，并且在示例所述的晶体管等的制造条件也仅仅是示例性的，它们也可以根据需要修改。尽管具有沟槽结构的器件隔离区域已经形成在示例中的半导体衬底中，但是该器件隔离区域不限于具有沟槽结构的，可以是LOCOS结构的，或可以是沟槽结构和LOCOS结构的组合。而且，半导体集成电路可以设置在具有通过SIMOX方法或衬底粘附方法所获得的SOI结构的衬底中，并且在这种情形，形成器件分离结构则不是必须的。
本发明包含与在2005年2月22日在日本专利局提交的日本专利申请JP2005-045629相关的主体，其全部内容引入于此作为参考。

Claims (15)

1、一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第二绝缘膜和所述第一绝缘膜；
(D)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(E)选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜和存在于构成所述存储器阵列部分的N沟道型场效应晶体管和P沟道型场效应晶体管的区域上侧的所述第三绝缘膜。
2、根据权利要求1的制造半导体集成电路的方法，其中在步骤(E)之后，将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第一绝缘膜。
3、根据权利要求1的制造半导体集成电路的方法，其中所述第一绝缘膜和所述第三绝缘膜每个都包括氮化硅膜，以及
所述第二绝缘膜包括氧化硅膜。
4、一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第二绝缘膜和第一绝缘膜；
(D)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(E)将用于松弛压缩应力的离子注入施加到构成所述存储器阵列部分的N沟道型场效应晶体管的区域上的所述第三绝缘膜，以及选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜。
5、根据权利要求4的制造半导体集成电路的方法，其中在所述步骤(B)和步骤(D)之间的任何步骤中，将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第一绝缘膜。
6、根据权利要求4的制造半导体集成电路的方法，其中所述第一绝缘膜和所述第三绝缘膜每个都包括氮化硅膜，以及
所述第二绝缘膜包括氧化硅膜。
7、一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管和N沟道型场效应晶体管的区域上侧的所述第二绝缘膜；
(D)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第一绝缘膜；
(E)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(F)选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜和存在于构成所述存储器阵列部分的N沟道型场效应晶体管和P沟道型场效应晶体管的区域上侧的所述第三绝缘膜。
8、根据权利要求7的制造半导体集成电路的方法，其中在步骤(F)之后，将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第一绝缘膜。
9、根据权利要求7的制造半导体集成电路的方法，其中所述第一绝缘膜和所述第三绝缘膜每个都包括氮化硅膜，以及
所述第二绝缘膜包括氧化硅膜。
10、一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管和N沟道型场效应晶体管的区域上侧的所述第二绝缘膜；
(D)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第一绝缘膜；
(E)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(F)将用于松弛压缩应力的离子注入施加到构成所述存储器阵列部分的N沟道型场效应晶体管的区域上的所述第三绝缘膜，以及选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第三绝缘膜。
11、根据权利要求10的制造半导体集成电路的方法，其中在所述步骤(B)和步骤(D)之间的任何步骤中，将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第一绝缘膜。
12、根据权利要求10的制造半导体集成电路的方法，其中所述第一绝缘膜和所述第三绝缘膜每个都包括氮化硅膜，以及
所述第二绝缘膜包括氧化硅膜。
13、一种制造半导体集成电路的方法，所述半导体集成电路包括逻辑部分和存储器阵列部分，所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管，并且所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管，所述方法包括如下步骤：
(A)在所述半导体衬底中，形成构成所述逻辑部分具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域，以及形成构成所述存储器阵列部分也具有N沟道型场效应晶体管和P沟道型场效应晶体管的栅极部分、沟道形成区域和源极/漏极区域；
(B)在整个表面上形成具有拉伸应力的第一绝缘膜和在所述第一绝缘膜上形成第二绝缘膜；
(C)选择性地去除存在于构成所述逻辑部分的N沟道型场效应晶体管的区域上侧的所述第二绝缘膜和所述第一绝缘膜；
(D)在所述整个表面上形成具有压缩应力的第三绝缘膜；以及
(E)选择性地去除存在于构成所述逻辑部分的P沟道型场效应晶体管的区域上侧的所述第三绝缘膜，其中
在所述步骤(B)到步骤(D)的任何两个步骤之间，将用于松弛压缩应力的离子注入施加到构成所述存储器阵列部分的N沟道型场效应晶体管的区域上的所述第一绝缘膜。
14、根据权利要求13的制造半导体集成电路的方法，其中在形成了所述具有拉伸应力的第三绝缘膜之后，将用于松弛拉伸应力的离子注入施加到构成所述存储器阵列部分的P沟道型场效应晶体管的区域上的所述第三绝缘膜。
15、根据权利要求13的制造半导体集成电路的方法，其中所述第一绝缘膜和所述第三绝缘膜每个都包括氮化硅膜，以及
所述第二绝缘膜包括氧化硅膜。
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