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CN1823421B - 垂直型半导体装置 - Google Patents

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CN1823421B
CN1823421B CN2004800200356A CN200480020035A CN1823421B CN 1823421 B CN1823421 B CN 1823421B CN 2004800200356 A CN2004800200356 A CN 2004800200356A CN 200480020035 A CN200480020035 A CN 200480020035A CN 1823421 B CN1823421 B CN 1823421B
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Abstract

一种具有超连接结构的垂直型MOSFET装置，其中N型柱形区和P型柱形区交替排列。从有源区的终端与柱形区的终端之间的距离方面看，该柱形区的终端设置在这样的位置上，以使得其与有源区终端分离的距离可由相应于柱形区的深度的距离减去N型柱形区的宽度的一半获得。因此，防止了电场集中在面对柱形结构的窄边区的特定部分上，从而提高了垂直型MOSFET的击穿电压。

Description

垂直型半导体装置
技术领域
本发明涉及例如适用于MOS的具有高击穿电压的垂直型半导体装置。
背景技术
图11中示出了常规垂直型MOS场效应晶体管(即，垂直型MOSFET)或类似物的结构(参见日本专利申请公开No.2002-184985)。在这种结构中，N型(即N导电型)半导体区2和P型(即P导电型)半导体区3设置在沿衬底深度方向具有预定深度的沟槽中。这些区2、3交替排列在半导体衬底(或半导体基片)1上。这是公知的所谓“超连接结构”的柱形结构。具有柱形结构的柱形区4形成于半导体衬底1上。有源区(active region)13形成于柱形区4上，从而提供具有高击穿电压和低通态电阻的装置结构。有源区13由源极区7、栅极区11和主体区6组成。
在柱形区的外周部分141中，提高N型半导体区(即，N型柱形区2)和P型半导体区(即，P型柱形区3)之间的连接的击穿电压很重要。因此，常规垂直型MOSFET(金属氧化物半导体场效应晶体管)具有这样的横截面，其中N型柱形区2和P型柱形区3在半导体衬底1上交替排列。从有源区13的最外边缘到柱形区4的终端部分16的距离等于或大于柱形区4的深度。
图2是表示柱形区4的布局图，其这样构成，以使得N型柱形区2和P型柱形区3交替排列在半导体衬底上。
如图2所示，P型柱形区3这样构成，以使得多个区域以矩形条形的方式排列，并且每个区域为多边形。这里，该多边形具有彼此面对的一对宽边。另外，该多边形具有设置在宽边两端的另一对窄边。因此，例如，在四边形的情况下，该多边形通过伸展具有两对面对边的四边形的一对面对边获得。伸展的边提供宽边，并且另一对边提供窄边。在该多边形为六边形的情况下，一对面对边伸展，从而一对伸展边提供一对宽边，并且另两对面对边提供两对窄边。这里，在图2中，有源区13以虚线示出，从而清楚地限定出有源区13的位置关系。
通常，具有沿图2中的线A-A’剖开的剖面的结构是公知的。A-A’剖面对应于结构中面对P型柱形区的宽边的区域，其中N型柱形区2和P型柱形区3以矩形条形在半导体衬底上交替排列。
但是，到目前为止基本上没有研究过对应于图2所示的B-B’剖面结构的有效结构。B-B’剖面对应于面对P型柱形区3的窄边的区域。在衬底表面上，很明显，随着从有源区13的最外边缘到柱形区4的终端的距离变长，击穿电压变大。通常，要求半导体装置最小化。因此，需要产生用于满足具有高击穿电压和低通态电阻的小尺寸装置的条件。
考虑到上述问题，本发明的目的是提供一种结构，其可在高击穿电压的半导体装置中提供具有足够击穿电压和足够通态电阻的小尺寸装置，其中在该半导体装置中，N型柱形区和P型柱形区交替排列在半导体衬底上。
发明内容
为了达到上述目的，发明人研究了有源区13的终端和柱形区4中P型柱形区3的终端部分16之间的距离。有源区13的终端被确定为主体接触区的终端17。该距离被定义为终端区长度L。发明人获得了这样的认识，即当柱形区完全耗尽时，要求终端区长度L等于沿柱形区的衬底深度方向伸展的耗尽层的深度。
这种认识的要点将参照附图进行解释。图3是表示柱形区4的结构的局部剖面图，其中N型柱形区2和P型柱形区3交替排列。如在该图中所示，包括N型柱形区2和P型柱形区3的区域被设计成用于完全耗尽柱形区4。特别是，该区这样设计，以沿衬底表面水平方向的每个柱形区的宽度(即，WN或WP)的一半分别被耗尽，且沿衬底表面垂直方向的每个柱形区的整个深度(即，d)分别被耗尽。为了基于柱形结构确定半导体装置的击穿电压，要求沿衬底表面水平方向伸展的耗尽层的宽度等于沿衬底垂直方向伸展的耗尽层的深度。因此，从定义为主体接触区8的终端17的有源区13的终端到柱形区4的终端部分16的距离需要按下列方式设计。
参照图4解释该距离的设计，其中图4是表示具有柱形结构的半导体装置的透视剖面图。当该装置被施加击穿电压时，耗尽层的终端、即从沿衬底水平方向的有源区13的终端伸展的耗尽层的最外边缘以N型柱形区的宽度(即，WN)的一半的长度隔开地位于柱形区的终端部分16的外面。因此，柱形区的终端部分16设置在这样的位置处，其与有源区的终端分离的距离以从对应于柱形区深度(即，d)的距离中减去N型柱形区的宽度的一半的方式获得。在这种情况下，沿面对P型柱形区3的窄边的区域伸展的耗尽层伸展到与沿衬底表面的垂直方向伸展的耗尽层相等。因此，电场不会集中在耗尽层的特定部位。
因此，从面对有源区的窄边的有源区终端到设置在面对柱形区的窄边的柱形区终端部分16的P-N结的距离被定义为终端区长度L。当长度L满足数学公式No.1时，不存在具有低于设计值的低击穿电压的部分。因此，可以设计和制造具有最小尺寸、足够击穿电压和足够通态电阻的垂直型半导体装置。
(数学公式No.1)L+WN/2≥d
L：终端区长度
WN：N型柱形区的宽度
d：柱形结构的深度
在本发明中，终端区长度L被定义为作为有源区的终端的主体接触区(8)的终端(17)与柱形区的终端部分(16)之间的距离。第一半导体区(2)的宽度被定义为W1，柱形区的深度被定义为d。本发明的特征在于，该装置被设计成满足以下公式：L≥d-W1/2。
因此，可以使从柱形区(4)的内部朝着柱形区的终端部分(16)伸展的耗尽层的宽度伸展至等于从柱形区的内部沿衬底深度方向伸展的耗尽层的宽度。因此，防止了电场集中在面对柱形结构的窄边的区域中的特定部位处。由此提高了垂直型半导体装置(即，垂直型MOSFET)的击穿电压。
在本发明的另一实施例中，垂直型半导体装置形成于第一导电型的(110)-硅表面衬底上，并且该装置包括第二导电型的半导体区(3)，并具有由包括成对硅晶体的(111)-硅表面的表面组成的轮廓(即，外形)。从提供有源区的终端的主体接触区(8)的终端(17)到设置在柱形区(4)中的作为该柱形区的终端的第二半导体区(3)的终端部分(16)的距离被定义为终端区长度L。第一半导体区宽度被定义为W1，柱形结构深度被定义为d。该另一实施例的特征在于，该装置被设计成满足以下关系式：L≥(d-W1/2)/sin35.27°。
另外，在本发明的又一实施例中，垂直型半导体装置形成于第一导电型的(110)-硅表面衬底上，并且该装置包括第二导电型的半导体区(3)，其具有由包括成对硅晶体的(111)-硅表面的表面组成的轮廓(即，外形)。从提供有源区的终端的主体接触区(8)的终端(17)到设置在柱形区(4)中的作为该柱形区的终端的第二半导体区(3)的终端部分(16)的距离被定义为终端区长度L。第一半导体区宽度被定义为W1，柱形结构深度被定义为d，主体区的深度被定义为dB。该又一实施例的特征在于，该装置被设计成满足以下关系式：L≥{(d-W1/2)/sin35.27°}+(dB/tan35.27°)。
在本发明的其它实施例中描述的上述结构能够使朝着柱形区的终端部分(16)伸展的耗尽层伸展至等同于从柱形区(4)的内部沿衬底深度方向伸展的耗尽层。由于防止了电场集中在面对柱形结构的窄边的区域中的特定部位处，从而提高了垂直型半导体装置(即，垂直型MOSFET)的击穿电压。
这里，上述每个装置的括号中的附图标记对应于后面描述的实施例中描述的具体装置。
附图说明
[图1]表示根据本发明的第一实施例的垂直型MOSFET的剖面图。
[图2a]表示根据本发明的第一实施例的垂直型MOSFET的布局图。
[图2b]表示根据第一实施例的另一实例的垂直型MOSFET的布局图。
[图2c]表示根据第一实施例的又一实例的垂直型MOSFET的布局图。
[图2d]表示根据第一实施例的再一实例的垂直型MOSFET的布局图。
[图3]解释根据本发明在柱形区中的耗尽层的伸展状态的视图。
[图4]解释根据本发明的柱形区的终端位置的视图。
[图5]表示根据本发明的第一实施例终端区长度L与垂直型MOSFET的击穿电压的相关性的曲线图。
[图6]表示根据本发明的第二实施例的垂直型MOSFET的剖面图。
[图7]表示根据本发明的第三实施例的垂直型MOSFET的剖面图。
[图8]表示根据本发明的第三实施例的垂直型MOSFET的布局图。
[图9]表示根据本发明的第四实施例的垂直型MOSFET的剖面图。
[图10]表示根据本发明的第五实施例的垂直型MOSFET的剖面图。
[图11]表示常规结构的视图。
具体实施方式
(第一实施例)
图1(a)和(b)是表示根据本发明的第一实施例的垂直型MOSFET的剖面图。图1(a)表示对应于面对图2所示的P型柱形区3的窄边的B-B’剖面图的结构。为了易于理解该实施例，图1(b)示出了对应于面对图2所示的P型柱形区3的宽边的A-A’剖面图的结构。该结构是常规已知的。
下面解释上述附图所示的垂直型MOSFET。垂直型MOSFET形成于N+型半导体衬底上。MOSFET包括N+型漏极区1、柱形区4、N+型源极区7、P型主体区6、P+型主体接触区8和沟槽栅极11。
N+型漏极区1由N+型半导体衬底形成。例如，由铝制成的电极安装在半导体衬底的背面。
柱形区4设置在N+型漏极区1上。如图1(b)所示，包括柱形区4的柱形结构由交替排列的P型柱形区3和N型柱形区2组成。P型柱形区3由P型半导体单晶制成。N型柱形区2由N型半导体单晶制成。在图1(a)中，仅示出了柱形区4中的P型柱形区3的剖面。但是，实际上，N型柱形区2存在于柱形区4中。N型柱形区2由N型单晶硅制成，并且沿附图的深度方向邻近柱形区3设置。N型柱形区2可以假定为垂直型MOSFET的漂移区，从而漏极电流流过N型柱形区2。
N型半导体区21设置在柱形区4的外面。图1(a)中的N型半导体区21和P型柱形区3之间的边界提供了柱形区终端部分16。P-型半导体单晶区5设置在柱形区4上或设置在柱形区4和位于柱形区4的外面的N型半导体单晶区21上。
P型主体区6形成于P-型半导体单晶区5的衬底表面部分上，如图1(b)所示。N+型源极区7、P+型主体接触区8和沟槽形成于P型主体区6中。栅极绝缘膜9形成于沟槽的侧壁和底部。栅极绝缘膜9例如由氧化硅膜制成。由多晶硅等制成的电极嵌入沟槽中，从而形成沟槽栅极11。N+型源极区7设置在P型主体区6的上面和沟槽栅极11的周围。在这种结构中，当电压施加到沟槽栅极11上时，沟道形成于沿沟槽栅极11的侧壁设置的区域，其夹在源极区7和缓冲区12之间。
P+型主体接触区8设置在P型主体区6的表面上。P+型主体接触区8至少形成于设置在沟槽栅极11之间的P型主体区6中是足够的。P+型主体接触区8还形成于设置在有源区13的最外边缘的P型主体区6上。因此，设置在有源区13的最外边缘的P型主体区6的电势可以固定，从而不会出现寄生操作。
N型缓冲区12设置成接触作为漂移区的N型柱形区2、沟槽栅极11和P型主体区6。沟槽栅极11形成为到达N型缓冲区12。该缓冲区12不仅可以形成于沟槽栅极11的下面，还可以形成于整个有源区13的下面。但是，优选的是，缓冲区12仅形成于沟槽栅极11的下面。这是因为设置在沟槽栅极11之间的P型主体区6与P型柱形区3电分离，从而使得P型主体区6处于浮动状态。
在具有上述结构的垂直型MOSFET中，终端区长度L被定义为从有源区终端到P/N结的距离。有源区终端由P+型主体接触区8的最外边缘确定。P/N结设置在柱形区终端部分16上。有源区13和N型单晶硅区21被形成，以使它们之间通过终端区长度分离，从而该终端区长度L满足数学公式No.2。这里，这样获得数学公式No.2，以将数学公式No.1的右侧项WN/2转换成左侧项。
(数学公式No.2)L≥d-WN/2
L：终端区长度
WN：N型柱形区宽度
d：柱形结构深度
另外，N型单晶区22从接触单晶区21的表面形成。特别是，N型单晶区22设置在N型单晶硅区21上，并设置在P-型半导体单晶区5的外面。该单晶区22从P型柱形区3的终端位置的相同位置或从终端位置外朝着有源区13的外边缘设置。因此，单晶区21、22围绕着装置的最外边缘。
上述结构提供了从柱形区4的内部朝着柱形区终端部分16伸展的耗尽层伸展到等同于从柱形区4的内部至衬底深度方向伸展的耗尽层。因此，防止了在面对柱形结构的窄边区域的电场集中，从而提高了垂直型MOSFET的击穿电压。
图5是表示根据本实施例在具有大约为220V的设计击穿电压的垂直型MOSFET中的终端区长度L与击穿电压的相关性的曲线图。曲线图的垂直轴表示击穿电压，水平轴表示终端区长度L。当终端区长度L在L＜d-WN/2的范围内时，击穿电压不能满足设计值。当终端区长度L在L＞d-WN/2的范围内时，击穿电压在设计值附近饱和。因此，L＝d-WN/2成为边界。因此，如该曲线图所示，确认终端区长度L的最小尺寸可以表述成公式L≥d-WN/2。
这里，如上所述，终端区长度L仅通过聚焦于柱形区4中的PN结的重复结构来确定。因此，不考虑在缓冲区12和P-型半导体单晶区5之间的PN结的重复结构。PN结沿缓冲区12的深度形成。这是因为根据本实施例，垂直型MOSFET的击穿电压由柱形区4的深度确定，因此击穿电压不是由缓冲区12确定。于是，如上所述，终端区长度L仅通过聚焦于柱形区4中的PN结的重复结构来确定。
另外，图2a所示的条形结构示出了柱形结构的实例。该柱形结构可以用除了条形结构之外的其它结构提供，诸如图2b所示的方形点结构、图2c所示的六边形点结构和图2d所示的圆形点结构。
在这些情况下，终端区长度L、即有源区13和柱形区4的终端之间的距离的最小尺寸满足上述关系。有源区13在图2b-2d中以虚线示出，柱形区4的终端在图2b-2d中以点划线示出。这里，点之间的距离被定义为WN。
另外，栅极结构也可以用与柱形结构相似的条形结构和具有点结构的循环结构提供。即使当栅极结构用条形结构提供时，条形结构可以不仅具有平行于柱形结构的位置关系，而且可具有垂直于或倾斜于柱形结构的位置关系。
(第二实施例)
图6(a)是表示根据本发明的第二实施例的垂直型MOSFET的剖面图。该实施例不同于第一实施例，其不同之处在于，在衬底表面上没有设置图1(a)、(b)的剖面图中的P-型半导体单晶区5和N型缓冲区12，从而柱形结构到达衬底表面，其没有包括主体区6。
衬底表面上的布局对应于面对P型柱形区3的窄边的A-A’剖面结构，其与第一实施例相似。这里，描述图6(b)，以易于理解该实施例。图6(b)示出了对应于面对图2所示的P型柱形区3的宽边的A-A’剖面结构的结构，该结构是常规已知的。
在第二实施例中，有源区13和由N型单晶硅制成的N型半导体区21被形成，以满足数学公式No.2，其是与第一实施例相同的公式。
因此，在第二实施例中，从柱形区4的内部朝着柱形区终端部分16伸展的耗尽层可以伸展到等同于朝着柱形区4的衬底深度方向伸展的耗尽层。因此，防止了电场集中在面对柱形结构的窄边的区域处，从而提高了垂直型MOSFET的击穿电压。
(第三实施例)
图7(a)是表示根据本发明的第三实施例的垂直型MOSFET的剖面图。图7(a)表示对应于面对图8所示的P型柱形区3的窄边的D-D’剖面结构的结构。这里，描述图7(b)，以易于理解该实施例。图7(b)示出了对应于面对图8所示的P型柱形区3的宽边的C-C’剖面结构的结构，该结构是常规已知的。
在第三实施例中，与第一实施例相似，当形成柱形结构时，使用具有(110)表面的硅衬底。该柱形结构通过利用与蚀刻率相关的表面取向的湿蚀刻法形成。因此，柱形的形状不同于上述实施例的形状。其它基本结构与第一实施例相似。
在第一和第二实施例中，柱形区终端部分16处的PN结表面设置成垂直于衬底表面的水平方向。但是，在第三实施例中，如图7(a)所示，柱形区终端部分16处的PN结表面具有与衬底表面的水平方向成35.27度的角度。在衬底中伸展的耗尽层的范围几乎与上述实施例相同，从而耗尽层在具有这样长度的范围内伸展，该长度通过将N型柱形区宽度WN的一半加上从有源区终端到柱形区4的P型柱形区3的窄边上的终端部分16的距离而获得。衬底表面上的终端区长度L可以用三角函数表示。特别是，长度L表示如下。
首先，从沿衬底深度方向的衬底表面上的柱形区中的有源区的终端引下一垂线。该垂线与P-型半导体单晶区5和P型柱形区3之间的边界的交点被定义为起始点18。划出具有一半径的圆弧，该半径用柱形深度减去N型柱形区宽度WN得到。圆弧接触(111)-硅表面，接触点在圆弧和柱形区终端部分16之间。然后，从该接触点引出柱形区4的终端的法线。从该法线、终端区长度L和sin35.27°的值之间的关系看，终端区长度L可以表示为该距离与1/sin35.27°的乘积，该距离用柱形深度d减去N型柱形区宽度WN的一半获得。因此，终端区长度L设定为满足数学公式No.3。
(数学公式No.3)L≥(d-WN/2)/sin35.27°
L：终端区长度
WN：N型柱形区宽度
d：柱形结构深度
因此，终端区长度被定义为从有源区的终端到衬底表面上的柱形区终端部分16处的PN结的距离。终端17由P+型主体接触区8的最外边缘确定。由有源区13和N型单晶硅组成的N型半导体区21被形成，以通过满足数学公式No.3的终端区长度L分开。
在上述结构中，从柱形区4的内部朝着柱形区终端部分16伸展的耗尽层伸展到等同于从柱形区4朝着衬底深度方向伸展的耗尽层。因此，防止了电场集中在面对柱形结构的窄边的区域处，从而提高了垂直型MOSFET的击穿电压。
(第四实施例)
图9(a)是表示根据本发明的第四实施例的垂直型MOSFET的剖面图。与第三实施例的不同之处在于，不存在第三实施例的图7(a)、(b)的剖面图所示的衬底表面上的P-型半导体区5和N型缓冲区12；替代的是，P型主体区6设置在柱形区4中。
衬底表面上的布局与第三实施例相似，其具有对应于面对图8所示的第二导电型的第二半导体区3的窄边的D-D’剖面结构的结构。这里，描述图9(b)，以易于理解该实施例。图9(b)示出了对应于面对图2所示的第二导电型的第二半导体区3的宽边的C-C’剖面结构的结构，该结构是常规已知的。
在第四实施例中，不存在第三实施例中描述的P-型半导体区5和N型缓冲区12。因此，与第三实施例相比，存在于衬底表面上的终端14处的PN结表面设置在外边缘上。特别是，这样形成有源区13和N型单晶硅区21，以满足数学公式No.4。该数学公式No.4通过在数学公式No.3中加入项(即，dB/tan35.27°)而获得。该项具有图9(a)所示的P型主体区的深度参数(即，dB)。
(数学公式No.4)L≥{(d-WN/2)/sin35.27°}+(dB/tan35.27°)
L：终端区长度
WN：N型柱形区宽度
d：柱形结构深度
dB：P型主体区深度
因此，第四实施例与第三实施例相似，从柱形区4的内部朝着柱形区终端部分16伸展的耗尽层伸展到等同于从柱形区4朝着衬底深度方向伸展的耗尽层。因此，防止了电场集中在面对柱形结构的窄边的区域处，从而提高了垂直型MOSFET的击穿电压。
(第五实施例)
在第五实施例中，关于在第四实施例中描述的柱形区的角部，防止了电场集中在面对柱形结构的窄边的区域处，从而提高了垂直型MOSFET的击穿电压。特别是，如图10所示，柱形的窄边设置在终端区长度L的范围外，从衬底上方看，该范围如以终端区长度L与有源区终端隔离的圆形部分所示。
在上述实施例中描述的终端区长度L的关系可类似地应用于柱形区4的角部。特别是，在终端区长度L满足数学公式No.2至No.4之一的情况下，当击穿电压施加到装置上时，从衬底上方看，耗尽层的角部沿圆形从有源区角部的起始点朝着外周边伸展。此时，P型柱形区终端161被设计成位于终端区长度L的范围外，从而每个实施例的柱形区4的角部处的终端区长度L满足在上述实施例中描述的数学公式No.2、No.3或No.4。因此，在该实施例中描述的结构提供防止了在整个半导体装置中局部形成具有低击穿电压的部分。
(其它实施例)
关于柱形区4、P型或N型柱形区的宽度(即，WN或WP)和P型或N型柱形区中的集中或聚集没有专门描述。但是，在整个衬底表面上的P型或N型柱形区的宽度(即，WN或WP)和在P型或N型柱形区中的集中可以不变。
另外，尽管本发明被应用于垂直型MOSFET，但本发明也可以应用于其它垂直型半导体装置。而且，尽管该垂直型MOSFET为N型，该垂直型MOSFET显然也可以为P型。

Claims (4)

1.一种具有垂直型半导体元件的半导体装置，该装置包括：
第一导电型的半导体衬底(1)；
柱形区(4)，其包括多个彼此邻接的第一导电型的第一半导体区(2)和第二导电型的第二半导体区(3)，其中该第一和第二半导体区(2，3)分别沿该半导体衬底(1)的衬底深度方向具有预定深度，其中从衬底表面侧看，该第二半导体区(3)呈多边形的形状，其中该第一半导体区(2)中的每一个以预定距离彼此分离，并且该第二半导体区(3)中的每一个以预定距离彼此分离，其中该第一和第二半导体区(2，3)在该半导体衬底(1)上交替排列，从而提供该柱形区(4)；
第三半导体区(21)，其设置在该第一导电型的半导体衬底(1)上，并设置在该柱形区(4)的外面；
第二导电型的第四半导体区(5)，其中该第四半导体区(5)设置在该第三半导体区(21)上，并设置在从该柱形区(4)到该柱形区(4)的外面的范围中；
第五半导体区(22)，其设置在该第四半导体区(5)的外面，并设置在该第三半导体区(21)上，其中该第五半导体区(22)从该装置的表面伸展到该第三半导体区(21)；
第二导电型的主体区(6)，其设置在该第四半导体区(5)的衬底表面侧；
第一导电型的源极区(7)；
第二导电型的主体接触区(8)；
沟槽，其中该源极区(7)、该主体接触区(8)和该沟槽设置在该主体区(6)中；
栅极绝缘膜(9)，其设置在该沟槽的侧壁和底部处；以及
沟槽栅极(11)，其如此提供，以使得一电极(10)通过该栅极绝缘膜(9)嵌入该沟槽中，
设置在该柱形区(4)和该主体区(6)之间的第一导电型的缓冲区(12)，该缓冲区(12)接触该柱形区(4)的第一半导体区(2)和该主体区(6)；其中
该第三半导体区(21)和该第五半导体区(22)为第一导体型半导体区，
该沟槽栅极(11)设置成到达该缓冲区(12)，
该源极区(7)设置在该沟槽栅极(11)的周围并设置在该主体区(6)的表面上，
该主体接触区(8)设置在该主体区(6)的表面上，
该半导体衬底(1)和该第一半导体区(2)电连接，
设置在该柱形区(4)上的该源极区(7)、该主体区(6)、该主体接触区(8)和该沟槽栅极(11)提供一有源区(13)，
该主体接触区(8)具有作为该有源区(13)的终端的终端(17)，
该第二半导体区(3)具有作为该柱形区(4)的终端的终端部分(16)，
从该主体接触区(8)的终端(17)到该第二半导体区(3)的终端部分(16)的距离被定义为终端区长度L，该第一半导体区(2)的宽度被定义为W1，该柱形区的深度被定义为d，以及
该终端区长度L、该第一半导体区宽度W1和该柱形区深度d满足以下关系：
L≥d-W1/2。
2.一种具有垂直型半导体元件的半导体装置，该装置包括：
第一导电型的半导体衬底(1)；
柱形区(4)，其包括多个彼此邻接的第一导电型的第一半导体区(2)和第二导电型的第二半导体区(3)，其中该第一和第二半导体区(2，3)分别沿该半导体衬底(1)的衬底深度方向具有预定深度，其中从衬底表面侧看，该第二半导体区(3)呈多边形的形状，其中该第一半导体区(2)中的每一个以预定距离彼此分离，并且该第二半导体区(3)中的每一个以预定距离彼此分离，其中该第一和第二半导体区(2，3)在该半导体衬底(1)上交替排列，从而提供该柱形区(4)；
第二导电型的主体区(6)，其设置在该柱形区(4)的衬底表面侧；
第一导电型的源极区(7)；
第二导电型的主体接触区(8)；
沟槽，其中该源极区(7)、该主体接触区(8)和该沟槽设置在该主体区(6)中；
栅极绝缘膜(9)，其设置在该沟槽的侧壁和底部处；以及
沟槽栅极(11)，其如此提供，以使得一电极(10)通过该栅极绝缘膜(9)嵌入该沟槽中，其中
该源极区(7)设置在该沟槽栅极(11)的周围并设置在该主体区(6)的表面上，
该主体接触区(8)设置在该主体区(6)的表面上，
该沟槽栅极(11)设置成到达该第一半导体区(2)，
该半导体衬底(1)和该第一半导体区(2)电连接，
设置在该柱形区(4)上的该源极区(7)、该主体区(6)、该主体接触区(8)和该沟槽栅极(11)提供一有源区(13)，
该主体接触区(8)具有作为该有源区(13)的终端的终端(17)，
该第二半导体区(3)具有作为该柱形区(4)的终端的终端部分(16)，
从该主体接触区(8)的终端(17)到该第二半导体区(3)的终端部分(16)的距离被定义为终端区长度L，该第一半导体区(2)的宽度被定义为W1，该柱形区的深度被定义为d，以及
该终端区长度L、该第一半导体区宽度W1和该柱形区深度d满足以下关系：
L≥d-W1/2。
3.一种具有垂直型半导体元件的半导体装置，该装置包括：
半导体衬底(1)，其具有(110)-硅表面并且呈第一导电型；
柱形区(4)，其包括多个彼此邻接的第一导电型的第一半导体区(2)和第二导电型的第二半导体区(3)，其中该第一和第二半导体区(2，3)分别沿该半导体衬底(1)的衬底深度方向具有预定深度，其中从衬底表面侧看，该第二半导体区(3)呈多边形的形状，其中该第一半导体区(2)中的每一个以预定距离彼此分离，并且该第二半导体区(3)中的每一个以预定距离彼此分离，其中该第一和第二半导体区(2，3)在该半导体衬底(1)上交替排列，从而提供该柱形区(4)；
第三半导体区(21)，其设置在该第一导电型的半导体衬底(1)上，并设置在该柱形区(4)的外面；
第二导电型的第四半导体区(5)，其中该第四半导体区(5)设置在该第三半导体区(21)上，并设置在从该柱形区(4)到该柱形区(4)的外面的范围中；
第五半导体区(22)，其设置在该第四半导体区(5)的外面，并设置在该第三半导体区(21)上，其中该第五半导体区(22)从该装置的表面伸展到该第三半导体区(21)；
第二导电型的主体区(6)，其设置在该第三半导体区(21)的衬底表面侧；
第一导电型的源极区(7)；
第二导电型的主体接触区(8)；
沟槽，其中该源极区(7)、该主体接触区(8)和该沟槽设置在该主体区(6)中；
栅极绝缘膜(9)，其设置在该沟槽的侧壁和底部处；以及
沟槽栅极(11)，其如此提供，以使得一电极(10)通过该栅极绝缘膜(9)嵌入该沟槽中，
设置在该柱形区(4)和该主体区(6)之间的第一导电型的缓冲区(12)，该缓冲区(12)接触该柱形区(4)的第一半导体区(2)和该主体区(6)；其中
该第三半导体区(21)和该第五半导体区(22)为第一导体型半导体区，
该沟槽栅极(11)设置成到达该缓冲区(12)，
该第二半导体区(3)包括一个组成外形的表面，该表面包括成对的(111)-硅表面，
该源极区(7)设置在该沟槽栅极(11)的周围，并设置在该主体区(6)的表面上，
该主体接触区(8)设置在该主体区(6)的表面上，
该半导体衬底(1)和该第一半导体区(2)电连接，
设置在该柱形区(4)上的该源极区(7)、该主体区(6)、该主体接触区(8)和该沟槽栅极(11)提供一有源区(13)，
该主体接触区(8)具有作为该有源区(13)的终端的终端(17)，
该第二半导体区(3)具有作为该柱形区(4)的终端的终端部分(16)，
从该主体接触区(8)的终端(17)到该第二半导体区(3)的终端部分(16)的距离被定义为终端区长度L，该第一半导体区(2)的宽度被定义为W1，该柱形区的深度被定义为d，以及
该终端区长度L、该第一半导体区宽度W1和该柱形区深度d满足以下关系：
L≥(d-W1/2)/sin35.27°。
4.一种具有垂直型半导体元件的半导体装置，该装置包括：
半导体衬底(1)，其具有(110)-硅表面并且呈第一导电型；
柱形区(4)，其包括多个彼此邻接的第一导电型的第一半导体区(2)和第二导电型的第二半导体区(3)，其中该第一和第二半导体区(2，3)分别沿该半导体衬底(1)的衬底深度方向具有预定深度，其中从衬底表面侧看，该第二半导体区(3)呈多边形的形状，其中该第一半导体区(2)中的每一个以预定距离彼此分离，并且该第二半导体区(3)中的每一个以预定距离彼此分离，其中该第一和第二半导体区(2，3)在该半导体衬底(1)上交替排列，从而提供该柱形区(4)；
第二导电型的主体区(6)，其设置在该柱形区(4)的衬底表面侧；
第一导电型的源极区(7)；
第二导电型的主体接触区(8)；
沟槽，其中该源极区(7)、该主体接触区(8)和该沟槽设置在该主体区(6)中；
栅极绝缘膜(9)，其设置在该沟槽的侧壁和底部处；
沟槽栅极(11)，其如此提供，以使得一电极(10)通过该栅极绝缘膜(9)嵌入该沟槽中，其中
该第二半导体区(3)包括一个组成外形的表面，该表面包括成对的(111)-硅表面，
该源极区(7)设置在该沟槽栅极(11)的周围，并设置在该主体区(6)的表面上，
该主体接触区(8)设置在该主体区(6)的表面上，
该沟槽栅极(11)设置成到达该第一半导体区(2)，
该半导体衬底(1)和该第一半导体区(2)电连接，
设置在该柱形区(4)上的该源极区(7)、该主体区(6)、该主体接触区(8)和该沟槽栅极(11)提供一有源区(13)，
该主体接触区(8)具有作为该有源区(13)的终端的终端(17)，
该第二半导体区(3)具有作为该柱形区(4)的终端的终端部分(16)，
从该主体接触区(8)的终端(17)到该第二半导体区(3)的终端部分(16)的距离被定义为终端区长度L，该第一半导体区(2)的宽度被定义为W1，该柱形区的深度被定义为d，该主体区(6)的深度被定义为dB，以及
该终端区长度L、该第一半导体区宽度W1、该柱形区深度d和该主体区深度dB满足以下关系：
L≥{(d-W1/2)/sin35.27°}+(dB/tan35.27°)。
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