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CN1806223A - 将改进的显示设备接口安装在显示设备与处理器之间的方法和设置 - Google Patents

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CN1806223A CNA2004800163041A CN200480016304A CN1806223A CN 1806223 A CN1806223 A CN 1806223A CN A2004800163041 A CNA2004800163041 A CN A2004800163041A CN 200480016304 A CN200480016304 A CN 200480016304A CN 1806223 A CN1806223 A CN 1806223A
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Abstract

本发明涉及将改进的智能显示设备接口连接到通过显示设备接口控制显示设备的处理器。根据本发明的设置包括显示设备(303)、显示设备的智能连接接口(302)和控制显示设备的处理器(301)。此外，该设置包括，连接到处理器的存储器总线(304)，以实现处理器(301)与显示设备连接接口(302)之间的信令；以及适配器电路(402)，用于匹配存储器总线(401、510)与显示设备连接接口(404、540)之间的信号。

Description

将改进的显示设备接口安装在显示设备与处理器之间的方法和设置
本发明涉及将改进的智能显示设备接口与通过显示设备接口控制显示设备的处理器匹配。
显示设备功能根据处理器的命令通过接口来控制。图1示出典型的现有技术的解决方案，其中示出有显示设备103、处理器101和设置于它们之间的连接接口102。常用显示设备是LCD 103(液晶显示器)。处理器101控制设备的所有组件以及观察中的显示设备的功能。为了控制显示器103的功能，需要有连接接口102，即将处理器的命令适当地发往显示器103的电路。通过连接接口102(LCDIF，液晶显示器接口)，复位外部显示设备103的驱动器，将从处理器101获得的命令转换成显示设备103所需的形式，为显示设备103创建所需的协议并不断执行更新。通常已知的显示器连接接口(如上述的液晶显示器连接接口)，其可通过连接接口定义的协议来实现的功能特征的数量有限。一般需要中央单元具有单独的显示器驱动器。
设备的质量不断在提高，同时越来越多的功能特征被集成在其中。因此，对显示设备也设定了更高的要求，显示设备对于用户来说是最基本和最重要的接口。图2示出高级连接接口202、204的一个实例。图中该改进的连接接口202、204用作电信号从处理器201到显示设备203的总线，显示设备203通常是上述的液晶显示器(LCD)。连接接口202包括协议，根据这些协议通过连接到显示设备203的连接接口204来控制显示设备203。通过智能连接接口，可以定义给定的刷新率，按照该刷新率来更新显示器内容或仅其一部分，使得无需像过去那样连续扫描显示器内容。
连续更新并非必需的，且这样会用尽可以用于例如数据传输或处理的资源。当连续更新不是必需时，功耗实质上比用常规连接接口时低。
智能渐进连接接口用于实现处理器与显示设备之间的通信。一般来说，在这些设置中，处理器与显示设备之间所用的总线总是针对给定应用而设计的特定电路，该电路用作物理连接接口。通常在该电路内，构建有对应于每个客户的永久安装的物理连接接口。这种特殊结构的电路总是比通用商业化处理器昂贵得多。此外，当需要单独用于每个客户的集成的、稳定的物理接口时，显示器的智能连接接口的使用仅限制于某些专用处理器，其中物理连接接口已经在制造阶段集成。
本发明的目的在于，将显示设备与控制处理器匹配，使得通过智能连接接口以简单的方式实现它们之间的通信。
实现该目的，使得在存储器总线中设置智能连接接口，从而通过存储器总线来构成显示设备与处理器之间的总线。
本发明的特征在于独立权利要求的特征部分中所阐述的内容。本发明的实施例在从属权利要求中予以描述。
根据本发明的实施例，智能连接接口作为显示设备的一部分来连接。根据本发明的实施例，设有智能连接接口的显示设备经由通用的现有存储器总线连接到控制显示设备的处理器。除了存储器单元与处理器之间的常规存储器总线外，存储器总线还用作处理器与显示器的智能连接接口之间的总线。根据本发明实施例设有智能连接接口的显示设备可以以简单且可靠的方式通过通用存储器总线连接到任何可用的处理器。
根据本发明的实施例，在存储器总线与智能连接接口之间，设有适配器电路，它匹配存储器总线与连接接口之间的信号，以使它们尤其关于时序方面按总线以及位于总线两端的部分所需的方式工作。两个部分(在本例中为显示设备和处理器)可以通过所说的胶合逻辑连接在一起，胶合逻辑应用于使多个部分构成一个功能单元。根据本发明的适配器电路可以以多种不同的方式实现。通常适配器电路是使信号同步然后将它们按正确的顺序在正确的时间发送到接收部分的简单电路。在这些信号汇集到显示设备的连接接口之前，保护从适配器电路发送的信号免受干扰，以防止电干扰。
在需要高频率范围的应用中，如在电信应用或在高速网络应用中，根据本发明的物理层连接常常表现为最弱的链路。这些连接必须在例如900MHz GSM脉冲(GSM，全球移动通信系统)的附近平滑工作。在根据本发明的智能显示器连接接口中，有易于安装的命令序列和协议，并且通过根据本发明实施例的简单的适配器电路，可以将其应用于多种不同的目标中。因此，在与若干不同的控制显示器的处理器匹配时，可以利用智能接口的多功能性、低功耗和其他特点。再者，当电路结构和总线可以普遍地应用于各种类型的处理器时，它们可以较之生产为单独用于每种应用的专用电路的情况获得显著的成本效益。
下文将参考附图对本发明进行更详细的描述，其中
图1示出根据现有技术的设置；
图2示出根据现有技术的另一个设置；
图3示出根据本发明实施例的设置；
图4示出根据本发明实施例的设置；
图5示出根据本发明实施例的设置；以及
图6示出根据本发明实施例的设置。
上文在描述现有技术的部分中较详细解释了图1和图2。现在让我们参考图3-6更详细地评述本发明的一些实施例。附图所示的实施例属于实例，并不将本发明的范围仅限定于所述的具体设置。
图3以框图示出如何在处理器301与显示设备303之间创建根据本发明实施例的功能连接总线。根据本发明，在显示设备303中，集成了智能连接接口302，它连接到控制显示设备的处理器，使得处理器301与显示设备连接接口302之间的信令通过连接到处理器301的存储器总线304来实现。通过根据本发明的适配器电路，使存储器总线304与显示设备连接接口302之间的信号兼容。
该设置包括显示设备303、显示设备的智能连接接口302以及控制显示设备的处理器301。从处理器301，设有至存储器单元303的存储器总线304，存储器单元包括例如非易失闪速存储器。根据本发明的实施例，连接到处理器301的存储器总线304还用作总线来实现处理器301与显示设备连接接口302之间的信令。根据本发明，该设置还包括适配器电路(图3中未示出)，以匹配存储器总线304与显示设备连接接口302之间的信号。处理器301和显示设备303构成根据本发明实施例经由存储器总线304通过简单的适配器电路连接的功能部分。
根据该实施例的连接接口302可以是例如Nokia Oyj公司(Keilalahdentie，Helsinki，Finland)开发的智能MeSSI(中速屏幕接口)连接接口，由此使显示器的功能更有效且更多样。MeSSI用作从处理器到显示设备的电信号的总线，显示设备通常是液晶显示器。此外，MeSSI包括协议，根据这些协议来控制显示设备。通过MeSSI，还可以定义某个刷新率，按该刷新率更新显示器内容或仅其一部分，在此情况中，无需像用较简单的现有技术的显示器连接接口的情况那样连续扫描显示器内容。当不需要连续更新显示器内容时，有更多的处理器资源更有效地用于其他功能。通过MeSSI实现的最重要的优点之一是，较之使用常规连接接口实质上降低了功耗，因为通过MeSSI，可以定义所说的空闲状态，此时显示器处于无源模式，并且消耗最少的功率。当显示器不是活动时，它被设为无源空闲模式，此间无需更新，并且总线空闲可作他用。显示器功耗因此可以从毫安数量级降低到微安数量级。在此情况下，从处理器到显示设备的总线上没有连续的通信量。
为了实现处理器与显示设备之间的通信，可以使用例如所述智能MeSSI连接接口和其他具有类似改进特性的智能连接接口。根据本发明的实施例，处理器和显示设备通过现有的存储器总线物理连接，而无需客户专用的连接接口。因此，智能接口可以通过简单的适配器电路连接到各种不同的商用处理器。
根据本发明的实施例，从处理器301获得的信号可以被发往显示器连接接口302，使得所采用的总线是现有的存储器总线304。在此情况中无需建立任何特定的专用总线。在显示设备303中，在本实施例中集成了智能连接接口302，例如MeSSI。处理器301经由存储器总线304与存储器单元303连接，存储器单元是例如非易失闪速存储器。根据本发明的实施例，数据和控制信号也沿着处理器301与显示设备303之间的双向存储器总线传送。在智能连接接口302的总线上，没有连续的通信量，而是通信根据情况的需要来发生。一条存储器总线304同时用作普通的存储器总线和从处理器301到显示器连接接口302的总线。根据本发明的实施例，处理器与显示器之间所采用的总线可以是任何通用的存储器总线。总线是用于在显示部分与处理器之间传输信号的物理层。根据本发明的实施例，所有显示器的功能通过存储器总线来执行。沿着处理器到显示器的总线，传送用于控制显示内容和操作的命令。从显示器到处理器，传送显示器模式的信息。在处理器与显示器之间，仅在需要时才传送数据，即在功能或显示器上发生了变化的情况下才传送数据。根据实施例，处理器无需单独的显示器驱动器。连接接口302的逻辑根据相关处理器301而改变。总线304上的处理器与显示器之间的通信量设为，使数据和控制信号以接收部分需要的相位和顺序到达接收部分。
根据本发明的实施例，存储器总线的数据总线连接到智能显示器驱动器电路的数据总线。显示器驱动器电路的读信号和写信号连接到存储器总线的读线路和写线路。显示器驱动器的其他控制信号分别连接到对应的存储器总线线路。根据本发明的实施例，在存储器总线中，连接了处理器、存储器单元和显示器驱动器电路。如果例如处理器希望对显示器写操作，处理器首先设定总线的地址信号和控制信号来启动写周期。通过单个地址，接收部分检测到总线上的信号必须由它接收。利用这些地址，构成芯片选择信号(CS，芯片选择)，据此单独地选择要使用的芯片。根据实施例，这些芯片选择逻辑集成在处理器中。根据本发明的另一个实施例，这些芯片选择逻辑可以通过单独的组件来实现。当处理器然后向显示器发送数据时，基本假定是，要对显示器写入的所发送数据到达了它的目的地，并被接收。处理器可以从显示器状态寄存器中检查至少某些命令是否被成功传送。
在图4中，更详细地示出如何通过根据本发明实施例的适配器电路402使存储器总线401在连接接口404中适配。在存储器总线401上，传送数据信号和控制信号。存储器总线401上的信号，更具体来说要传送到连接接口404的所有命令根据相关的处理器来变化。基本假定是，处理器知道可以向显示器连接接口传送什么信号或命令，以及根据哪种协议。通过协议命令库，例如有可能在显示器上打印文本和图形、查询和更新显示器信息以及调整显示器对比度和背景光。根据本发明实施例的适配器电路402的具体细节和逻辑是根据相关处理器来设计和实现的。在图4的实施例中，适配器电路402通过少许门电路来实现，使得一些信号得以组合和/或减慢。适配器电路402使从存储器总线获得的信号同步，并发往显示器连接接口404，使得它们按连接接口404和另外地显示设备需要的顺序适配，以及分别使从连接接口404传送到处理器的信号同步，以适于存储器总线和处理器。
在图4中，在存储器总线401上，作为实例仅示出少许要从存储器总线发往显示器连接接口的信号。FLASH.OE表示从显示器读的信号，以及FLASH.WR表示对显示器写的信号。在适配器逻辑中FLASH.CS与这些信号组合，在读或写操作期间据此信号将某个显示器设为活动的。FLASH.A(2)信号定义相关信令是表示要发送到显示器的是数据还是控制信令。FLASH.D(7:0)是双向数据总线，通常包含8条数据线。ARMIO2信号可以接收信息，在该信息基础上使显示器写同步，使得不会创建两个重叠的图像(所说的堆叠效应(tieringeffect))。
当适配器电路402使信号同步以及由此它们按显示器连接接口404需要的顺序排列时，一般还对这些信号进行干扰保护，以防止可能的电干扰。在图4中，干扰保护在方框403以熟知的方式来实现。然后经过适配的且实施干扰保护的信号被发往连接接口404。在连接接口404的信号中，例如这里示出如下信号：读信号RD，它描述显示器的读模式；写信号WR，它指示对显示器的写模式；数据信号D(7:0)，它们构成对应于存储器总线数据信号的8线数据总线；以及复位信号RESET，通过它维护设置的初始设置值。在图4中，还示出指示信号是数据还是控制信号的地址信号D_C、定义显示器是否是活动的CS以及连接到显示器写的同步的TE。
数据信号D(7:0)在双向总线上传送。由此，可以传送要对显示器写入的数据信号，或可以向处理器方向传送要从显示器读出的数据信号。在从存储器总线401发往显示器连接接口404的单向信号总线中，有写信号(WR)、指示显示器活动性的信号(CS)、地址信号(D_C)、读信号(RD)和设置复位信号(RESET)。仅从连接接口的单向输出位于TE信号总线上，其上向主机部分传输读指针的位置。TE信号沿着数字I/O(输入/输出)总线传送到处理器或DMA(直接存储器存取)控制器。
根据实施例，仅更新显示器内容的所需部分。例如，当应该将文本写在显示器的某个点上时，将文本位置数据和文本内容传送到显示器。基于这些，文本内容部分被写在显示器上的期望位置上，而画面其余部分保持不变。处理器传送的命令的典型帧结构包含目标设备的地址、读/写位、定义数据传输的方向的值、命令标识符和严格意义上的数据。此外，帧结构还可以包括校验和，接收部分可以根据该校验和来检查传输的正确性和是否成功。
在图5中，作为实例示出适配器电路，以将始发于通用处理器的外部存储器总线510的信号与显示器的MeSSI连接接口540匹配。显示器读信号FLASH.OE 511和活动芯片选择信号FLASH.CS 512馈送到“或”门51。“或”门51确保显示器的RD信号仅在FLASH.OE511和FLASH.CS 512降到零(“0”)时激活。电阻器52和电容器53构成将RD时序同步为适于显示器的延迟电路。延迟电路的输出通过门电路54缓冲。缓冲器54的输出还经由另一个延迟电路连接到NAND电路57的输入。在此实施例中，另一延迟电路包括电阻器55和电容器56。通过所述连接，D_C线路542的时序修改为在读周期适于显示器。
由“或”电路58形成显示器的WR信号543，FLASH.CS 512和FLASH.WR 514信号连接到“或”电路的输入。WR信号543仅在FLASH.WR 514和FLASH.CS 512降到零(“0”)时激活。FLASH.A(2)513指示相关周期是命令周期还是数据写入周期。严格意义上的数据在存储器总线的数据总线FLASH.D(7:0)515与MeSSI的数据总线D(7:0)544之间沿着8-线数据总线传送。在适配器电路与显示器之间，信号通过干扰保护部分503传送。
复位初始状态的复位信号RESET 545通过给出信号方向的缓冲器59发往MeSSI 540。所说的PURX信号是LCD显示单元的设置的复位信号。purx信号来自UEM(通用能量管理)，且它还用作UPP(通用电话处理器)的复位RESET信号。UEM和UPP都是专用电路(ASIC，专用集成电路)。
当显示屏从两个不同路由获取图像数据并根据所述图像数据同时形成图像时，TE信号547连接到所说的撕裂效应，该效应在显示器上检测为画面。当存储器单元和显示设备都访问同一个显示存储器单元，而存储器单元的写指针与显示设备的读指针未适当地同步时，产生这种现象。在此情况下，可能发生的是，基于接收到的图像数据以不同的帧更新显示器内容。当显示器向主机单元发送读指针的位置数据时，该现象得以避免；在本实施例中，TE信号545通过门电路61传送到I/O总线(输入/输出)。显示器的1.8伏特逻辑层通过2.8伏特电平适配器适配到处理器的ARMIO2信号516所需的伏特电平。在处理器和显示器使用相同的逻辑层的实施例中，则无需适配。存储器总线510的接收ARMIO2信号516可以通过能够基于接收到的信号来定义例如中断或传送DMA(直接存储器存取)请求的软件来配置。TE信号的使用不是必需的，但是它用于显示器接口中。
图6示出根据本发明实施例同步适配器电路中的读周期的实例。存储器总线的FLASH.OE信号603减慢，使得它对应于显示设备的时序要求。通常这通过软件执行。首先设定对于读信号的等待模式的最大数。此后，复位最低时钟频率FCLK(闪速时钟最低)601。D_C信号602指示相关的信号是数据信号。D_C信号602始终在读操作之前上升到状态“1”。RD读信号604的状态更改为对应于指示读操作的FLASH.OE信号603。在图6中，清楚地看到FLASH.OE信号603的周期如何在RD读信号604中重复。读出的显示器数据在数据总线D(7:0)605上传送。一般来说，当实现信号同步时，需要将所用的组件的特性纳入考虑，例如，门电路延迟、复位时间、模式更改/偏移时长和脉冲宽度。
根据该实施例的适配器电路可以装配在电路板上作为处理器总线的延续。处理器可以产生至显示器的连接接口的命令。处理器的命令沿着存储器总线经由适配器电路以正确的顺序发送并同步到显示设备的连接接口。在同步的信号到达显示设备的连接接口之前，保护它们免受干扰。要安装在到达连接接口的总线中的适配器电路逻辑根据所采用的处理器而改变。对于显示器的连接接口，适配器电路使这些信号电适配并使它们同步。所采用的总线是非同步的存储器总线。通过根据本发明的适配器电路，执行控制显示设备的处理器与显示设备的连接接口之间的信令，以使处理器与显示设备的连接接口之间的信令通过连接到处理器的存储器总线来实现，在此情况中，适配器电路使显示设备连接接口与存储器总线彼此电匹配。适配器电路设有门电路，用于匹配显示设备连接接口与存储器总线之间的信号的同步以及将连接接口和存储器总线物理连接以构成统一总线。
最常用的显示设备是液晶显示器。但是，显示设备的类型并没有限制本发明的适用范围，而是根据本发明的设置还可以用于其他类型的显示器，例如无需使用背景光的自照明显示器(OLED，有机发光二极管)。在本发明的范围内还可以实现连接显示设备中的各个智能连接接口以及经由存储器总线到处理器。

Claims (13)

1.一种包括显示设备(303)和控制所述显示设备的处理器(301)的设置，其特征在于，所述设置包括：
-集成在所述显示设备中的智能显示设备连接接口(302)，
-连接到所述处理器(301)的存储器总线(304)，以实现所述处理器(301)与所述显示设备连接接口(302)之间的信令，以及
-适配器电路(402)，以匹配所述存储器总线(401、510)与所述显示设备连接接口(404、540)之间的信号。
2.如权利要求1所述的设置，其特征在于，所述显示设备的智能连接接口是Nokia Oyj公司制造的MeSSI(中速屏幕接口)(302)。
3.如权利要求1所述的设置，其特征在于，连接到所述处理器(301)的存储器总线(304)是非同步存储器总线。
4.如权利要求1所述的设置，其特征在于，所述设置包括存储器总线(304)，用于实现所述处理器(301)与所述存储器单元(303)之间的信令以及所述处理器(301)与所述显示设备连接接口(302)之间的信令。
5.如权利要求1所述的设置，其特征在于，所述适配器电路(402)包括用于以所述显示设备所需的顺序使所述存储器总线(401、510)的信号(511、512、513、514、515、516)同步的装置。
6.如权利要求1和5所述的设置，其特征在于，所述适配器电路(402)设有门电路(51、54、57、58、59、61)，以匹配所述存储器总线(401、510)与所述连接接口(404、540)之间的信号(603、604)。
7.如权利要求1所述的设置，其特征在于，所述设置还包括干扰保护部分(403、530)，以防止电干扰。
8.一种将显示设备(303)连接到控制所述显示设备的处理器(301)的方法，其特征在于
-在所述显示设备(303)中，集成了智能连接接口(302)，
-所述处理器(301)与所述显示设备连接接口(302)之间的信令通过连接到所述处理器(301)的存储器总线(304)来实现，以及
-通过适配器电路(402)，将所述存储器总线(401、510)与所述显示设备连接接口(404、540)之间的信号适配以兼容。
9.如权利要求8所述的方法，其特征在于，连接到所述处理器(301)的存储器总线(304)设为用作所述处理器(301)与所述存储器单元(303)之间的总线以及所述处理器(301)与所述显示设备(303)之间的总线。
10.如权利要求8所述的方法，其特征在于，所述适配器电路(402)用于使所述存储器总线(401、510)与所述显示设备连接接口(404、540)之间的信号(604、604)同步以兼容。
11.如权利要求8所述的方法，其特征在于，所述存储器总线(401)和所述显示设备连接接口(404)通过胶合逻辑连接在一起，以实现其间的通信。
12.一种实现所述控制处理器(301)与所述显示设备(303)之间的信令的适配器电路显示设备，其特征在于，所述处理器(301)与所述显示设备连接接口(302、404、540)之间的信令通过连接到所述处理器(301)的存储器总线(304、401、510)来实现，以及所述适配器电路(402)使所述显示设备连接接口(404、540)与所述存储器总线(401、510)电匹配。
13.如权利要求12所述的适配器电路，其特征在于，所述适配器电路(402)设有门电路(51、54、57、58、59、61)，用于使所述显示设备连接接口(404、540)与所述存储器总线(401、510)之间的信号(603、604)的时序同步，并用于将所述连接接口(404、540)与所述存储器总线(401、510)组合为物理统一总线。
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