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CN1599998A - 数据和时钟恢复电路以及包含多个这种电路的设备 - Google Patents

数据和时钟恢复电路以及包含多个这种电路的设备 Download PDF

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CN1599998A CN02815937.3A CN02815937A CN1599998A CN 1599998 A CN1599998 A CN 1599998A CN 02815937 A CN02815937 A CN 02815937A CN 1599998 A CN1599998 A CN 1599998A
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Abstract

一种数据和时钟恢复(DATA AND CLOCKRECOVERY)电路，包括用于接收第一信号(数据)的输入端，该第一信号具有在第一频率范围内的第一频率和第一相位。该DCR电路包括用于发送第一输出信号(输出)的输出端，该第一输出信号具有第二频率和第二相位。所述DCR进一步包括耦合到所述输入端的锁相环(PLL)。所述DCR还包括耦合到输入端的锁频环(FLL)，用于向PLL发送指示第一频率的第一控制信号(C_S)。该PLL被设计为在第一控制信号(C_S)的控制下发送所述输出信号(输出)，所述输出信号具有基本上等于第一频率的第二频率和基本上等于第一相位的第二相位。

Description

数据和时钟恢复电路以及包含多个这种电路的设备
本发明涉及包含一输入端的数据和时钟恢复电路，该输入端用于接收具有在第一频率范围内的第一频率和第一相位的第一信号，所述数据和时钟恢复电路包括一输出端，该输出端用于发送具有第二频率和第二相位的第一输出信号，该数据和时钟恢复电路进一步包括一耦合到输入端的锁相环。本发明还涉及到包含多个数据和时钟恢复电路的设备。
当前的数据通信网络使用不同的传输协议以很高的频率运行。一直存在诸如无线信道或者光网络之类的传输线路的增加的速度和容量的要求。同时，无论使用何种传输媒质和数据协议，数据接收都必须是可靠的。为了在接收端获得一个“干净(clean)”的信号，接收机必须提供至少一个用于输入信号重整形和相位对准或者如大家所知道的，用于数据恢复的电路。随着传输频率的增加，希望接收机还具有重新定时的特性。该重新定时操作也被称为时钟恢复，它实现本地时钟频率的产生，以便与输入数据同步并同时在本地时钟和输入数据之间进行相位对准。此外，复杂的互连通信网包括多个交换机，用于对通过不同网络的已发送的信号进行重定向。希望这些交换机为重定向可靠信号至少提供已发送信号的重新定时。可以知道，当涉及非常高频率的信号时，例如几万兆赫兹(GHZ)，因为伴随高频传输线的寄生元件例如电感、电容和电阻等，信号重整形以及信号与时钟的同步就是必要的。
通常地，使用如US5608357A中的锁相环(PLL)来实现相位对准。在上述专利中描述的数据重新定时系统包括一个锁相环(PLL)，所述PLL包括耦合到低通滤波器的相位检测器，所述低通滤波器进一步被耦合到主压控振荡器(MVCO)，该MVCO被耦合到相位检测器。该系统使用耦合到PLL的本地时钟，在低通滤波器的输出端获得的信号被用来控制一对从VCO。输入数据被输入到一对从VCO，该从VCO产生一个恢复的时钟频率，该频率进一步用于对具有恢复的时钟频率的输入数据进行重新定时。如前面所提到的，因为在传输线路上的寄生元件，输入信号可能有相位偏差，而且该输入信号依赖于温度和湿度。当使用固定的系统时钟时，即使使用PLL，恢复信息也不是那么可靠，开且系统不够灵活以适应上述的影响。
因此，本发明的一个目的是提供适合于在高频率通信系统中使用的数据和时钟恢复电路。本发明的另一个目的是提供一种数据和时钟恢复电路，该数据和时钟恢复电路适应于因为例如温度、湿度、延迟等环境相关的参数而发生的变动，所述延迟是由于数据传输用的传输线路中的寄生元件所造成的。
根据本发明这可以在引言段中描述的设备中实现，其特征在于，它还包括耦合到输入端的锁频环，用于向锁相环发送指示第一频率的第一控制信号。该锁相环被设计为在第一控制信号的控制下发送输出信号，该输出信号具有基本上等于第一频率的第二频率和基本上等于第一相位的第二相位。该数据和时钟恢复电路接收第一信号，该第一信号被同时输入到锁频环和锁相环。该第一信号具有在第一频率范围内的第一频率和第一相位。该锁频环(FLL)从第一输入信号中恢复频率信息，并被设计为产生指示第一频率的第一控制信号。第一控制信号被输入到锁相环(PLL)，所述PLL被设计为产生一个输出信号，该输出信号具有基本上等于第一频率的第二频率和基本上等于第一相位的第二相位。因为FLL和PLL都由第一输入信号驱动，所以，它们使第二频率和第二相位适应于因为例如温度、湿度、延迟等环境相关的参数而在第一信号中发生的变动，所述延迟是由于数据传输用的传输线路中的寄生元件所造成的。
在本发明的实施例中，FLL包括一个频率检测器(FD)，用于接收第一输入信号和具有第三频率的第二输入信号，所述频率检测器产生指示所述第一频率和第三频率之间的频率差的第二输出信号。该FLL进一步包括一个具有第一控制输入端和第二控制端的主控制振荡器，它在施加到所述第二控制输入端的第三输入信号的控制下产生第二输入信号。该FLL进一步包括耦合到FD的第一适配设备，用于产生指示所述第一频率和第三频率之间的频率差的第一适配信号，该第一适配信号适合于第一低通滤波器的输入端。第一低通滤波器耦合到适配装置并产生第三输入信号，所述第三输入信号指示所述第一频率和第三频率之间的频率差。第二低通滤波器被耦合到第一低通滤波器，用于进一步适配第三输入信号并发送第一控制信号。
主控制振荡器有两个用于接收控制信号的控制端子，该控制信号可以是电压、电流、电荷和光信号。在第一控制输入端接收的控制信号控制振荡器的精调，而在第二控制端子接收的信号控制振荡器的粗调。该振荡器产生输入到频率检测器的第三输入信号，所述频率检测器还接收第一输入信号并产生可以是电压、电流、电荷和光信号的第二输出信号。第一适配装置使第二输出信号适合于第一低通滤波器的输入端。该第一低通滤波器从第二输出信号中消除高频谐波，并产生是DC信号的第三输入信号。该第三输入信号进一步被输入到第二控制输入端，用于控制该主控制振荡器的粗控制，该信号进一步被输入到第二低通滤波器。该第二低通滤波器进一步对第三输入信号滤波并修改它的振幅，以便产生第一控制信号，所述第一控制信号是DC信号。
在本发明的一个实施例中，锁相环(PLL)包括一个相位检测器，用于接收第一输入信号和第一输出信号，所述相位检测器产生指示所述第一相位和所述第二相位之间相位差的第四输出信号。该PLL进一步包括一个具有第三控制输入端和第四控制输入端的从控制振荡器，用于在施加到所述第三输入端的第一控制信号和施加到所述第四控制输入端的第四输入信号的控制下产生第一输出信号。该PLL包括一个耦合到相位检测器的第二适配装置，用于产生指示所述第一相位和第二相位之间相位差的第二适配信号，该第二适配信号适合第三低通滤波器的输入端。该第三低通滤波器耦合到相位检测器，用于产生第四输入信号，所述第四输入信号指示第一相位和第二相位之间的相位差。
该锁相环(PLL)包括从控制振荡器，它可以基本上与主控制振荡器相同。该从控制振荡器具有用于控制它的粗调的第三输入端和用于控制它的精调的第四控制输入端。该第一控制信号被输入到第三输入端，用于控制从控制振荡器的粗调。由第三低通滤波器产生的第四输入信号被输入到第四控制输入端，用于从控制振荡器的精调。由从控制振荡器产生的第一输入信号具有与主控制振荡器产生的第二输入电压基本上相同的频率，并进一步与第一频率基本相同。由相位检测器产生的第四输出信号可以是电压、电流、电荷和光信号，并被输入到第二适配装置，该第二适配装置使第四输入信号适合于第三低通滤波器的输入端。该第三低通滤波器从第四输出信号中消除高频分量并产生主要是DC信号的第四输入信号。
在本发明的一个实施例中，数据和时钟恢复电路被包含在一个敏捷(agile)数据和时钟恢复电路中。该数据和时钟恢复电路被耦合到频率适配装置。在第五控制输入端提供的第二控制信号的控制下，频率适配装置接收在第二频率范围内的输入信号(In_S)并发送在第一频率范围内的第一信号。根据数据传送协议，所有可能的第一输入信号的组是足够大的，并且如果构建主控制振荡器和从控制振荡器使它们具有如此大的振荡范围并非不可能的话，所述组并非不可靠。同时，希望数据和恢复电路基本上适合于具有不同频率范围内频率的所有输入信号。这也是为什么数据和时钟恢复电路被耦合到频率适配装置的原因。该频率适配装置在第五控制信号的控制下将具有第二频率范围的输入信号转换为具有第一频率范围的第一信号。频率适配装置可以是耦合到带通滤波器的预定标器、分频器、倍频器和混频电路。第二控制信号可以是控制交换机的数字信号的向量、由附加振荡器产生的振荡频率。
本发明的另一个目的是提供包括多个耦合到交换矩阵的这种电路的设备，用于提供在互连通信系统中被重定向的可靠信号。
在本发明的一个实施例中，一种设备包括一输入协议适配装置，用于接收信号的输入向量并将信号的第一适配的向量发送到一交换矩阵。该交换矩阵有所选择地将信号的第一适配向量的元素路由到输出协议适配装置的输入端。该输出协议适配装置产生相位被对准到信号输入向量的信号输出向量。所述输入协议适配装置包括第一多个输入单元，所述第一多个输入单元中的至少一个单元包括如权利要求1所要求保护的数据和时钟恢复电路或者如权利要求11所要求保护的敏捷数据和时钟恢复电路。交换矩阵被用于以可控方式将输入信号从输入端重定向到输出端。如果具有不同频率范围的信号在交换矩阵的不同输入端同时出现，那么各自的输入端必须提供一个敏捷的数据和时钟恢复电路，用于适配到各自的频率范围并恢复时钟和数据。恢复的数据和恢复的时钟都被通过交换矩阵发送。因为由通过矩阵的信号路径所确定的可能寄生相移，所以必须在每个输出端提供相位对准器，用于维护数据和信号时钟之间的相同相位关系。
如果在交换矩阵的输入端出现具有相同数据速率的信号，那么在输入端中的一个输入端只需要一个数据和时钟恢复信号。在所有其余的输入端，仅仅提供相位对准器，用于重新建立在数据和时钟之间的相位关系。在上面提到的情况下，该恢复的时钟通过交换矩阵与恢复的数据一起被发送，在任何输出端都必须提供相位对准器。
在分组交换情况下，在任何输入端仅仅维持一个数据和时钟恢复电路是可靠的。输入信号穿过相位对准电路，该电路根据恢复的时钟和输入信号之间的相位关系来控制信号的延迟。在任何输出端，从任何输入端发送的输出信号又穿过相位对准器，以便维护恢复的时钟和恢复的数据之间的相位关系。
本发明的上述和其它特征和优点将通过下面参考附图对本发明示范实施例所作的描述变得清清楚楚。其中：
图1描述了根据本发明的数据和时钟恢复电路的框图；
图2描述了根据本发明实施例的锁频环和锁相环的详细描述，
图3描述了根据本发明实施例的敏捷的数据和时钟恢复电路的框图，
图4描述了根据本发明实施例的通信设备，
图5描述了根据本发明实施例当在输入端出现不同数据速率时的通信设备的输入单元和输出单元，
图6描述了根据本发明实施例当在输入端出现相同数据速率时的通信设备的输入单元，
图7描述了根据本发明实施例当在输入端出现分组数据时的通信设备的输入单元和输出单元。
图1描述了根据本发明的数据和时钟恢复(DCR)电路1的框图。该DCR1包括用于接收第一信号-数据的输入端，该第一信号具有在第一频率范围内的第一频率和第一相位。所述DCR电路1包括用于发送第一输出信号-输出的输出端，第一输出信号具有第二频率和第二相位。该DCR1进一步包括耦合到所述输入端的锁相环(PLL)3。该DCR1进一步包括耦合到所述输入端的锁频环(FLL)2，用于向PLL3发送指示第一频率也就是数据的频率的第一控制信号C-S。该PLL3被设计为在第一控制信号C-S的控制下发送输出信号-输出，该输出信号-输出具有基本上等于第一频率的第二频率和基本上等于第一相位的第二相位。例如，如果数据是不归零制(NRZ)输入信号，那么FLL2就恢复关于频率的信息，并产生指示频率的第一控制信号C-S。该控制信号C-S然后被PLL3用来最小化在数据和频率之间的相移，该输出信号-输出具有与数据的频率基本上相等的频率和最小的相移。
在优选实施例中，如图2所示，FLL2包括耦合到输入端和进一步耦合到主压控振荡器(MCO)22的频率检测器21。MCO22包括第一控制输入端C1和第二控制输入端C2。在第一控制输入端接收的信号控制MCO22的精调。在第二控制输入端C2接收的第三信号V2控制MCO22的粗调。施加到控制输入端C1和C2的控制信号可以是电压、电流、电荷和光信号。在优选实施例中，该MCO是压控振荡器。该MCO22在它的输出端提供第二输入信号V1，它基本上是一个周期信号，它的频率是由在控制输入端C1和C2接收到的控制信号来控制的。在频率检测器21中，信号V1与输入信号-数据相结合。该频率检测器产生一个表示数据的信号频率和第二输入信号V1频率之间的频率差的信号。由频率检测器21产生的信号被输入到第一适配装置25，该第一适配装置25使信号适合于第一低通滤波器(LPF)23的输入端。例如，如果第一LPF23的输入端是适合电流的，并且频率检测器21的输出信号是电压，那么第一适配装置25可以是一个电荷泵。第一低通滤波器23产生第三输入信号V2，所述第三输入信号V2指示第一频率和第三频率之间的频率差。第一LPF23消除从第一适配装置25接收到的信号中的高频分量并产生第三输入信号，该第三输入信号基本上是DC信号，也就是包含常数分量的可变信号。第二低通滤波器(LPF)24被耦合到第一LPF23。第二LPF24进一步消除第三控制信号V2中的高频分量并发送基本上是DC信号的第一控制信号C_S。LPF24适配第一控制信号C_S以便包含在锁相环32中的从控制振荡器32产生具有基本上等于第一频率的第二频率的周期信号。
锁相环(PLL)32包括相位检测器31，该相位检测器31接收第一输入信号-数据，以便产生第四输出信号-输出。该第四输出信号指示第一相位(也就是数据的相位)和第二相位(也就是输出的相位)之间的相位差。PLL32进一步包括从控制振荡器(SCO)32。该SCO32具有第三控制输入端C3和第四控制输入端C4。第一控制信号C_S被输入到第三控制输入端C3，以便控制SCO32的粗调。输入到第四控制输入端的第四输入信号V3控制SCO32的精调。在优选实施例中，第一控制信号C_S和第四控制信号V3是电压，SCO32是压控振荡器，但是所述的控制信号可以是电流、电荷、光信号。由相位检测器31产生的第四输出信号被输入到第二适配装置34。第二适配装置34发送第二适配信号到第三低通滤波器(LPF)33。第二适配装置34使由相位检测器31产生的第四输出信号适合于第三LPF滤波器33的输入端。例如，如果第三LPF33的输入适合电流并且相位检测器31的输出信号是电压，那么第二适配装置34可以是一个电荷泵。第三LPF33消除第二适配信号中的高频分量并产生第四输入信号V3。
第一控制信号C_S和第四输入信号V3确定SCO的振荡频率基本上等于第一频率，也就是数据的频率。所述信号进一步确定第二相位也就是信号输出的相位基本上等于第一相位也就是数据的相位。
这里需要指出，为了恢复频率的宽频谱，希望MCO22和SCO31在尽可能大的频率范围之内可调。在本发明的优选实施例中，这个特征如图3所示的敏捷数据和时钟恢复(ADCR)电路5中实现。所述ADCR电路5包括耦合到频率适配装置(FAM)51的DCR电路1。该频率适配装置51在第五控制信号CFR的控制下将具有第二频率范围的输入信号InS转换为具有第一频率范围的第一信号-数据。该频率适配装置51可以是与本身在科技文献中已知的带通滤波器相耦合的预定标器、分频器、倍频器和混频电路。第二控制信号CFR可以是数字信号控制交换机的向量、由其它的振荡器产生的振荡频率。第一输出信号-输出具有与输入信号In_S的频率成比例的频率和与输入信号In_S的相位成比例的第二相位。
当考虑数据通信网络时，不同信号使用例如交换矩阵被重定向。交换矩阵有n个输入端子和m个输出端子。在任何输入端子接收的信号被重定向到输出端子中的至少一个。当包含相对较高频率的信号时，例如千兆赫兹(Ghz)时，交换矩阵中输入信号和输出信号之间的寄生相移和频率偏移会出现。这就是为什么希望最小化寄生相移和频率偏移并同时根据不同传输协议例如UMTS、CDMA来适配发送的不同输入信号。
图4描述了根据本发明实施例的通信设备100。该设备100包括输入协议适配装置110，用于接收信号的输入向量输入_V和将信号的第一适配的向量发送到交换矩阵120。该交换矩阵120选择性地将信号的第一适配的向量的元素路由到输出协议适配装置130的输入端。输出协议适配装置130产生信号的输出向量，该输出向量被相位对准到信号的输入向量，也就是说，所述信号的输出向量和信号的输入向量之间的相移基本上等于零。该输入协议适配装置包括第一多个输入单元，第一多个输入单元中的至少一个单元包括数据和时钟恢复电路1或者敏捷的数据和时钟恢复电路5。当具有不同频率范围的信号在交换矩阵120的不同输入端同时出现时，那么各个输入端必须提供敏捷的数据和时钟恢复(ADCR)电路5，以便适配到各自的频率范围。如图5所示，该ADCR电路5恢复时钟和数据。在图5a中表示了一个单元，例如，具有输入协议适配装置110的索引i的单元。在图5b中表示了一个单元，例如，具有输出协议适配装置的索引j的单元。单元i包括耦合到ADCR5和进一步耦合到D型触发器6的缓冲器8。缓冲器8的输入端子被施加输入向量输入_V[i]的元素。该缓冲器使该元素输入_V[i]适合于ADCR电路5的输入端。在ADCR5的输出端获得一个信号Si2，该信号基本上与元素输入_V[i]同相，并且具有与元素输入_V[i]的频率基本上相同的频率。信号Si2被用作D型触发器6的时钟信号。在D型触发器6的输出端Q获得必须通过交换矩阵120发送的信号Si1。因为不同的协议信号可以在交换矩阵120的不同输入端同时出现，因此恢复的数据Si1和恢复的时钟都可以被发送。信号Si1和Si2必须在相同的路线上也就是相同长度的路线商路由以便最小化时滞，即，信号Si1和Si2之间通过交换矩阵120的传播时间差，优选地，是通过并行路线。尤其是当涉及相对高的频率的信号时，例如几个GHz，Si1和Si2之间的小相移仍可能出现。这就是为什么图5b中的输出协议适配装置130的单元是相似的。所述输出协议适配装置130的单元包括由信号Si2控制的相位对准器7。该相位对准器7接收信号Si2并为D型触发器6产生一时钟信号。该D型触发器6接收信号Si1并在输出端Q0产生一个信号，该信号基本上与信号Si2同相。该D型触发器6进一步耦合到输出缓冲器9，所述缓冲器发送输出向量-输出_V[j]的分量。如果信号输入向量的分量有相同的数据速率，那么不需要在输入协议适配装置110的每个输入单元有DCR1电路。这种状态在图6中描述。在图6中，输入协议适配装置110的输入单元例如k具有与图5a相同的配置，并产生分别与信号Si1和Si2相似的信号Sk1和Sk2。该输入协议适配装置110的所有别的其余单元的确有如图5b中所描述的相同的配置。此外，输出协议适配装置130的任意输出单元的确具有如图5b中所描述的相同的配置。
在分组交换情况下，如图6所示，在输入协议适配装置110的随机选择单元中维护数据和时钟恢复电路1是可靠的，并且输入协议适配装置110的所有其余单元如图7a中所示。输入信号穿过相位对准电路，该电路根据在恢复的时钟Sk2和输入信号输入_V[i]之间的相位关系来延迟或者加速输入信号输入_V[i]。如图7b所示，为了维护恢复的时钟Sk2和恢复的数据Si1之间的相位关系，在输出协议适配装置130的输出单元，从输入端发送的信号再次穿过相位对准器。
需要说明的是，本发明的保护范围不仅仅局限于这里所描述的实施例。本发明的保护范围也不局限于权利要求中的附图标记。单词“包括”不排除权利要求中提到的部分以外的其它部分。元件前的前缀词“一个”不排除多个这种元件。形成本发明一部分的装置既可以以专用硬件的形式来实现也可以以编程的通用处理器的形式来实现。本发明属于每一个新的技术特征或者技术特征的组合。

Claims (10)

1.一种数据和时钟恢复电路(1)，包括用于接收第一信号(数据)的输入端，该第一信号具有在第一频率范围内的第一频率和第一相位，所述数据和时钟恢复电路(1)包括用于发送第一输出信号(输出)的输出端，该第一输出信号具有第二频率和第二相位，所述数据和时钟恢复电路(1)进一步包括耦合到所述输入端的锁相环(3)，所述数据和时钟恢复电路(1)的特征在于：
-它进一步包括耦合到输入端的锁频环(2)，用于向锁相环(3)发送一个指示第一频率的第一控制信号(C_S)，
-所述相锁相环(3)被设计为在第一控制信号(C_S)的控制下发送所述输出信号(输出)，所述输出信号具有基本上等于第一频率的第二频率和基本上等于第一相位的第二相位。
2.如权利要求1所要求保护的数据和时钟恢复电路(1)，其中，所述锁频环(2)包括：
-频率检测器(21)，用于接收第一输入信号(数据)和具有第三频率的第二输入信号(V1)，所述频率检测器(21)产生指示所述第一频率和第三频率之间频率差的第二输出信号，
-具有第一控制输入端(C1)和第二控制输入端(C2)的主控制振荡器(22)，它在施加到所述第二控制输入端(C2)的第三输入信号(V2)的控制下产生第二输入信号(V1)，
-耦合到所述频率检测器(21)的第一适配装置(25)，用于产生指示所述第一频率和第三频率之间频率差的第一适配信号，
-耦合到所述第一适配装置(25)的第一低通滤波器装置(23，24)，用于接收所述第一适配信号并产生所述第一控制信号(C_S)和所述第三输入信号(V2)，所述第三输入信号(V2)指示所述第一频率和第三频率之间的频率差。
3.如权利要求1所要求保护的数据和时钟恢复电路(1)，其中，所述锁相环(3)包括：
-相位检测器(31)，用于接收第一输入信号(数据)和第一输出信号(输出)，所述相位检测器(31)产生指示所述第一相位和所述第二相位之间相位差的第四输出信号，
-具有第三控制输入端(C3)和第四控制输入端(C4)的从控制振荡器(32)，用于在施加到所述第三输入端(C3)的所述第一控制信号(C_S)和施加到所述第四控制输入端(C4)的第四输入信号(V3)的控制下产生所述第一输出信号(输出)，
-耦合到相位检测器(31)的第二适配装置，用于接收所述第四输出信号和产生指示所述第一相位和第二相位之间相位差的第二适配信号，
-耦合到相位检测器(31)的第三低通滤波器(33)，用于接收所述第二适配信号和产生第四输入信号(V3)。
4.如权利要求3所要求保护的数据和时钟恢复电路(1)，其中，所述第三输入信号(V2)、第四输入信号(V3)和第一控制信号(C_S)是DC信号。
5.如权利要求2所要求保护的数据和时钟恢复电路(1)，其中，主控制振荡器(22)是正交振荡器。
6.如权利要求3所要求保护的数据和时钟恢复电路(1)，其中，从控制振荡器(22)是正交振荡器。
7.如权利要求2所要求保护的数据和时钟恢复电路(1)，其中，第一适配装置(25)是第一电荷泵。
8.如权利要求3所要求保护的数据和时钟恢复电路(1)，其中，第二适配装置(34)是第二电荷泵。
9.一种敏捷的数据和时钟恢复电路(5)，包括如权利要求1到8中任意一个所要求保护的数据和时钟恢复电路(1)，所述数据和时钟恢复电路(1)被耦合到频率适配装置(51)，在第五控制输入端(C5)提供的第二控制信号(CFR)的控制下，所述频率适配装置接收在第二频率范围内的输入信号(In_S)并发送在第一频率范围内的第一信号(数据)。
10.一种设备(100)，包括输入协议适配装置(110)，所述输入协议适配装置(110)用于接收信号的输入向量(输入_V)并将信号的第一适配的向量发送到交换矩阵(120)，交换矩阵(120)用于有所选择地将所述信号第一适配向量的元素路由到输出协议适配装置(130)的输入端，所述输出协议适配装置(130)用于产生相位被对准到信号的输入向量(输入_V)的信号的输出向量(输出_V)，所述输入协议适配装置(110)包括第一多个输入单元，所述第一多个输入单元的至少一个单元包括如权利要求1所要求保护的数据和时钟恢复电路(1)或者如权利要求9所要求保护的敏捷的数据和时钟恢复电路。
CNB028159373A 2001-08-16 2002-08-02 数据和时钟恢复电路以及包含多个这种电路的设备 Expired - Fee Related CN100337421C (zh)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101473537B (zh) * 2006-06-29 2012-07-04 日本电信电话株式会社 Cdr电路
CN102739387A (zh) * 2011-04-04 2012-10-17 特拉博斯股份有限公司 用于控制频率同步的方法和装置
CN107682007A (zh) * 2017-09-22 2018-02-09 哈尔滨工业大学 基于双环路的快锁定低抖动的时钟数据恢复电路
CN108809304A (zh) * 2017-05-03 2018-11-13 创意电子股份有限公司 时脉数据回复装置及方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100885888B1 (ko) 2007-05-16 2009-02-26 삼성전자주식회사 클록-데이터 복원 회로, 이를 포함하는 멀티-포트 수신기및 클록-데이터 복원 방법
CN101420294B (zh) * 2007-10-24 2011-06-15 大唐移动通信设备有限公司 一种时钟锁相环控制方法及装置
IN2014CN03997A (zh) * 2011-10-28 2015-09-04 Koninkl Philips Nv
US8958513B1 (en) * 2013-03-15 2015-02-17 Xilinx, Inc. Clock and data recovery with infinite pull-in range
KR102222449B1 (ko) * 2015-02-16 2021-03-03 삼성전자주식회사 탭이 내장된 데이터 수신기 및 이를 포함하는 데이터 전송 시스템
ES2719545T3 (es) 2015-04-15 2019-07-11 Mitsubishi Electric Corp Sintetizador
US9442512B1 (en) 2015-11-20 2016-09-13 International Business Machines Corporation Interface clock frequency switching using a computed insertion delay
US10305495B2 (en) * 2016-10-06 2019-05-28 Analog Devices, Inc. Phase control of clock signal based on feedback
US20250023571A1 (en) * 2021-11-30 2025-01-16 Arizona Board Of Regents On Behalf Of Arizona State University Fast tracking pll with analog mixer for phase detection

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897874A (en) * 1988-03-31 1990-01-30 American Telephone And Telegraph Company At&T Bell Laboratories Metropolitan area network arrangement for serving virtual data networks
JP2511591B2 (ja) * 1990-10-29 1996-06-26 インターナショナル・ビジネス・マシーンズ・コーポレイション 無線光通信システムの動作方法および光通信システム
US5369376A (en) * 1991-11-29 1994-11-29 Standard Microsystems, Inc. Programmable phase locked loop circuit and method of programming same
US5490282A (en) * 1992-12-08 1996-02-06 International Business Machines Corporation Interface having serializer including oscillator operating at first frequency and deserializer including oscillator operating at second frequency equals half first frequency for minimizing frequency interference
US5446416A (en) * 1993-10-20 1995-08-29 Industrial Technology Research Institute Time acquisition system with dual-loop for independent frequency phase lock
AUPM972594A0 (en) * 1994-11-28 1994-12-22 Curtin University Of Technology Steered frequency phase locked loop
US5608357A (en) * 1995-09-12 1997-03-04 Vlsi Technology, Inc. High speed phase aligner with jitter removal
US6215835B1 (en) * 1997-08-22 2001-04-10 Lsi Logic Corporation Dual-loop clock and data recovery for serial data communication
US6819728B2 (en) * 2000-12-28 2004-11-16 International Business Machines Corporation Self-correcting multiphase clock recovery

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101473537B (zh) * 2006-06-29 2012-07-04 日本电信电话株式会社 Cdr电路
CN102739387A (zh) * 2011-04-04 2012-10-17 特拉博斯股份有限公司 用于控制频率同步的方法和装置
CN102739387B (zh) * 2011-04-04 2016-12-14 特拉博斯股份有限公司 用于控制频率同步的方法和装置
CN108809304A (zh) * 2017-05-03 2018-11-13 创意电子股份有限公司 时脉数据回复装置及方法
CN108809304B (zh) * 2017-05-03 2022-01-21 创意电子股份有限公司 时脉数据回复装置及方法
CN107682007A (zh) * 2017-09-22 2018-02-09 哈尔滨工业大学 基于双环路的快锁定低抖动的时钟数据恢复电路

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