CN1467844A - 半导体集成电路器件 - Google Patents
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Abstract
分别用于箝位不希望的电平电压的第一箝位电路和垂直叠置于其上的第二箝位电路提供在高电位侧电源和低电位侧电源之间，由垂直叠置的第一箝位电路和第二箝位电路形成的中间节点与内部电路的电源相连。由于最初在内部电路中提供的电容器与第一箝位电路并联配置，所以由于电容器的存在降低了阻抗，由流入芯片的过电流产生的电位差变小。由此，由流入芯片的过电流产生的电位差减小，并且通过允许流过更大的过电流可以改善静电介质强度。
Description
技术领域
本发明涉及半导体集成电路器件，特别涉及当不希望的高电压施加到同一半导体集成电路器件的输入端时，通过箝位不希望的高电压防止元件击穿。
背景技术
在半导体集成电路中重要的是确保静电介质强度。对于获得半导体集成电路的静电介质强度的技术，有效地利用集成的区域并用简单的结构释放如浪涌电压等突变电压的技术是公知的，例如介绍在日本待审专利公开No.Hei 11(1999)-243639中。根据该技术，产生随提供的DC电压的电压变化而变化的变化信号，对开关元件进行开关控制以消除基于互补地将信号输出到外部电路的开关元件对的电压、给定的输入信号以及信号产生单元产生的信号的变化。
此外，日本待审专利公开No.Hei 10(1998)-303314公开了一种当施加浪涌电压时防止静电输入到输入电路的技术。根据该技术，通过提供连接到电源线和地线并且由输入端得到信号以处理该信号的输入电路、在电源侧中用于旁路由于电源电压方向中输入到输入端的第一浪涌电压产生的到电源线的电荷、或是连在电源线和地线之间用于旁路由于电源侧输入保护电路旁路到电源线的第一浪涌电压产生的到地线的电荷的电源保护电路，可以防止静电输入到输入电路。
此外，已知一种电路技术，其中在超出MOS晶体管介质强度的较高电平的电源提供到的半导体集成电路中，将箝位电路叠置为两级(例如，USP No.5907464)。在这种电路中，对于由叠置的两级箝位电路形成的中间节点，施加由中间电位产生电路产生的中间电位。中间电位产生电路由串联连接的两个p沟道型MOS晶体管构成，并且电源由这些串联连接的MOS晶体管分压。
在箝位电路叠置为两级的技术中，中间电位由两个元件(例如，p沟道型MOS晶体管)串联连接的电路产生，并且该中间电位加到超出MOS晶体管介质强度的较高电平的电源提供到的半导体集成电路器件中的中间节点上，在高电位侧电源和低电位侧电源之间的阻抗变为箝位电路的单级阻抗的两倍。根据本发明的发明人的研究发现，如果阻抗不是足够低，则箝位电路不能显示出有效的过电流旁路功能，因此改善静电介质强度可能受到妨碍。
发明内容
因此，本发明的一个目的是提供在箝位电路为叠置两级的情况下，用低阻抗箝位不希望的电平电位的技术。
本发明的上述和其它目的以及新颖特征将通过对本说明书以及附图的介绍而变得显然。
在本发明中公开的典型发明将简要介绍如下。
也就是，在半导体集成电路器件中包括用于高电位侧电源的输入端、低电位侧电源的输入端以及当电平低于高电位侧电源的电压加到用于内部电路的电源时能够工作的内部电路，用于箝位不希望电平电压的第一箝位电路和垂直叠置在第一箝位电路之上的第二箝位电路提供在高电位侧电源和低电位侧电源之间，由垂直叠置的第一箝位电路和第二箝位电路形成的中间节点与内部电路的电源相连。
在内部电路中，通过连接内部电路的电源和低电位侧电源，在各个位置放置用于降低内部电路电源噪声的电容器。因此，这些电容器的负荷电容量变大，阻抗可以控制到更低的值。
根据上述装置，由于作为内部电路的工作电源提供的内部电路的电源加在中间节点，最初在内部电路中提供的电容器与第一箝位电路并联配置。因此，降低了阻抗，从而由流入芯片的过电流产生的电位差变小。结果，允许流过更大的过电流，并且可以改善静电介质强度。
在这种情况下，可以配置上述内部电路，包含由连接到内部电路电源的薄膜晶体管构成的逻辑电路以及提供在内部电路电源和低电位侧电源之间的噪声抑制电容器。
此外，也可以提供内部电路电源产生电路，以便通过降低高电位侧电源的电压产生内部电路的电源。
另外，当提供不同于内部电路电源的用于输入/输出电路的电源时，输出电路可以输出信号到外部电路，还提供在用于输入/输出电路的电源和低电位侧电源之间箝位不希望的电平电压的第三箝位电路。
还可以提供当施加内部电路电源时工作的输入端和输入电路，以提取通过输入端传送的信号，从而输入电路可以由用于得到通过输入端提取的信号的输入晶体管和用于防止静电击穿以形成输入/输出电路到电源的连续通路的二极管构成。
当第一箝位电路与低电位侧电源相连，第二箝位电路与高电位侧电源相连时，第二箝位电路可以包括在预定的时间常数范围内形成参考电压的时间常数电路、根据参考电压检测高电位侧电源和内部电路电源之间的电位差的反相器电路、根据反相器电路的输出逻辑终止高电位侧电源和内部电路电源的MOS晶体管以及在正常工作期间阻止通路电流流过MOS晶体管和反相器电路的电阻。
此外，还可以包括到高电位侧电源、低电位侧电源和内部电路电源的布线具有低布线电阻的重新布线层。
即，由于最初用做内部电路的工作电源的用于内部电路的电源电压提供到中间节点，因此同样初始提供在内部电路中的电容器与第一箝位电路并联配置。因此，可以在低阻抗中箝位不希望的电压电平。由于阻抗设置为较低值，因此可以降低由于芯片中流动的过电流造成的电位差。因此，允许流动较大过电流，静电击穿电压可以设置为较高值。
附图说明
图1示出了作为本发明的集成电路的一个例子的SRAM的主要部分的结构的一个例子的电路图。
图2示出了与图1所示的电路相比，电路结构的一个例子的电路图。
图3示出了图1所示电路中包含的电容器的剖面图。
图4示出了介绍用于图1所示电路的静电击穿的评估介质强度的电路图。
图5示出了介绍用于图1所示电路的静电击穿的评估介质强度的电路图。
图6示出了介绍用于图1所示电路的静电击穿的评估介质强度的电路图。
图7示出了介绍用于图1所示电路的静电击穿的评估介质强度的电路图。
图8示出了SRAM中重新布线层的布图。
图9示出了SRAM中重新布线层的布图。
图10示出了SRAM中重新布线层的布图。
图11示出了SRAM中重新布线层的布图。
图12示出了SRAM中包含的第二箝位电路的布图。
图13示出了SRAM中包含的第二箝位电路的布图。
图14示出了第一箝位电路和第二箝位电路的配置图。
图15示出了第一箝位电路和第二箝位电路的配置图。
图16示出了第二箝位电路的其它结构例的电路图。
图17示出了SRAM的一个例子的图。
具体实施方式
图17示出了作为本发明的半导体集成电路器件的一个例子的SRAM。
图17中示出的SRAM102，没有特别的限制，由半导体芯片120和连接到半导体芯片的BGA(球栅阵列)基板121形成。半导体芯片120，没有特别的限制，由已知的半导体集成电路器件技术形成在如单晶硅基板的半导体基板上。BGA基板121包括作为外部端子的BGA球124，以实现与元件安装基板的电连接。半导体芯片120和BGA基板121借助突点电极125电连接。
图1示出了SRAM中主要部分的电路图。高电位侧电源VDD和低电位侧电源VSS借助输入端给出。没有特别的限制，高电位侧电源VDD设置为2.5V，而低电位侧电源VSS设置为0V(地GND电平)。提供用于内部电路的电源产生电路40，通过降低高电位侧电源VDD的输出电压，该电源产生电路40产生用于内部电路的电源VDDi。用于箝位不希望的电压电平的第一箝位电路10和垂直地叠置在第一电路上的第二箝位电路20提供在由外部电路提供的高电位侧电源VDD和低电位侧电源VSS之间。即使是由于MOS晶体管的小型化提供超出MOS晶体管介质强度的高电位侧电源VDD时，这两个箝位电路10，20垂直地叠置以便通过降低施加到MOS晶体管的电压电平来使用MOS晶体管。通过垂直叠置第一箝位电路10和第二箝位电路20形成的中间节点100与用于内部电路的电源VDDi电连接。此外，也提供从外部侧提取信号的输入端80，然后通过该输入端80提取的信号提供到具有输入电路50的芯片内。当提供用于内部电路的电源VDDi时，内部电路50工作。此外，也提供输出电路70以将信号输出到外部电路。当由外部侧提供用于I/O(输入/输出)电路的电源VDDQ时，该输出电路70工作。
用于内部电路的电源工作电路40，没有特别的限制，由与高电位侧电源VDD连接的p沟道MOS晶体管43和用于产生参考电压的参考电压产生电路41组成，电路40通过控制p沟道MOS晶体管43产生用于内部电路的电源VDDi。用于内部电路的电源VDDi的电压电平设置为，没有特别的限制，1.2V。
第一箝位电路10的构成如下。
通过将与用于内部电路的电源VDDi连接的p沟道MOS晶体管11与连接到低电位侧电源VSS的电容器12串联连接，可以由连接点得到参考电压。即使用于内部电路的电源VDDi的电压电平升高到不希望的电压值，该参考电压保持在由p沟道MOS晶体管11的电阻元件和电容器12的时间常数确定的周期内的常数值。与用于内部电路的电源VDDi连接的p沟道MOS晶体管13和与低电位侧电源VSS连接的n沟道MOS晶体管14串联连接形成反相器。对于这些MOS晶体管13，14的栅电极，提供p沟道MOS晶体管11和电容器12的串联连接节点的参考电压。也提供n沟道MOS晶体管16能够形成用于内部电路的电源VDDi和低电位侧电源VSS的短路。对于MOS晶体管16的栅电极，传递由MOS晶体管13和14组成的反相器的输出信号。寄生二极管16也存在于MOS晶体管15的源和漏之间。
根据以上介绍的结构，正常工作期间，MOS晶体管13截止，而MOS晶体管14导通，因为MOS晶体管11和电容器12的串联连接节点参考电压提供到MOS晶体管13，14的栅电极。此时，MOS晶体管15截止。同时，当用于内部电路的电源VDDi的电压电平瞬间地升高到不希望的电压电平时，p沟道MOS晶体管13导通，同时n沟道MOS晶体管14截止。因此，n沟道MOS晶体管15导电，由此箝位了用于内部电路的电源VDDi的不希望的电压电平。此外，由于也提供了寄生二极管16，当低电位侧电源VSS的电压升高到不希望的电压电平时，由于电流借助寄生二极管16流入用于内部电路的电源VDDi，电压被箝位。
下面介绍第二箝位电路20的构成。
通过将与用于内部电路的电源VDDi连接的p沟道MOS晶体管21与连接到低电位侧电源VSS的电容器22串联连接，可以由连接点得到参考电压。即使用于内部电路的电源VDDi的电压电平升高到不希望的电压值，该参考电压保持在由p沟道MOS晶体管21的电阻元件和电容器22的时间常数确定的周期内的常数值。与用于内部电路的电源VDDi连接的p沟道MOS晶体管23和与低电位侧电源VSS连接的n沟道MOS晶体管24串联连接形成反相器。对于这些MOS晶体管23，24的栅电极，提供p沟道MOS晶体管21和电容器22的串联连接节点的参考电压。也提供n沟道MOS晶体管25能够形成用于内部电路的电源VDDi和低电位侧电源VSS的短路。对于MOS晶体管24的栅电极，传递由MOS晶体管23和24组成的反相器的输出信号。寄生二极管26也存在于MOS晶体管25的源和漏之间。
下面介绍第三箝位电路30的构成。
通过将与用于I/O电路的电源VDDQ连接的p沟道MOS晶体管31与连接到低电位侧电源VSS的电容器32串联连接，可以由连接点得到参考电压。即使用于内部电路的电源VDDi的电压电平升高到不希望的电压值，该参考电压保持在由p沟道MOS晶体管31的电阻元件和电容器32的时间常数确定的周期内的常数值。与用于I/O电路的电源VDDQ连接的p沟道MOS晶体管33和与低电位侧电源VSS连接的n沟道MOS晶体管34串联连接形成反相器。对于这些MOS晶体管33，34的栅电极，提供p沟道MOS晶体管31和电容器32的串联连接节点的参考电压。也提供n沟道MOS晶体管35能够形成用于I/O电路的电源VDDQ和低电位侧电源VSS的短路。对于该MOS晶体管35的栅电极，传递由MOS晶体管33和34组成的反相器的输出信号。寄生二极管36也存在于MOS晶体管35的源和漏之间。
由于该结构中的箝位操作类似于第一箝位电路10和第二箝位电路20，因此这里省略了该箝位操作的详细说明。
内部电路60，没有特别的限制，包括该RAM中的主要内部逻辑。例如，没有示出的存储阵列和它的主要电路包含在该内部电路60中。在图1中，作为内部电路60的一个例子，代表性地示出了配置在该栅极随后级中的2输入AND栅极和MOS晶体管62，63。由于引入了超小型化的结构，形成这种内部电路60的MOS晶体管的介质强度降低，通过逐步降低高电位侧电源VDD的电压已得到的用于内部电路的电源VDDi提供到该MOS晶体管。内部电路的输出信号，例如来自存储单元阵列的读取数据可以借助输出电路70输出到外部电路。此外，在许多区域中内部电路60提供有电容器64，以便当它们连接到用于内部电路的电源VDDi和低电位侧电源VSS时，减小包含在用于内部电路的电源VDDi中的噪声元件。由于如上所述电容器64提供在许多区域中，因此这些电容器的组合电容变大，并且它的阻抗因此控制到较小值。
输入电路50，没有特别的限制，包括n沟道MOS晶体管53，55和p沟道MOS晶体管54。通过将连接用于内部电路的电源VDDi的p沟道MOS晶体管54和连接低电位侧电源VSS的n沟道MOS晶体管55串联连接形成获取输入信号的反相器。n沟道MOS晶体管53提供在MOS晶体管54，55和输入端80之间。该MOS晶体管53的栅电极连接用于内部电路的电源VDDi。此外，也提供二极管51，52以防止形成输入电路50的MOS晶体管的静电击穿。二极管51提供在从输入端80到MOS晶体管53的信号输入路径和低电位侧电源VSS之间，而二极管52提供在用于I/O电路的电源VDDQ和上述信号输入路径之间。
输出电路70，没有特别的限制，包括用于借助输出端90将信号输出到外部电路的MOS晶体管71到74和用于防止该输入电路的元件静电击穿的二极管75，76。当提供用于I/O电路的电源VDDQ时，形成该输出电路70的MOS晶体管例如MOS晶体管71到74工作。
在以上介绍的每个电路中使用的电容器12，22，32，64，没有特别的限制，可以由使用图3所示的栅氧化膜的MOS电容器形成。即，由于对应于源电极或漏电极的半导体区(P+，N+)共同连接到低电位侧电源VSS(或用于内部电路的电源VDDi)，可以利用依靠栅电极FG形成的MOS电容。
对于半导体集成电路器件的静电介质强度评估方法，已知有HBM(人体模型)系统、MM(机器模型)系统和CDM(荷电器件模型)。在HBM系统中，模拟当积累在人体中的静电排放到半导体集成电路器件时的波形。在MM系统中，模拟当积累在机器中的静电排放到半导体集成电路器件时的波形。在CDM系统中，模拟当积累在半导体集成电路器件中的静电排放时的波形。在以上介绍的任何系统中，当借助箝位电路形成低阻电流路径时，不希望的电压电平绝对不会传递到MOS晶体管，因此可以保护相关的MOS晶体管不击穿。下面基于HBM系统和CDM系统的例子参考图4到图7介绍箝位电路的操作。为便于说明，高电位侧电源VDD的布线上存在的布线电阻表示为rd，而低电位侧电源VSS的布线上存在的布线电阻表示为rs，用于I/O电路的电源VDDQ的布线上存在的布线电阻表示为rq。
图4示出了正电荷提供到HBM系统中的输入端80的情况。
当在开关402处于虚线表示的条件时，DC电源(例如，150V)的正侧与电容器403连接，电容器403充电。接下来，由于开关402如实线所示切换，当电容器403积累的电荷(正侧)提供到输入端80时进行静电介质强度评估。这种评估分为VSS标准、VDD标准以及VDDQ标准的三种标准。
对于VSS标准，仅低电位侧电源VSS的输入端设置为地电平，电容器403的积累电荷(正侧)提供到该条件下的输入端80。此时，其它输入端打开。对于该VSS标准，由于电流借助输入端80、二极管52、用于I/O电路的电源VDDQ的布线以及施加不希望电压将导通的n沟道晶体管35延伸到低电位侧电源VSS的电流路径内，可以避免不希望的电压电平施加到形成输入电路50的MOS晶体管53，54，55的电极。
对于VDD标准，仅高电位侧电源VDD的输入端设置为地电平，在该条件下电容器403的积累电荷提供到输入端80。此时，其它输入端打开。对于该VDD标准，由于电流借助输入端80、二极管52、用于I/O电路的电源VDDQ的布线、施加不希望电压将导通的n沟道晶体管35、低电位侧电源VSS的布线以及二极管16，26延伸到高电位侧电源VDD的电流路径内，可以避免不希望的电压电平施加到形成输入电路50的MOS晶体管53，54，55的电极。
对于VDDQ标准，在该环境下，仅用于I/O电路的电源VDDQ的输入端设置为地电平，电容器403的积累电荷提供到输入端80。此时，其它输入端打开。对于该VDDQ标准，由于电流借助输入端80和二极管52延伸到用于I/O电路的电源VDDQ，因此可以避免不希望的电压电平施加到形成输入电路50的MOS晶体管53，54，55的电极。
图5示出了负侧的电荷提供到HBM系统中输入端80的情况。
由于在开关502用虚线表示的条件下DC电源的负侧(例如，150V)连接电容器403，因此电容器403充电。接下来，当开关502用实线表示时，电容器403的积累电荷(负侧)提供到输入端80，由此评估静电介质强度。这种评估分为VSS标准、VDD标准以及VDDQ标准的三种标准。
对于VSS标准，仅低电位侧电源VSS的输入端设置为地电平，电容器403的积累电荷(负侧)提供到该条件下的输入端80。此时，其它输入端打开。在该VSS标准中，由于电流流入低电位侧电源VSS的输入端和借助二极管51从输入端80的布线延伸的电流路径，可以避免不希望的电压电平施加到形成输入电路50的MOS晶体管53，54，55的电极。
对于VDD标准，仅高电位侧电源VDD的输入端设置为地电平，在该环境下电容器403的积累电荷(负侧)提供到输入端80。此时，其它输入端打开。对于该VDD标准，由于电流流入高电位侧电源VDD的输入端80和借助施加不希望的电平时导通的n沟道晶体管25，15、低电位侧电源VSS的布线以及二极管51从布线延伸到输入端80的电流路径内，可以避免不希望的电压电平施加到形成输入电路50的MOS晶体管53，54，55的电极。
对于VDDQ标准，在该环境下，仅用于I/O电路的电源VDDQ的输入端设置为地电平，电容器403的积累电荷(负侧)提供到输入端80。此时，其它输入端打开。在该VDDQ标准中，由于电流流入用于I/O电路的电源VDDQ的输入端和借助施加不希望的电平时导通的n沟道晶体管35、低电位侧电源VSS的布线以及二极管51从布线延伸到输入端80的电流路径内，因此可以避免不希望的电压电平施加到形成输入电路50的MOS晶体管53，54，55的电极。
在图4和图5中，当电荷由电容器403移动到SRAM内时，由于布线电阻rs，rd，rq和箝位电路10，20，30中的MOS晶体管15，25，38的导通电阻，产生电压。因此，设置恒定的元件，以便该电压电平不超过MOS晶体管的介质强度。
图6示出了借助输入端80充电的负电位在CDM系统中放电的情况。
当借助开关601，604，602，603DC电源(例如，200V)605，608，606，607的负侧提供到包括低电位侧电源VSS的输入端、用于I/O电路的电源VDDQ的输入端、以及信号的输入端80的所有端子时，电荷聚集到SRAM之后，开关601，604，602截止，输入端80通过开关603接地GND(低电位侧电源VSS电平)。此时，电流借助二极管52的布线、施加不希望的电平时导通的n沟道晶体管35以及低电位侧电源VSS由输入端80延伸到输入电路50的电流路径。此外，电流借助二极管52的布线、施加不希望的电平时导通的n沟道晶体管35以及用于内部电路的电源VDDi也流入由输入端80延伸到输入电路50的电流路径。因此，可以避免不希望的电压电平传递到形成输入电路50的MOS晶体管53，54，55的电极。
图7示出了借助输入端80充电的正电位在CDM系统中放电的情况。
当借助开关701，704，702，703DC电源(例如，200V)705，708，706，707的正侧提供到包括低电位侧电源VSS的输入端、用于I/O电路的电源VDDQ的输入端、以及信号的输入端80的所有端子时，电荷聚集到SRAM之后，开关701，704，702截止，输入端80通过开关703接地GND(低电位侧电源VSS电平)。此时，电流借助低电位侧电源VSS布线、二极管51以及输入端80由输入电路50延伸到地GND的电流路径。此外，电流借助用于内部电路的电源VDDi、施加不希望的电平时导通的n沟道晶体管15、低电位侧电源VSS的布线、二极管51、以及输入端80也流入由输入电路50延伸到地GND的电流路径，因此，可以避免不希望的电压电平传递到形成输入电路50的MOS晶体管53，54，55的电极。
在图6和7中，假设在输入电路50的输入电阻rq和布线电阻rq，rs，ri之中建立rq＜rg和rq+rs+ri＜rg的关系。
这里，参考图2介绍与图1比较的电路。
当箝位电路10，20两层叠置在提供有高于MOS晶体管的介质强度的电源电平的半导体集成电路中时，由串联连接的p沟道MOS晶体管401，402形成的中间电位产生电路404提供在通过双层叠置箝位电路形成的中间节点100。在该结构中，就产生中间电位而言，需要产生中间电位的专用(exclusive)MOS晶体管提供两个p沟道MOS晶体管401，402的串联连接电路。此外，产生中间电位时，必须施加预定的电流用于产生施加到两个p沟道MOS晶体管401，402的中间电位。因此，半导体集成电路的功耗增加。
另一方面，在图1的结构中，由于用做内部电路60的原始工作电源的用于内部电路的电源VDDi提供到中间节点100，因此不再需要重新提供两个p沟道MOS晶体管401，402的串联连接电路以便产生中间电位。因此，可以防止无用的电流施加到两个p沟道MOS晶体管401，402的串联连接电路。
接下来，介绍以上介绍的SRAM的芯片布局。
图8示出了SRAM102中的重新布线层的布局，突点电极和与其连接的焊盘。
在图8中，突点电极用圆圈表示，小方框表示由金属布线层形成的焊盘。突点电极、焊盘以及重新布线层表示为网状区、开口区、以及有色区，用于指示电压和信号中的差别。
形成低电位侧电源VSS、高电位侧电源VDD、用于I/O电路的电源VDDQ以及用于内部电路的电源VDDi的布线，它们连接到对应的突点电极。低电位侧电源VSS、高电位侧电源VDD、用于I/O电路的电源VDDQ借助对应的突点电极从外部侧获取，并借助对应的布线传递到每个部分。重新布线层266，没有特别限制，由铜(Cu)和镍(Ni)形成，具有低电阻。由于使用该重新布线层266通过传递低电位侧电源VSS、高电位侧电源VDD、用于I/O电路的电源VDDQ以及用于内部电路的电源VDDi，可以将布线电阻造成的电压降减小到较小的值，可以顺利地提供电源。此外，通过将多个静态存储器单元配置成矩阵形，可以形成配置在除中心区域之外区域中的存储矩阵。
图9示出了输入电路50、用于内部电路的电源电压产生电路(VDDi产生电路)40、以及箝位电路10，20，30。在图9中，省略重新布线层266中的布线和突点电极以便容易看出输入电路50、用于内部电路的电源电压产生电路(VDDi产生电路)40、以及箝位电路10，20，30的布局。如图9所示，为了使布线电阻的影响尽可能小，将输入电路50、用于内部电路的电源电压产生电路(VDDi产生电路)40、以及箝位电路10，20，30分散到多个位置。
图10示出了第一箝位电路10的一个例子。
p沟道MOS晶体管13和n沟道MOS晶体管14为形成反相器的MOS晶体管，这些MOS晶体管以相同的数量并联连接。n沟道MOS晶体管15为用于箝位的MOS晶体管，该MOS晶体管并联连接以便可以稳定地施加各种电流。电容器12利用了MOS晶体管的氧化膜，许多MOS晶体管并联连接使P阱的寄生电阻变小。第二布线层用于内部电路的电源VDDi和低电位侧电源VSS。为了将MOS晶体管13，14与MOS晶体管15连接和将电容器12与MOS晶体管11，13，14连接，使用第一布线层和第二布线层。此外，如图11所示，使用第三布线层布线低电位侧电源VSS和用于内部电路的电源VDDi。
图12示出了第二箝位电路20的一个例子。
第二箝位电路20的布局基本上类似于第一箝位电路10的布局。即，p沟道MOS晶体管23和n沟道MOS晶体管24为形成反相器的MOS晶体管，这些MOS晶体管以相同的数量并联连接。n沟道MOS晶体管25为用于箝位的MOS晶体管，该MOS晶体管并联连接以便可以稳定地施加各种电流。电容器22利用了MOS晶体管的氧化膜，许多MOS晶体管并联连接使P阱的寄生电阻变小。对于用于内部电路的电源VDDi和低电位侧电源VSS，使用第二布线层。为了将MOS晶体管23，24与MOS晶体管25连接和将电容器22与MOS晶体管21，23，24连接，使用第一布线层和第二布线层。此外，如图13所示，使用第三布线层布线低电位侧电源VSS和用于内部电路的电源VDDi。
图10和图11所示的第一箝位电路10和图12，图13中所示的第二箝位电路20可以并联配置在图14中。此外，如图15所示，它们也可以垂直配置。
此外，在本实施例中，可以借助重新布线层266传递来自外部电路的地址信号。地址信号布线通过重新布线层266连接到典型示出的用于输入地址信号或控制信号的突点电极(用双圈表示)，地址信号借助地址信号布线传送到对应的焊盘。然后借助半导体芯片120的金属布线层，信号传送到地址寄存器和预解码器。由于重新布线层266具有低电阻值，使用该重新布线层266传送地址信号可以减少地址信号的传送时间，因为地址信号的延迟量相当小。
此外，在本实施例中，可用低电位侧电源VSS的布线屏蔽地址信号布线以便防止将噪声混入地址信号布线和相邻地址布线的串扰。例如，也沿地址信号布线的两侧设置低电位侧电源VSS的布线。因此，用低电位侧电源VSS的相邻布线屏蔽地址信号布线。
根据以上介绍的实施例可以得到以下效果。
(1)通过在SRAM中两级叠置箝位电路10，20可以实现高电位侧电源VDD和低电位侧电源VSS之间的箝位，超过MOS晶体管介质强度的较高电平的电源提供到SRAM。因此，不再需要专用的MOS晶体管用于具有较高介质强度的箝位电路。
(2)当通过串联连接p沟道MOS晶体管401，402形成的中间电位产生电路404提供在中间节点100时，其中如图2所示在中间节点100中箝位电路10，20两级叠在超过MOS晶体管介质强度的较高电平的电源施加于其上的半导体集成电路中，需要专用的MOS晶体管产生中间电位，此外产生中间电位的预定电流必须施加到产生中间电位的两个p沟道MOS晶体管401，402。因此，半导体集成电路的功耗增加。同时，在图1所示的结构中，由于为内部电路60的原始工作电源电压的用于内部电路的电源VDDi提供到中间节点100，因此不再需要重新提供两个p沟道MOS晶体管401，402的串联连接电路以便产生中间电位。因此，可以防止无用的电流施加到两个p沟道MOS晶体管401，402的串联连接电路。
(3)通过连接用于内部电路的电源VDDi和低电位侧电源VSS，在多个区域中内部电路60提供有许多电容器64，以便减小用于内部电路的电源VDDi中的噪声。由于电容器64提供在多个区域中，因此这些电容器的组合电容变大，它的阻抗抑制到较低值。在将用于内部电路的电源VDDi提供到中间节点100的结构中，由于内部电路60中的电容器64连接在中间节点100和低电位侧电源VSS之间，中间节点100和低电位侧电源VSS之间的阻抗设置为较低值。由于阻抗设置为该较低值，由于流入芯片内的过电流造成的电位差异也减小到较小值。因此，允许流过大的过电流，静电介质强度可以设置为较大值。
以上具体介绍了本发明，但本发明不限于以上说明，可以在不脱离本发明的权利要求的范围内有多种变化和修改。
例如，由于由外部电路提供的高电位侧电源VDD的电压电平设置为较低值，用于内部电路的电源VDDi的电压电平有时变得高于高电位侧电源VDD的电压电平的一半。例如，在图16中，当用于内部电路的电源VDDi的电压电平为1.2V时，假设高电位侧电源VDD降到1.5V。此时，高电位侧电源VDD和用于内部电路的电源VDDi之间的电压差153低至0.3V，在正常操作期间，第二箝位电路20中的p沟道MOS晶体管13和n沟道MOS晶体管25不能充分地截止。因此，直通电流流入相关的MOS晶体管。
如上所述，当高电位侧电源VDD和用于内部电路的电源VDDi之间的电压差153太低时，通过将高电阻151并联到p沟道MOS晶体管11，p沟道MOS晶体管13的栅极电压设置为高电平，足以截止相关的MOS晶体管。此外，通过将高电阻152并联到p沟道MOS晶体管14，n沟道MOS晶体管25的栅极电压设置为截止相关的MOS晶体管的低电平。因此，可以避免直通电流流入p沟道MOS晶体管13和n沟道MOS晶体管25。
此外，在以上实施例中，用于防止内部电路50中静电击穿的二极管52连接用于I/O电路的电源VDDQ，但根据连接到输入端的多种输入电路结构，用于防止静电击穿的该二极管也可以连接高电位侧电源VDD。
在以上的说明中，本发明应用到如背景技术中所述的主要应用领域的SRAM。但是，本发明不限于此，也可以广泛地应用到多种半导体集成电路器件中。
本发明可以在半导体集成电路器件包括提供低于至少高电位侧电源的电压的用于内部电路的电源时工作的内部电路的情况下应用。
Claims (11)
1.一种半导体集成电路器件，包括：
用于接收高电位侧电源的第一输入端；
用于接收低电位侧电源的第二输入端；
内部电路，包括接收电压低于所述高电位侧电源的用于内部电路的电源的第一端，内部电路通过接收所述电源而工作；
分别用于箝位不希望电平的电压的第一箝位电路和第二箝位电路，
其中所述第一和第二箝位电路串联连接在所述第一输入端和所述第二输入端之间，并且所述第一箝位电路和所述第二箝位电路之间的中间节点连接到所述第一端。
2.根据权利要求1的半导体集成电路器件，
其中所述内部电路包括：由连接到所述内部电路电源的薄膜晶体管构成的逻辑电路；以及提供在所述内部电路电源和所述低电位侧电源之间的噪声抑制电容器。
3.根据权利要求1的半导体集成电路器件，还包括：
用于内部电路的电源产生电路，以便通过降低所述高电位侧电源产生内部电路的电源。
4.根据权利要求1的半导体集成电路器件，还包括：
当施加不同于所述内部电路电源的用于输入/输出电路的电源时，用于输出信号到外部电路的输出电路；以及
箝位不希望的电平电压的第三箝位电路。
5.根据权利要求4的半导体集成电路器件，还包括：
当施加内部电路电源时工作的输入端和输入电路，提取通过所述输入端传送的信号，
其中所述输入电路包括提取通过输入端输入的信号的输入晶体管和用于防止静电击穿以形成输入/输出电路的所述电源的导电通路的二极管。
6.根据权利要求1的半导体集成电路器件，
其中所述第一箝位电路和所述第二箝位电路的结构相同。
7.一种半导体集成电路器件，包括：
用于接收第一电压的第一端；
用于接收绝对值大于所述第一电压的第二电压的第二端；
用来形成绝对值大于所述第一电压而小于所述第二电压的第三电压的降压电路；
内部电路，包括接收作为工作电压的所述第三电压的第三端；
形成在所述第一端和所述第三端之间的第一箝位电路，用来箝位所述第一端的电压；以及
形成在所述第二端和所述第三端之间的第二箝位电路，用来箝位所述第二端的电压。
8.根据权利要求7的半导体集成电路器件，
其中所述内部电压产生电路通过接收所述第二电压形成所述第三电压。
9.根据权利要求7的半导体集成电路器件，
其中所述内部电路还包括用来接收所述第一电压的第四端，并通过接收所述第一电压和所述第三电压而工作。
10.根据权利要求7的半导体集成电路器件，
其中所述第一箝位电路和所述第二箝位电路的电路结构相同。
11.根据权利要求7的半导体集成电路器件，
其中所述第一电压为地电位。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CI01 | Publication of corrected invention patent application |
Correction item: Inventor Correct: Saito Kayoko False: Son of the Liu Dynasty Number: 28 Page: 1202 Volume: 23 |
|
| CI03 | Correction of invention patent |
Correction item: Inventor Correct: Saito Kayoko False: Son of the Liu Dynasty Number: 28 Page: The title page Volume: 23 |
|
| ERR | Gazette correction |
Free format text: CORRECT: INVENTOR; FROM: LIUTENG JIADAIZI TO: SAITO CHELDZEL |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070711 Termination date: 20110609 |