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CN1463076A - 校正电路，延迟电路和环形振荡器电路 - Google Patents

校正电路，延迟电路和环形振荡器电路 Download PDF

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CN1463076A CN03137855A CN03137855A CN1463076A CN 1463076 A CN1463076 A CN 1463076A CN 03137855 A CN03137855 A CN 03137855A CN 03137855 A CN03137855 A CN 03137855A CN 1463076 A CN1463076 A CN 1463076A
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Abstract

一种校正电路，其用于产生控制信号以校正第一晶体管的特性变化，包括：控制信号调整部分，其包括用于确定控制信号的最大电压和最小电压二者之一的恒定电压降低元件，和用于确定控制信号的特性的第二晶体管，第二晶体管的栅极接收指定的电压；和电阻器部分，其包括具有彼此不同的电阻值温度依赖特性的两种类型电阻器元件，电阻器元件串联连接。恒定电压降低元件，第二晶体管，和电阻器部分串联连接在电源端子和地端子之间。控制信号从控制信号调整部分与电阻器部分之间的连接点输出。

Description

校正电路，延迟电路和环形振荡器电路
技术领域
本发明涉及校正电路，其用于产生校正特性变化的控制信号的校正电路，这种特性变化是由生产条件或物理条件例如包含在半导体集成电路中的晶体管中的电源和温度条件变化引起的；以及这种校正电路中的延迟电路和环形振荡器电路。特别是，本发明涉及校正电路，延迟电路和环形振荡器电路，它们能更好地在例如内部分同步半导体存储器件中，用来产生基准时钟产生电路(定时产生电路)。
背景技术
在CMOS半导体集成电路中，用作定时产生电路或类似电路的某些延迟电路，采用CMOS晶体管。采用CMOS晶体管的延迟电路，利用晶体管的信号传输延迟特性，这些特性是由例如驱动负载，导通电阻，和晶体管的驱动电流确定的。
图6示出使用晶体管的信号传输延迟特性的常规延迟电路100。
延迟电路100包括多个彼此串联连接的反相电路103。在每个反相电路103中，p沟道晶体管101和n沟道晶体管102互补地连接成一对，连接在电源端子(电源电压)和地端子(地电压：接地)之间。每个反相电路103的p沟道晶体管101的栅极和n沟道晶体管102的栅极，各接收来自输入端子的信号或来自前级反相电路103的信号。p沟道晶体管101和n沟道晶体管102之间的连接点向后级反相电路103或输出端子输出信号。
当例如来自输入端子或前级反相电路103的信号处于H电平(电源电压)时，p沟道晶体管101截止(非导通状态)，n沟道晶体管102导通(导通状态)。所以，p沟道晶体管101和n沟道晶体管102之间的连接点，向后级反相电路103或给出端子输出L电平(地电压)信号。当来自输入端子或前级反相电路103的信号处于L电平时，p沟道晶体管101接通，n沟道晶体管102截止。所以，p沟道晶体管101和n沟道晶体管102之间的连接点，向后级反相电路103或给出端子输出H电平信号。
下面将描述具有上述结构的延迟电路100中的延迟时间。延迟时间在延迟电路中定义为从输入信号电压达到指定电压时，至输出信号电压达到指定电压时的时间周期。
图7示出延迟电路100中的输入信号电压和输出信号电压定时的定时图。在图7中，电源电压标记为“VCC”，地电压标记为“GND”。这里，延迟时间是在延迟电路100中从输入电压变为1/2 VCC时，至输出信号电压变为1/2 VCC时的时间周期。
在延迟电路100中的延迟时间，随包含在延迟电路中的晶体管的特性(驱动电流，阈值电平等)而显著地变化。一般，晶体管特性，因例如延迟电路的电源电压、延迟电路的环境温度和延迟电路的产品参数(如栅极厚度，栅极宽度，栅极长度等等)而分散。
因此，在具有简单结构的如图6所示包含反相电路103的延迟电路100中，图7中所示的延迟时间，因电源电压，环境温度，产品参数等等而分散。由这种分散引起的延迟时间的变化，对半导体集成电路中的其他电路必然有不好的结果。例如，当在某些条件下设置一组延迟时间时，延迟时间在另一些条件下可能会太长或太短。
日本专利公报No.7-38394提出了一种控制延迟电路的电路。
图8示出用来控制延迟时间的，包括第一校正电路210和第二校正电路220的常规延迟电路200。
延迟电路200包括交替串联连接的多个反相电路105a和多个反相电路205b。在图8的例子中，总共配置四个反相电路(两个反相电路205a和两个反相电路205b)。每个反相电路205a包括含有互补地连接成一对的p沟道晶体管201和n沟道晶体管202的逻辑反相电路203，和串联连接在逻辑反相电路203与电源端子之间的p沟道晶体管204a。每个反相电路205b包括含有互补地连接成一对的p沟道晶体管201和n沟道晶体管202的逻辑反相电路203，和串联连接在逻辑反相电路203与地端子之间的p沟道晶体管204b。
包含在逻辑反相电路203中的p沟道晶体管201的栅极和n沟道晶体管202的栅极，各接收来自输入端子的信号，或来自前级逻辑反相电路203的信号。p沟道晶体管201和n沟道晶体管202之间的连接点，向前级逻辑反相电路203或输出端子输出信号。
包含在反相电路205a中的p沟道晶体管204a接收第一校正电路210中产生的电压(控制信号)。包含在反相电路205b的n沟道晶体管204b接收第二校正电路220中产生的电压(控制信号)。
在延迟电路200中，每个晶体管或诸如此类的驱动功率调整成使延迟时间主要受p沟道晶体管204a和n沟道晶体管204b控制。因此，能够根据第一校正电路210和第二校正电路220的输出电压(控制信号)特性控制延迟时间。结果，由延迟电路200引起的延迟时间基本上与条件无关。
图9A是日本专利公报No.7-38394中示出的第一校正电路210操作的等效电路，图9B是日本专利公报No.7-38394中示出的第二校正电路220操作的等效电路。
第一校正电路210包括p沟道晶体管301和电阻器302，以此顺序串联连接在电源端子与地端子之间。p沟道晶体管301的栅极连接至地电压。p沟道晶体管301与电阻器302之间的连接点(PO节点)输出一电压(控制信号)PO。第二校正电路220包括电阻器304和n沟道晶体管303，以此顺序串联连接在电源端子与地端子之间。电阻器304与n沟道晶体管303之间的连接点(NO节点)输出一电压(控制信号)NO。
下面将描述有上述结构的第一校正电路210和第二校正电路220。第一校正电路210和第二校正电路220的输出电压由晶体管的电流一电压特性和电阻器的电流一电压特性确定。
图10A示出包含在第一校正电路210中的元件本身(晶体管和电阻器)的电流—电压特性图。图10B示出包含在第二校正电路220中的元件本身(晶体管和电阻器)的电流—电压特性图。
在图10A中，特性曲线401表示包含在第一校正电路210中的p沟道晶体管301的电流—电压特性。水平轴表示在某一栅极电压下的PO输出电压。当PO输出电压在GND电平时，源极和漏极之间的电压差是VCC-GND。当PO输出电压在VCC电平时，源极和漏极之间的电压差是0。垂直轴表示源极和漏极之间的电流。特性曲线402表示包含在第一校正电路210中的电阻器302的电流—电压特性。水平轴表示PO输出电压。当PO输出电压在GND电平时，电阻器302两端的电压差是0。当PO输出电压在VCC电平时，电阻器302两端的电压差是VCC-GND。垂直轴表示流经电阻器302的电流。
在图10B中，特性曲线403表示包含在第二校正电路220中的n沟道晶体管301的电流—电压特性。水平轴表示在某一栅极电压下的NO电压。当NO输出电压在GND电平时，源极和漏极之间的电压差是0。当NO电压在VCC电平时，源极和漏极之间的电压差是VCC-GND。垂直轴表示源极和漏极之间的电流。特性曲线404表示包含在第二校正电路220中的电阻器304的电流—电压特性。水平轴表示NO电压。当NO电压在GND电平时，电阻器304两端的电压差是VCC-GND。当NO电压在VCC电平时，电阻器304两端的电压差是0。垂直轴表示流经电阻器304的电流。
在第一校正电路210和第二校正电路220中，晶体管和电阻器都是串联连接。所以，图10A中所示的特性曲线401和特性曲线402的交点a表示从第一校正电路210输出的电压和输出的电流。图10B中所示的特性曲线403和特性曲线404的交点b表示从第二校正电路220输出的电压和输出的电流。
下面将描述在延迟电路200中控制延迟电路时间的原理。在下面的描述中，晶体管的可能输出的功率的“增大”(或“减小”)指的是在晶体管的源极和漏极之间流过的电流的增大(或减小)。
从图9A中所示的第一校正电路210中的PO节点给出的电压(PO输出电压)作为控制信号发送至图8中所示的p沟道晶体管204a。从图9B中所示的第二校正电路220中的NO节点输出的电压(NO输出电压)作为控制信号发送至图8中所示的n沟道晶体管204b。
当例如图9A中PO节点的电压增高时，p沟道晶体管204a的导通电阻增大，因为从那里的输出电压(PO输出电压)作为控制信号输送至图8中所示的p沟道晶体管204a的栅极。结果，p沟道晶体管204a的可能输出的功率减小，因而延迟时间的延长。相反，当图9A中PO节点的电压降低时，图8中的p沟道晶体管204a的导通电阻减小。结果，p沟道晶体管204a的可能输出的功率增大，因而延迟时间缩短。
相反，当例如图9B中PO节点的电压降低时，n沟道晶体管204b的导通电阻增大，因为从那里的输出电压(PO输出电压)作为控制信号输送至图8中所示的n沟道晶体管204b的栅极。结果，n沟道晶体管204b的可能输出的功率减小，因而延迟时间的延长。相反，当图9B中PO节点的电压增高时，图8中的n沟道晶体管204b的导通电阻减小。结果，n沟道晶体管204b的可能输出的功率增大，因而延迟时间缩短。
在图8所示的延迟电路200中，当p沟道晶体管204a(图8)或n沟道晶体管204b的可能输出的功率减小时，延迟时间延长，当p沟道晶体管204a或n沟道晶体管204b的可能输出的功率增大时，延迟时间缩短。
考虑上述内容，下面将讨论环境温度的分散与延迟时间之间的关系。一般，当电路的环境温度降低时，电路中的晶体管的阈值电压增高，但由于源极，漏极，沟道区等等的半导体特性，晶体管可能输出的功率增大。因此，延迟电路200引起的延迟时间，在NO节点或PO节点的电压不变时缩短。
下面将描述当图9A和图9B所示的第一校正电路210和第二校正电路220的环境温度降低时，延迟电路200的操作。
图11A示出当第一校正电路210的环境温度降低时，电流—电压特性中的变化。如图11A所示，当第一校正电路210的环境温度降低时，p沟道晶体管301(图9A)的可能输出的功率增大。结果，晶体管的电流—电压特性401a变化至电流—电压特性401b，因而PO输出电压从电压A增高至电压B。这样，电压(控制信号)从PO节点(图9A)增高。
图11B示出当第二校正电路220的环境温度降低时，电流—电压特性中的变化。如图11B所示，当第二校正电路220的环境温度降低时，n沟道晶体管301(图9B)的可能输出的功率增大。结果，晶体管的电流—电压特性403a变化至电流—电压特性403b，因而PO输出电压从电压C增高至电压D。这样，电压(控制信号)从NO节点(图9B)降低。
PO输出电压(图9A)和NO输出电压(图9B)分别输入至p沟道晶体管204a(图8)的栅极和n沟道晶体管204b的栅极。所以，每个p沟道晶体管204a和n沟道晶体管204b的导通电阻增加，因而每个p沟道晶体管204a和n沟道晶体管204b的可能输出的功率降低。这样，校正电路的环境温度对延迟电路200起作用，从而延长延迟时间。
如上所述，延迟电路200的环境温度降低，在PO节点的电压和NO节点(图8)的电压不变时，缩短延迟时间。但是，PO输出电压(图9A)和NO输出电压(图9B)变化，以致延长延迟时间。所以，缩短延迟时间的作用和延长延迟时间的作用相互抵消，这使延迟时间能保持不变。
图12A示出第一校正电路210(图9A)的输出电压和温度(输出电压的温度依赖性特性)之间的关系图。图12B示出第二校正电路220(图9B)的输出电压和温度之间的关系图。在第一校正电路210和第二校正电路220提供具有图12A和12B所示温度依赖性特性的输出电压的情况下，能根据延迟电路200(图8)中的温度变化，控制延迟时间。
在半导体集成电路制造过程中出现的产品参数中的分散，大体上以相同的方法处理。更详细地说，当特性在p沟道晶体管204a和n沟道晶体管204b(图8)的可能输出的功率减小的方向分散时，第一校正电路210和第二校正电路220的输出电压(PO输出电压和NO输出电压)在校正延迟电路200中的延迟时间方向上变化。当特性只在n沟道晶体管204b(图8)中分散时，只是输入至第二校正电路220(图9B)中n沟道晶体管204b的栅极的NO电压有变化。当特性只在p沟道晶体管204a(图8)中分散时，只是输入至第一校正电路210中p沟道晶体管204a的栅极的PO电压有变化。
下面，将讨论加至延迟电路200上的电源变化情况下的操作。
图13A示出加至第一校正电路210的电源电压变化时所得至的电流—电压特性的变化。如图13A所示，当加至第一校正电路210的电源电压从电压1变化至电压2时，包括在第一校正电路210中的p沟道晶体管301(图9A)的栅极与源极之间的电压差放大。结果，p沟道晶体管301的电流—电压特性401a变化为电流—电压特性401c，因此，PO输出电压从电压A变化至电压B。如此，从PO节点(图9A)来的电压增高。
图13B示出当加至第二校正电路220的电源电压变化时所得到的电流—电压特性变化。如图13B所示，当加至第二校正电路220的电源电压从电压1变化至电压2时，包括在第二校正电路220的电阻器304两端之间的电压差放大。结果，电阻器304的电流—电压特性404a变化为电流—电压特性404b。n沟道晶体管303的电流—电压特性403a变化为电流—电压特性403c。结果，从图9B所示的NO的电压(控制信号)能不依赖于电源电压。例如，NO输出电压可以为电平C的恒定值，而与电源电压无关。
图14A示出第一校正电路210(图9A)的输出电压与电源电压之间的关系(输出电压的电流—电压特性)。图14B示出第二校正电路220(图9B)的输出电压与电源电压之间的关系。
如上所述，在NO输出电压和PO输出电压(图8)为恒定值的情况下，当加至延迟电路200的电源电压增高时，延迟时间缩短。但是，当使用提供具有图14A和14B所示的输出电压的第一校正电路210和第二校正电路220时，PO输出电压作用于延迟电路200，导致延迟时间延长。因此，缩短延迟时间的作用和延长延迟时间的作用相互抵消，因而使延迟时间保持不变。
如上所述，图8所示的常规延迟电路200提供有第一校正电路210(图9A)和第二校正电路220(图9B)。由于这种结构，抑制由环境温度，电源电压，半导体集成电路的产品参数等等所引起的延迟时间中的分散；或者能自由地控制延迟时间对环境温度，电源电压，半导体集成电路的产品参数等等的依赖性。
如上所述，在包括第一校正电路210和第二校正电路220的常规延迟电路中，能抑制延迟时间中的分散，或者能自由地控制延迟时间对环境温度，电源电压，产品参数等等的依赖性。
在实际的半导体加工过程中产生的电阻器依赖于温度。例如，扩散电阻具有正的温度依赖性，多晶硅电阻具有负的温度依赖性。当电阻具有正的温度依赖性时，例如，在图10中，当随着环境温度降低，电流—电压特性的电阻减小时，从第一校正电路210(图9A)PO节点来的电压和从第二校正电路220(图9B)NO节点来的电压，不需要改变延迟电路200中的晶体管电流—电压特性变化的校正方向。结果，延迟时间不能被抑制或控制。
在第一校正电路210(图9A)和第二校正电路220(图9B)中，当电阻按照产品参数分散时(例如，如图15A所示，当电阻器302的电流—电压特性402a变化为第一校正电路210中的电流—电压特性402b时)，如图15A所示，PO输出电压从电压A变化至电压B。当如图15B所示，电阻器304的电流—电压特性404a变化为第二校正电路220中的电流—电压特性404c时，NO输出电压从电压C变化至电压D，如图15B所示。
当PO输出电压B和NO输出电压D分别不超过p沟道晶体管204a和n沟道晶体管204b(图8)的阈值电压时，延迟电路200可不作为延迟电路。在图9A和9B所示的第一校正电路210和第二校正电路220中，PO输出电压和NO输出电压不希望地可不超过图8所示p沟道晶体管204a和n沟道晶体管204b的各自阈值电压，取决于电阻分散的方式。
当实际使用时，在第一校正电路210和第二校正电路220(图9A和9B)中，发射电流经常地在电源端子VCC和地端子GND之间流动。
为避免这一点的提议是，在具有待用功能的半导体存储器或类似的器件中，设置消除待用功能的信号(CEB信号)，使得当CEB信号在GND电平(L电平)时，器件处于待用—释放状态，当CEB信号在VCC电平(H电平)时，器件处于待用状态。
图16示出将CEB信号输入第一校正电路210和第二校正电路220(图8)的校正电路系统230的电路图。这个电路的配置披露在日本专利公报No.7-38394中。
在校正电路系统230中，CEB信号输入至包括在第一校正电路210中的p沟道晶体管301的栅极，经反相电路305反相的信号，输入至包括在第二校正电路220中的n沟道晶体管303的栅极。
校正电路系统230操作举例如下，当CEB信号从H电平变化至L电平，从而使等用状态变化为待用—释放状态时，图16所示的PO节点从GND电平变化至PO输出电压电平(图10A)。在电压如此变化的情况下，电流变化如下。当PO节点(图16)的电压在GND电平时，流过源极与漏极之间的电流如由标高c表示的(图10A)。直到得到图10A所示的PO输出电压时，电流从标高c变化至标高a(图1A)，结果对连接至PO节点的负载充电。从标高c至标高a的变化基于图16所示的p沟道晶体管301的饱和区工作特性。因此，标高c和标高a基本上是彼此相等的。
同样，图16所示的NO节点的电压从VCC电平变化至NO输出电压电平(图10B)。在电压如此变化的情况下，电流变化如下。流过源极与漏极之间的电流从标高a变化至标高b(图10B)，结果对连接至NO节点的负载充电。从标高d变化于标高b的电流变化基于图16所示的n沟道晶体管303的饱和区工作特性。因此，标高d和标高b基本上是彼此相等的。
在校正电路系统230中，当CEB信号在GND电平时，发射电流在电源端子与地端子GND之间流过。此电流处于图10A和10B所示的标高a和标高b。一般地，在半导体存储器器件和类似的器件中，调整晶体管的电阻器和可能输出的功率，可抑制这种发射电流，因此减小整个功率消耗。
但是，这包括下面的问题。例如，当图16所示的PO节点和NO节点的驱动负载非常大时，如果上述发射电流减小，则电压从GND电平变化至PO输出电压(图10A)的时间周期，和电压从VCC电平变化至NO输出电压(图10B)的时间周期，在CEB信号从H电平变化至L电平的待用—释放状态中，可能不希望地延长。这是因为电流受p沟道晶体管301和n沟道晶体管303(图16)的饱和区电流的限制而引起的。校正电路系统230只有当得到PO输出电压(图10A)和NO输出电压(图10B)时，才提供校正效果。因此，当直至从待用—释放状态得到这个电压的时间周期太长时，校正电路系统230和包括校正电路系统230的延迟电路，实际上不能使用于这样长的时间。
通常，当延迟电路要在等用功能释放之后，短时间地使用时，标高a(图10A)的电流和标高b(图10B)的电流增大，这样p沟道晶体管301和n沟道晶体管303(图16)的饱和区电流也增大。由此可见，图10A所示从标高c至标高a的电流和图10B所示的标高d至标高b的电流增大，这就缩短在得到PO输出电压和NO输出电压之前的时间周期。但是，这种技术防碍使用校正电路系统230(图16)的半导体存储器器件中的功率消耗的降低。
发明内容
根据本发明的一个方面，一种校正电路，其用于产生控制信号以校正第一晶体管的特性变化，包括：控制信号调整部分，其包括用于确定控制信号的最大电压和最小电压二者之一的恒定电压降低元件，和用于确定控制信号的特性的第二晶体管，第二晶体管的栅极接收指定的电压；和电阻器部分，其包括具有彼此不同的电阻值温度依赖特性的两种类型电阻器元件，电阻器元件串联连接。恒定电压降低元件，第二晶体管，和电阻器部分串联连接在电源端子和地端子之间。控制信号从控制信号调整部分与电阻器部分之间的连接点输出。
在本发明的一个实施例中，校正电路进一步包括另一恒定电压降低元件，其用于确定控制信号的最大电压和最小电压二者之一的恒定电压降低元件，其中，第二晶体管和另一恒定电压降低元件并联连接。
在本发明的一个实施例中，恒定电压降低元件和另一恒定电压降低元件包括按二极管连接的晶体管和正向偏置的二极管两者之一。
在本发明的一个实施例中，两种类型电阻器元件，是多晶硅电阻器元件和包含掺入的杂质的多晶硅形成的扩散电阻器元件。
在本发明的一个实施例中，校正电路进一步包括开关元件，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和开关元件串联连接。
在本发明的一个实施例中，恒定电压降低元件是按二极管连接的第一p沟道晶体管。第二晶体管是第二p沟道晶体管，指定的电压是地电压。电阻器部分的两端之一连接至地端子。控制信号从控制信号调整部分与电阻器部分的另一端之间的连接点输出。
在本发明的一个实施例中，恒定电压降低元件是按二极管连接的第一p沟道晶体管。第二晶体管是第二p沟道晶体管，指定的电压是地电压。另一恒定电压降低元件包括多个串联连接的第三p沟道晶体管，多个p沟道晶体管每个都按二极管连接。电阻器部分的两端之连接至地端子。控制信号从电阻器部分的另一端与第二晶体管和另一恒定电压降低元件的并联连接部分之间的连接点输出。
在本发明的一个实施例中，校正电路进一步包括第三p沟道晶体管，其用于阻断电源端子和地端子之间的DC电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和第三p沟道晶体管串联连接。
在本发明的一个实施例中，校正电路进一步包括第四p沟道晶体管，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和第四p沟道晶体管串联连接。
在本发明的一个实施例中，恒定电压降低元件是按二极管连接的第一n沟道晶体管。第二晶体管是第二n沟道晶体管，指定的电压是电源电压。电阻器部分的两端之一连接至电源端子。控制信号从控制信号调整部分与电阻器部分的另一端之间的连接点输出。
在本发明的一个实施例中，恒定电压降低元件是按二极管连接的第一n沟道晶体管。第二晶体管是第二n沟道晶体管，指定的电压是电源电压。另一恒定电压降低元件包括多个串联连接的第三n沟道晶体管，多个n沟道晶体管每个都按二极管连接。电阻器部分的两端之一连接至电源端子。控制信号从电阻器部分的另一端与第二晶体管和另一恒定电压降低元件的并联连接部分之间的连接点输出。
在本发明的一个实施例中，校正电路进一步包括第三n沟道晶体管，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和第三n沟道晶体管串联连接。
在本发明的一个实施例中，校正电路进一步包括第四n沟道晶体管，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管电阻器部分和第四n沟道晶体管串联连接。
根据本发明的另一方面，一种延迟电路包括：逻辑反相电路；校正电路，其用于产生控制信号以校正逻辑反相电路的特征变化；和连接在逻辑反相电路与电源端子之间的第一晶体管。校正电路包括：控制信号调整部分，其包括用于确定控制信号的最大电压和最小电压二者之一的恒定电压降低元件，和用于确定控制信号的特性的第二晶体管，第二晶体管的栅极接收指定的电压；和电阻器部分，其包括具有彼此不同的电阻值温度依赖特性的两种类型电阻器元件，电阻器元件串联连接。恒定电压降低元件，第二晶体管，和电阻器部分串联连接在电源端子和地端子之间。控制信号从控制信号调整部分与电阻器部分之间的连接点输出。
根据本发明的又一方面，一种延迟电路包括：第一逻辑反相电路；串联连接至第一逻辑反相电路的第二逻辑反相电路；第一校正电路，其用于产生第一控制信号的以校正在第一逻辑反相电路中的特性变化；第二校正电路，其用于产生第二控制信号的以校正在第二逻辑反相电路中的特性变化；连接在第一逻辑反相电路与电源端子之间的p沟道晶体管；和连接在第二逻辑反相电路与地端子之间的n沟道晶体管。第一校正电路包括：第一控制信号调整部分，其包括用于确定第一控制信号的最大电压的恒定电压降低元件，和用于确定第一控制信号的特性的第一晶体管，第一晶体管的栅极接收第一指定电压；和第一电阻器部分，其包括具有彼此不同的电阻值温度依赖性的两种类型电阻器元件，电阻器元件串联连接。第一恒定电压降低元件，第一晶体管，和第一电阻器部分串联连接在电源端子和地端子之间。第一控制信号从第一控制信号调整部分与第一电阻器部分之间的连接点输出，并向p沟道晶体管的栅极输入。第二校正电路包括：第二控制信号调整部分，其包括用于确定第二控制信号的最小电压的恒定电压降低元件，和用于确定第二控制信号的特性的第二晶体管，第二晶体管的栅极接收第二指定电压；和第二电阻器部分，其包括具有彼此不同的电阻值温度依赖性的两种类型电阻器元件，电阻器元件串联连接。第二恒定电压降低元件，第二晶体管，和第二电阻器部分串联连接在电源端子和地端子之间。第二控制信号从第二控制信号调整部分与第二电阻器部分之间的连接点输出，并向n沟道晶体管的栅极输入。
根据本发明的再一方面，一种环形振荡器电路包括：串联连接的奇数个逻辑反相电路；第一校正电路，其用于产生第一控制信号以校正奇数个逻辑反相电路中的特性变化；第二校正电路，其用于产生第二控制信号以校正奇数个逻辑反相电路中的特性变化；多个p沟道晶体管，各连接在相应的奇数个逻辑反相电路之一与电源端子之间；和多个n沟道晶体管，各连接在相应的奇数个逻辑反相电路之一与地端子之间；在奇数个逻辑反相电路中，第一逻辑反相电路与第二逻辑反相电路以反馈方式串联连接。第一校正电路包括：第一控制信号调整部分，其包括用于确定第一控制信号的最大电压的恒定电压降低元件，和用于确定第一控制信号的特性的第一晶体管，第一晶体管的栅极接收第一指定电压；和第一电阻器部分，其包括具有彼此不同的电阻值温度依赖性的两种类型电阻器元件，电阻器元件串联连接。第一恒定电压降低元件，第一晶体管，和第一电阻器部分串联连接在电源端子和地端子之间。第一控制信号从第一控制信号调整部分与第一电阻器部分之间的连接点输出，并向每一p沟道晶体管的栅极输入。第二校正电路包括：第二控制信号调整部分，其包括用于确定第二控制信号的最小电压的恒定电压降低元件，和用于确定第二控制信号的特性的第二晶体管，第二晶体管的栅极接收第二指定电压；和第二电阻器部分，其包括具有彼此不同的电阻值温度依赖性的两种类型电阻器元件，电阻器元件串联连接。第二恒定电压降低元件，第二晶体管，和第二电阻器部分串联连接在电源端子和地端子之间。第二控制信号从第二控制信号调整部分与第二电阻器部分之间的连接点输出，并向每一n沟道晶体管的栅极输入。
本发明提供一种校正电路，其用于产生控制信号以校正由产品条件和物理条件包括电源电压和温度所引起的晶体管特性中的变化。在这种校正电路中，具有不同的电阻值温度依赖特性(例如，一个电阻器有正的温度依赖性，一个电阻器有负的温度依赖性)的两种类型电阻器互相串联连接，由此制成具有理想的温度依赖性的电阻器部分。因此，能控制由电阻器的温度依赖性引起的延迟时间中的分散。
根据本发明，接收指定的栅极电压的晶体管与包括按二极管连接的晶体管的恒定电压降低元件串联连接。接收指定的栅极电压的晶体管，用作确定校正电路的输出电压特性的元件。恒定电压降低元件用来控制从校正电路输出的最大可能电压和最小可能电压，以防止延迟电路因电阻器产品参数中的分散而不工作。
根据本发明，接收指定的栅极电压的晶体管，与附加的包含按二极管连接(或正向偏置的二极管)的晶体管的恒定电压降低元件并联连接。在校正电路的输出电压向所希望的电压变化的同时，附加的恒定电压降低元件能确定校正电压的特性。因此，当校正电路有待用功能并从待用状态释放时，校正电路的输出电压能快速变化至所希望的电压。
因此，本发明提供稳定的延迟时间，而不顾及电源电压，温度，产品参数或诸如此类因素中的分散。而且，能任意控制电路对电源电压，温度产品参数或诸如此类因素中的分散的依赖关系，从而确定延迟时间。在具有待用功能的半导体集成电路中快速操作延迟电路的情况下，功率消耗可以降低。在增强电路例如电荷泵或诸如此类包含根据本发明的环形振荡器电路的情况下，能限制最大工作电流。
因此，这里描述的本发明能形成这种优势，即提供校正电路，延迟电路和环形振荡器电路，用来控制由电阻器的温度依赖特性引起的延迟时间中的分散，防止延迟电路因电阻器的产品参数而不工作，并且，当校正电路具有待用功能时，在待用—释放状态下用来使校正电路的输出电压变化至所希望的电压。
在阅读和了解下面参考附图的详细描述后，对技术人员来说，本发明的这些和其他优点将变得很明显。
附图说明
图1示出根据本发明的一个示例的延迟电路的电路图；
图2示出根据本发明的一个示例的校正电路的电路图；
图3A示出根据本发明的一个示例的第一校正电路的电流—电压特性图；
图3B示出根据本发明的一个示例的第二校正电路的电流—电压特性图；
图4示出根据本发明的另一示例的校正电路的电路图；
图5示出根据本发明的又一示例的环形振荡器电路的电路图；
图6示出常规延迟电路的电路图；
图7示出常规延迟电路的电路的定时图；
图8示出另一常规延迟电路时的电路图；
图9A示出常规第一校正电路；
图9B示出常规第二校正电路；
图10A示出常规第一校正电路的电流—电压特性图；
图10B示出常规第二校正电路的电流—电压特性图；
图11A示出环境温度变化时的常规第一校正电路的电流—电压特性图；
图11B示出环境温度变化时的常规第二校正电路的电流—电压特性图；
图12A示出在常规第一校正电路中，环境温度与输出电压之间的关系图；
图12B示出在常规第二校正电路中，环境温度与输出电压之间的关系图；
图13A示出电源电压变化时的常规第一校正电路的电流—电压特性图；
图13B示出电源电压变化时的常规第二校正电路的电流—电压特性图；
图14A示出在常规第一校正电路中，电源电压与输出电压之间的关系图；
图14B示出在常规第二校正电路中，电源电压与输出电压之间的关系图；
图15A示出电阻变化时的常规第一校正电路的电流—电压特性图；
图15A示出电阻变化时的常规第二校正电路的电流—电压特性图；
图16示出具有待用功能的常规校正电路的电路图。
具体实施方式
下面将参考附图，举例描述本发明。
图1示出根据本发明一个示例延迟电路40。前面讨论的有关图8和16的相同元件有着相同的参考号码，下面将省略对它们的详细描述。
延迟电路40包括第一校正电路10和第二校正电路20，替代图8所示的延迟电路200中的第一校正电路210和第二校正电路220。包含在反相电路205a中的p沟道晶体管204a的栅极，接收第一校正电路10中产生的电压(控制信号)。包含在反相电路205b中的n沟道晶体管204b的栅极，接收第二校正电路20中产生的电压(控制信号)。除这些点以外，延迟电路40具有与延迟电路200的电路相同的结构。
图2示出根据本发明一个示例的校正电路系统30的电路结构。
校正电路系统30包括第一校正电路10和第二校正电路20，替代图16所示的第一校正电路210和第二校正电路220。图2所示的第一校正电路10和第二校正电路20对应于图1所示的第一校正电路10和第二校正电路20。
第一校正电路10和第二校正电路20产生控制信号，用于校正包含在逻辑反相电路203中的至少一个晶体管的特性变化(即逻辑反相电路203的特性变化)。
第一校正电路10包括：晶体管部分1，其包含多个晶体管1a至1e；和电阻器部分2，其包含两种类型电阻器2a和2b。晶体管部分1和电阻器部分2以此顺序串联连接在电源端子与地端子之间。晶体管部分1与电阻器部分2之间的连接点(PO节点)输出电压(控制信号)PO。
第一校正电路10的晶体管部分1包括第一晶体管部分(控制信号调整部分)6和第二晶体管部分7。第一晶体管部分6包括p沟道晶体管1b，其中，栅极和漏极相互连接(二极管连接)，并连接至p沟道晶体管1d。p沟道晶体管1c串联连接至p沟道晶体管1b，其栅极连接至指定电位的地端子GND。p沟道晶体管1c用作确定控制信号的特性元件，p沟道晶体管1b用作恒定电压降低元件，其具有确定控制信号最大电压的功能。
第二晶体管部分7包括与第一晶体管部分6共享的p沟道晶体管1b，和按二极管连接并串联连接至p沟道晶体管1b的p沟道晶体管1d，以及按二极管连接并串联连接至p沟道晶体管1d的p沟道晶体管1e。包含在第二晶体管部分7中的p沟道晶体管1d和1e，与包含在第一晶体管部分6中的p沟道晶体管1c并联连接。p沟道晶体管1d和1e用作另一恒定电压降低元件，其具有确定控制信号最大电压的功能。
p沟道晶体管1a串联连接在p沟道晶体管1b与电源端子之间，作为阻断电源端子至地端子之间的DC电流路径的开关元件。p沟道晶体管1a的栅极，当电路在待用一释放状态时，接收GND电平(L电平)的CEB信号，当电路在待用状态时，接收VCC电平(H电平)的CEB信号。这样，当电路处于待用状态时，可阻断从电源端子流向地端子的发射电流。
在第一校正电路10的电阻器部分2中，电阻器2a和2b串联连接。电阻器2a具有负的温度依赖性(负温度系数)，电阻器2b具有正的温度依赖性(正温度系数)。具有负温度依赖性的电阻器的例子是多晶硅电阻器。具有正温度依赖性的电阻器的例子是由包含加入杂质的多晶硅形成的扩散电阻器。
具有负温度依赖性的电阻器2a与具有正温度依赖性的电阻器2b的串联连接，提供一个具有理想温度依赖性的电阻器。例如，能够产生不具有温度依赖性的电阻器。如图2所示的电阻器部分2的结构，使电阻的温度依赖特性对第一校正电路10中的输出电压的影响受到控制。
第二校正电路20包括：晶体管部分3，其包含多个晶体管3a至3e；以及电阻器部分4，其包含两种类型电阻器4a和4b。电阻器部分4和晶体管部分3以此顺序串联连接在电源端子和地端子之间。晶体管部分3与电阻器部分4之间的连接点(NO节点)输出电压(控制信号)NO。
第二校正电路20的晶体管部分3包括第一晶体管部分(控制信号调整部分)8和第二晶体管部分9。第一晶体管部分8包括n沟道晶体管3b，其中，栅极和漏极相互连接(二极管连接)，并连接至n沟道晶体管3c。n沟道晶体管3c串联连接至n沟道晶体管3b，其栅极连接至指定电位的地端子GND。n沟道晶体管3c用作确定控制信号特性的元件，n沟道晶体管3b用作恒定电压降低元件，其具有确定控制信号最小电压的功能。
第二晶体管部分9包括与第一晶体管部分8共享的n沟道晶体管3b，按二极管连接的并串联连接至n沟道晶体管3b的n沟道晶体管3d，以及按二极管连接的并串联连接至n沟道晶体管3d的n沟道晶体管3e。包含在第二晶体管部分9中的n沟道晶体管3d和3e，与包含在第一晶体管部分8中的n沟道晶体管3c并联连接。n沟道晶体管3d和3e用作另一恒定电压降低元件，其具有确定控制信号最小电压的功能。
n沟道晶体管3a串联连接在n沟道晶体管3b与电源端子之间，作为阻断电源端子与地端子之间的DC电流路径的开关元件。当电路在待用—释放状态时，CEB信号为GND电平(L电平)，当电路在待用状态时，CEB信号为VCC电平(H电平)。n沟道晶体管3a的栅极接收由反相电路5反相的CEB信号。这样，当电路处于待用状态时，可阻断从电源流向地端子的发射电流。
在第二校正电路20的电阻器部分4中，电阻器4a和4b串联连接。电阻器4a具有负的温度依赖性(负的温度系数)，电阻器4b具有正的温度依赖性(正的温度系数)。
具有负温度依赖性的电阻器4a与具有正温度依赖性的电阻器2b的串联连接，提供一个具有理想温度依赖性的电阻器。例如，能够产生不具有温度依赖性的电阻器。如图2所示的电阻器部分4的结构，使电阻的温度依赖特性对第二校正电路20中的输出电压的影响受到控制。
下面，将描述具有上述结构校正电路系统30中的第一校正电路10和第二校正电路20的操作。第一校正电路10的输出电压由晶体管部分1的电流—电压特性和电阻器部分2的电流—电压特性确定。第二校正电路20的输出电压由晶体管部分3的电流—电压特性和电阻器部分4的电流—电压特性确定。
图3A示出包括在第一校正电路10中的晶体管部分1和电阻器部分2的电流—电压特性图。图3B示出包括在第二校正电路20中的晶体管部分3和电阻器部分4的电流—电压特性图。
在图3A中，关于晶体管部分1的电流—电压特性，水平轴表示PO输出电压。当PO输出电压在GND电平时，晶体管部分1两端之间的电压差为VCC-GND。当PO输出电压在VCC电平时，晶体管部分1两端之间的电压差为0。垂直轴表示流过晶体管部分1的电流。关于电阻器部分2的电流—电压特性，水平轴表示PO输出电压。当PO输出电压在GND电平时，电阻器部分2两端之间的电压差为0。当PO输出电压在VCC电平时，电阻器部分2两端之间的电压为VCC-GND。垂直轴表示流过电阻器部分2的电流。
在图3B中，关于晶体管部分3的电流—电压特性。水平轴表示NO输出电压。当NO输出电压在GND电平时，晶体管部分3两端之间的电压差为O。当NO输出电压在VCC电平时，晶体管部分3两端之间的电压差为VCC-GND。垂直轴表示流过晶体管部分3的电流。关于电阻器部分4的电流—电压特性，水平轴表示NO输出电压。当NO输出电压在GND时，电阻器部分4两端之间的电压差为0。垂直轴表示流过电阻器部分4的电流。
图3A中的特性61表示包括在第—校正电路10中的晶体管部分1的电流—电压特性，图3B中的特性63表示包括在第二校正电路20中的晶体管部分3的电流—电压特性。图3A中的特性62表示包括在第一校正电路10中的电阻器部分2的电流—电压特性，图3B中的特性64表示包括在第二校正电路20中的电阻器部分4的电流—电压特性。特性67(图3A)是包括在第二晶体管部分7中的按二极管连接的p沟道晶体管1b，p沟道晶体管1d和p沟道晶体管1e串联连接的电流—电压特性。特性69(图3B)是包括在第二晶体管部分9中的按二极管连接的n沟道晶体管3b，n沟道晶体管3d和n沟道晶体管3e串联连接的电流—电压特性。特性61b(图3A)表示包括在第一校正电路10中的p沟道晶体管1b本身的电流—电压特性。特性63b(图3B)表示包括在第二校正电路20中的n沟道晶体管3b本身的电流—电压特性。
在第一校正电路10中，晶体管部分1和电阻器部分2相互串联连接。因此，图3A所示特性61和特性62的交点e10表示输出电压E和从第一校正电路10来的输出电路。在第二校正电路20中，晶体管部分3和电阻器部分4相互串联连接。因此，图3B所示的特性63和特性64的交点e12表示输出电压F和从第二校正电路20来的输出电路。为了比较，图3A和3B也分别示出当从图9A和9B所示的常规第一和第二校正电路210和220输出具有相同电平的电压E和F时，晶体管301的电流—电压特性401和晶体管303的电流—电压特性403。
在第一校正电路10中，p沟道晶体管1b的栅极和漏极在同一节点上(二极管连接)。因此，图2所示PO节点的输出电压受p沟道晶体管1b的阈值电压限制。因此，PO输出电压的最大值受p沟道晶体管1b的电流—电压特性61b限制，结果是如图3A所示的最大值为电压e4。即使例如包括在p沟道晶体管1b中的电阻器部分2的电阻分散，结果是图3A所示的电阻器部分2的电流—电压特性在“α”方向分散，图2所示的PO节点也会提供一个为电压e4(图3A)或更小的输出。从PO节点(图2)输出的电压，输入至延迟电路40(图1)的p沟道晶体管204a的栅极。由于这个电压低于或等于电压e4(图3A)，它代于或等于p沟道晶体管204a(图1)的阈值电压，所以，p沟道晶体管204a不截止。
同样，在第二校正电路20中，n沟道晶体管3b和栅极和漏极在同一节点上(二极管连接)。因此，从图2所示NO节点输出的电压受n沟道晶体管3b的阈值电压限制。因此，NO输出电压的最小值受n沟道晶体管3b的电流—电压特性63b限制，结果是最小值如图3B所示的电压e8。即使例如包括在第二校正电路20中的电阻器部分4的电阻分散，结果是图3B所示的电阻器部分4的电流—电压特性64在“β”方向分散，图2所示的NO节点也会提供一个为电压e8(图3B)或更大的输出。NO节点(图2)的输出电压，输入至延迟电路40(图1)的n沟道晶体管204b的栅极。由于这个电压高于或等于电压e8(图3B)，它高于n沟道晶体管204b(图1)的阈值电压，所以，n沟道晶体管204b不截止。
根据这个例子，即使包括在校正电路系统30的电阻器的特性分散，p沟道晶体管204a或者n沟道晶体管204b都不截止，因此，延迟电路40能适当地工作，因为从PO节点输出的电压低于p沟道晶体管204a的阈值电压，从NO节点输出的电压高于N沟道晶体管204b的阈值电压。
如上所述，在图16所示的第一校正电路210中，当PO节点上的电压变化至待用—释放状态的输出电压时，向连接至PO节点的负载的充电电流，从图3A所示电流—电压特性410的饱和电流区e9改变至饱和区e10。
在这个例子的第一校正电路10中，包括在第二晶体管部分7(图2)中的按二极管连接的p沟道晶体管1b，p沟道晶体管1d和p沟道晶体管1e串联连接的电流—电压特性67(图3A)，示出由p沟道晶体管1b，1d和1e阈值的和值从电源电压减小的输出特性。第二晶体管部分7并联连接至第一晶体管部分6。因此，当PO节点上的电压变化至待用—释放状态的输出电压时，向连接至PO节点的负载充电的电流，从电流—电压特性61(图3A)的标高e1至e2至e3变化。
由第一校正电路10中的从标高e1至e2至e3(图3A)变化的电流，从PO节点对负载的充电，明显地比第一校正电路210中的由饱和电流区e9至饱和区e10变化的电流所进行的充电快很多。在充分得到与常规第一校正电路210大致相同的充电时间的情况下，能减小从标高e1至e2至e3变化的电流。不必要像常规第一校正电路210要求的那样，建立许多饱和区电流，因此，当提供输出电压E(图3A)时，可以减小从电源端子流至地端子的发射电流。
同样，在常规第二校正电路220(图16)中，当NO节点上的电压变化至待用—释放状态中的输出电压电平时，对连接至NO节点的负载充电的电流，从图3B所示的电流—电压特性403的饱和区e11变化至饱和区e12。
在这个例子的第二校正电路20中，包括在晶体管部分9(图2)中的串联连接的按二极管连接的n沟道晶体管3b、n沟道晶体管3d和n沟道晶体管3e的电流—电压特性69(图3B)示出了一输出特性，它是地电压加上n沟道晶体管3b、3d和3e的阈值电压之和。第二晶部分9并联连接至第一晶体管部分8。因此，当NO节点上的电压变化至待用—释放状态中的输出电压电平时，对连接至NO节点的负载充电的电流，从电流—电压特性63(图3B)的标高e5变化至e6至e7。
由第二校正电路20中的从标高e5至e6至e7变化的电流，从NO节点对负载充电，很明显比常规第二校正电路220中的由从饱和区e11至饱和区e12变化的电流所进行的充电快很多。在第二校正电路20中，在充分得到与常规第二校正电路220大致相同的充电时间的情况下，能减小从标高e5至e6至e7变化的电流。不必要像常规第二校正电路220要求的那样，建立许多饱和区电流，因此，当提供输出电压F(图3B)时，可以减小从电源端子流至地端子发射电流。
因此，第一校正电路10和第二校正电路20，与常规的第一和第二校正电路210和220相比较，能在待用功能被释放时对它的输出负载快速充电。第一校正电路10和第二校正电路20也减小电路的工作电流。
在这个例子中，第一校正电路10和第二校正电路20的各个输出电压由晶体管部分1和3的电流—电压特性以及电阻器部分3和4的电流—电压特性确定。即使由于例如环境温度，产生参数和电源电压中的分散而使晶体管的特性分散，但延迟电路的延迟时间中的分散能被抑制。
在这个例子中，使用按二极管连接的p沟道晶体管1b，p沟道晶体管1e，n沟道晶体管3d和n沟道晶体管3e。代之，也可使用正向偏置的二极管。
图4示出根据本发明另一示例的校正电路系统31的电路配置。这里，将描述一个例子，其在PO节点或NO节点上的电压变化至待用—释放状态的输出电压时，不要求高速。
校正电路系统31是图2所示校正电路系统30的修改。校正电路系统31不包括校正电路系统30中包含的恒定电压降低元件p沟道晶体管1d，p沟道晶体管1e，n沟道晶体管3d和n沟道晶体管3e。
在图4所示第一校正电路10中，多个晶体管1a至1c和包括两个电阻器2a和2b的电阻器部分2以此顺序串联连接在电源端子与地端子之间。
当PO节点或NO节点上的电压在待用—释放状态变化至输出电压电平时，校正电路系统31不要求具有高速。因此，第一校正电路10没有图2所示的第二晶体管部分7。第一校正电路10包括：p沟道晶体管1a，用作开关元件P沟道晶体管1b，其栅极和漏极相互连接(二极管连接)，用作恒定电压降低元件；和p沟道晶体管1c，其栅极连接至地电压GND，用作确定控制信号特性的元件。p沟道晶体管1a，1b和1c以此顺序从电源端子串联连接。图4所示的电阻器部分2具有与图2所示的电阻器部分2相同的结构。
同样，第二校正电路20没有图2所示的晶体管部分9。第二校正电路20包括：n沟道晶体管3a，用作开关元件；n沟道晶体管3b，其栅极和漏极相互连接(二极管连接)，用作恒定电压降低元件；和n沟道晶体管3c，其栅极连接至指定的电源电压VCC，用作确定控制信号特性的元件。N沟道晶体管3a，3b和3c以此顺序从电源端子串联连接。图4所示的电阻器部分4，具有与图2所示电阻器部分4相同的结构。
在第一校正电路10中，图4所示的p沟道晶体管1a，在待用—释放信号CEB输入至p沟道晶体管1c的情况下，可以省略。在第二校正电路20中，在待用—释放信号CEB的反相信号输入至n沟道晶体管3c的情况下，图4所示的n沟道晶体管3a可以省略。p沟道晶体管1a和p沟道晶体管1b可彼此交换。n沟道晶体管3a和n沟道晶体管3b可彼此交换。
图5示出根据本发明的又一示例的环形振荡器电路的电路配置。
环形振荡器电路50包括：串联连接的奇数个反相电路55；第一校正电路10；第二校正电路20；和反相电路56。每个反相电路55包括：逻辑反相电路53，其具有互补地连接成一对的n沟道晶体管52；p沟道晶体管54a，其连接在逻辑反相电路53与电源端子之间；和n沟道晶体管54b，其连接在逻辑反相电路53与地端子之间。最后级反相电路55的输出部分以反馈方式连接至第一级反相电路55的输入部分，也连接至反相电路56的输出部分。
第一校正电路10和第二校正电路20产生控制信号，用于校正包含在逻辑反相电路53中的至少一个晶体管的特性变化(就是说，逻辑反相电路53的特性变化)。
每个反相电路55的P沟道晶体管54a的栅极接收第一校正电路10中产生的电压(控制信号)。每个反相电路55的n沟道晶体管54b的栅极接收第二校正电路20中产生的电压(控制信号)。第一校正电路10和第二校正电路20具有上述结构。
在环形振荡器电路50中，使用第一校正电路10和第二校正电路20，由此实现稳定的频率输出，而不管电压，温度，产品参数等等中的分散。
在上述实施例中，使用第一校正电路和第二校正电路两者。根据本发明的电路可以只包括它们当中的一个。
如上所述，本发明提供一种校正电路，其用于产生控制信号以校正由包括电源电压和温度的产品条件和物理条件所引起的晶体管的特性变化。在这种校正电路中，具有不同的电阻值温度依赖特性的两种类型电阻器(例如，具有正的温度依赖性的电阻器和具有负的温度依赖性的电阻器)相互串联连接，因此，产生具有理想温度依赖性的电阻器部分。由此，能控制由电阻器的温度依赖性所引起的延迟时间中的分散。
根据本发明，接收指定栅极电压的晶体管和包含按二极管连接(或正向偏置的二极管)的恒定电压降低元件，串联连接。接收指定栅极电压的晶体管，用作确定校正电路的输出电压特性的元件。恒定电压降低元件用于控制从校正电路输出的最大可能电压和最小可能电压，以防止延迟电路因电阻器的产品参数中的分散而不工作。
根据本发明，接收指定栅极电压的晶体管和包含按二极管连接(或正向偏置的二极管)的晶体管的恒定电压降低元件，并联连接。当从校正电路来的输出电压变化至理想电压时，校正电路的特性能由附加的恒定电压降低元件确定。因此，当校正电路具有待用功能并能从待用状态释放时，从校正电路来的输出电压能快速地变化至理想电压。
因此，本发明提供一种稳定的延迟时间，而不管电源电压，温度，产品参数等等中的分散。此外，能任意地控制电路对电源电压，温度，产品参数等等中的分散的依赖性，以确定延迟时间。在具有待用功能的半导体集成电路中快速操作延迟电路的情况下，能减小功率消耗。在增强电路例如电荷泵或诸如此类包括根据本发明的环形振荡器电路的情况下，能限制最大工作电流。
对熟悉技术的人员来说，是能够在不脱离本发明的范围和精神的情况下做出各种修改的。因此，权利要求的范围并不限于说明书的内容，权利要求能够更宽的加以解释。

Claims (16)

1.一种校正电路，其用于产生控制信号以校正第一晶体管的特性变化，其特征在于包括：
控制信号调整部分，其包括用于确定控制信号的最大电压和最小电压二者之一的恒定电压降低元件，和用于确定控制信号的特性的第二晶体管，第二晶体管的栅极接收指定的电压；和
电阻器部分，其包括具有彼此不同的电阻值温度依赖特性的两种类型电阻器元件，电阻器元件串联连接，
其中：
恒定电压降低元件、第二晶体管和电阻器部分串联连接在电源端子和地端子之间，和
控制信号从控制信号调整部分与电阻器部分之间的连接点输出。
2.根据权利要求1所述的校正电路，其特征在于：
进一步包括另一恒定电压降低元件，其用于确定控制信号的最大电压和最小电压二者之一，其中第二晶体管和另一恒定电压降低元件并联连接。
3.根据权利要求2所述的校正电路，其特征在于：
恒定电压降低元件和另一恒定电压降低元件包括按二极管连接的晶体管和正向偏置的二极管两者之一。
4.根据权利要求1所述的校正电路，其特征在于：
两种类型电阻器元件是多晶硅电阻器元件和包含掺入的杂质的多晶硅形成的扩散电阻器元件。
5.根据权利要求1所述的校正电路，其特征在于：
进一步包括开关元件，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和开关元件串联连接。
6.根据权利要求1所述的校正电路，其特征在于：
恒定电压降低元件是按二极管连接的第一p沟道晶体管，
第二晶体管是第二p沟道晶体管，指定的电压是地电压，
电阻器部分的两端之一连接至地端子，和
控制信号从控制信号调整部分与电阻器部分的另一端之间的连接点输出。
7.根据权利要求2所述的校正电路，其特征在于：
恒定电压降低元件是按二极管连接的第一p沟道晶体管，
第二晶体管是第二p沟道晶体管，指定的电压是地电压，
另一恒定电压降低元件包括多个串联连接的第三p沟道晶体管，多个p沟道晶体管每个都按二极管连接，
电阻器部分的两端之一连接至地端子，和
控制信号从电阻器部分的另一端与第二晶体管和另一恒定电压降低元件的并联连接部分之间的连接点输出。
8.根据权利要求6所述的校正电路，其特征在于：
进一步包括第三p沟道晶体管，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和第三p沟道晶体管串联连接。
9.根据权利要求7所述的校正电路，其特征在于：
进一步包括第四p沟道晶体管，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和第四p沟道晶体管串联连接。
10.根据权利要求1所述的校正电路，其特征在于：
恒定电压降低元件是按二极管连接的第一n沟道晶体管，
第二晶体管是第二n沟道晶体管，指定的电压是电源电压，
电阻器部分的两端之一连接至电源端子，和
控制信号从控制信号调整部分与电阻器部分的另一端之间的连接点输出。
11.根据权利要求2所述的校正电路，其特征在于：
恒定电压降低元件是按二极管连接的第一n沟道晶体管，
第二晶体管是第二n沟道晶体管，指定的电压是电源电压，
另一恒定电压降低元件包括多个串联连接的第三n沟道晶体管，多个n沟道晶体管每个都按二极管连接，
电阻器部分的两端之一连接至电源端子，和
控制信号从电阻器部分的另一端与第二晶体管和另一恒定电压降低元件的并联连接部分之间的连接点输出。
12.根据权利要求10所述的校正电路，其特征在于：
进一步包括第三n沟道晶体管，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和第三n沟道晶体管串联连接。
13.根据权利要求11所述的校正电路，其特征在于：
进一步包括第四n沟道晶体管，其用于阻断电源端子和地端子之间的直流电流路径，其中，恒定电压降低元件、第二晶体管、电阻器部分和第四n沟道晶体管串联连接。
14.一种延迟电路，其特征在于包括：
逻辑反相电路；
校正电路，其用于产生控制信号以校正逻辑反相电路的特征变化；和
连接在逻辑反相电路与电源端子之间的第一晶体管，
其中，校正电路包括：
控制信号调整部分，其包括用于确定控制信号的最大电压和最小电压二者之一的恒定电压降低元件，和用于确定控制信号的特性的第二晶体管，第二晶体管的栅极接收指定的电压；和
电阻器部分，其包括具有彼此不同的电阻值温度依赖特性的两种类型电阻器元件，电阻器元件串联连接，
其中：
恒定电压降低元件、第二晶体管和电阻器部分串联连接在电源端子和地端子之间，和
控制信号从控制信号调整部分与电阻器部分之间的连接点输出。
15.一种延迟电路，其特征在于：
第一逻辑反相电路；
与第一逻辑反相电路串联连接的第二逻辑反相电路；
第一校正电路，其用于产生第一控制信号以校正在第一逻辑反相电路中的特性变化；
第二校正电路，其用于产生第二控制信号以校正在第二逻辑反相电路中的特性变化；
连接在第一逻辑反相电路与电源端子之间的p沟道晶体管；和
连接在第二逻辑反相电路与地端子之间的n沟道晶体管，
其中：
第一校正电路包括：
第一控制信号调整部分，其包括用于确定第一控制信号的最大电压的恒定电压降低元件，和用于确定第一控制信号的特性的第一晶体管，第一晶体管的栅极接收第一指定电压；和
第一电阻器部分，其包括具有彼此不同的电阻值温度依赖性的两种类型电阻器元件，电阻器元件串联连接，
其中：
第一恒定电压降低元件、第一晶体管和第一电阻器部分串联连接在电源端子和地端子之间，和
第一控制信号从第一控制信号调整部分与第一电阻器部分之间的连接点输出，并输入到p沟道晶体管的栅极，
第二校正电路包括：
第二控制信号调整部分，其包括用于确定第二控制信号的最小电压的恒定电压降低元件，和用于确定第二控制信号的特性的第二晶体管，第二晶体管的栅极接收第二指定电压；和
第二电阻器部分，其包括具有彼此不同的电阻值温度依赖性的两种类型电阻器元件，电阻器元件串联连接，
其中：
第二恒定电压降低元件、第二晶体管和第二电阻器部分串联连接在电源端子和地端子之间，和
第二控制信号从第二控制信号调整部分与第二电阻器部分之间的连接点输出，并输入到n沟道晶体管的栅极。
16.一种环形振荡器电路，其特征在于：
包括：
串联连接的奇数个逻辑反相电路；
第一校正电路，其用于产生第一控制信号以校正奇数个逻辑反相电路中的特性变化；
第二校正电路，其用于产生第二控制信号以校正奇数个逻辑反相电路中的特性变化；
多个p沟道晶体管，每个p沟道晶体管连接在相应的奇数个逻辑反相电路之一与电源端子之间；和
多个n沟道晶体管，每个n沟道晶体管连接在相应的奇数个逻辑反相电路之一与地端子之间，其中：
在奇数个逻辑反相电路中，第一逻辑反相电路与第二逻辑反相电路以反馈方式串联连接，
第一校正电路包括：
第一控制信号调整部分，其包括用于确定第一控制信号的最大电压的恒定电压降低元件，和用于确定第一控制信号的特性的第一晶体管，第一晶体管的栅极接收第一指定电压；和
第一电阻器部分，其包括具有彼此不同的电阻值温度依赖性的两种类型电阻器元件，电阻器元件串联连接，
其中：
第一恒定电压降低元件、第一晶体管和第一电阻器部分串联连接在电源端子和地端子之间，和
第一控制信号从第一控制信号调整部分与第一电阻器部分之间的连接点输出，并向p沟道晶体管的栅极输入，
第二校正电路包括：
第二控制信号调整部分，其包括用于确定第二控制信号的最小电压的恒定电压降低元件，和用于确定第二控制信号的特性的第二晶体管，第二晶体管的栅极接收第二指定电压；和
第二电阻器部分，其包括具有彼此不同的电阻值温度依赖性的两种类型电阻器元件，电阻器元件串联连接，
其中：
第二恒定电压降低元件、第二晶体管和第二电阻器部分串联连接在电源端子和地端子之间，和
第二控制信号从第二控制信号调整部分与第二电阻器部分之间的连接点输出，并输入到n沟道晶体管的栅极。
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