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CN1438701A - 半导体基底上的接合垫结构 - Google Patents

半导体基底上的接合垫结构 Download PDF

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Abstract

本发明公开了一种半导体基底上的接合垫结构，设置于一有电路的半导体基底上，包括：至少一第一介电层、数个金属栅层、数个第一插塞、一第二介电层、数个第二插塞以及一保护层。第一介电层形成于基底上，具有数个平行排列的长条形开口的金属栅层分别镶嵌于第一介电层内，同时通过第一介电层内的第一插塞使金属栅层彼此构成电性连接并与基底的电路构成电性连接。然后，内部镶嵌有顶部金属层的第二介电层形成于第一介电层上，同时通过设置于第二介电层内的第二插塞以电性连接顶部金属层与金属栅层。最后，一保护层设置于金属层周边上方，此保护层具有一开口而露出顶部金属层，以作为打线过程中与金属线接合的部分。

Description

半导体基底上的接合垫结构
技术领域
本发明是有关于半导体集成电路接合技术，特别是有关于一种能够防止龟裂(crack)、剥离(peeling)的接合垫(bonding pad)结构。
背景技术
现今的半导体制作过程中，随着组件尺寸缩小化的发展以及提高组件操作速度的需求，具有低电阻常数和高电子迁移阻抗的铜金属，已逐渐被应用来作为金属内连线的材料，取代以往的铝金属制作工艺。其中配合铜金属的镶嵌式(damascene)内连线技术不仅可达到内连线的缩小化并且可减少时间延迟(RC delay)，同时也解决了铜金属蚀刻不易的问题，因此已成为现今多重内连线主要的发展趋势。
然而，在主要电路区域形成镶嵌式铜内连线的同时，亦在上述外围的接合垫(bonding pad)区域形成大面积的铜金属构造。而形成于最外侧的金属层，是经打线机(bonder)以金属线将该金属层连接于导架(lead frame)的相对应的导脚。换句话说，最外侧的金属层是作为内部电路与外接信号导脚间的接口，而外接信号不外乎就是电源信号、接地信号、或输入/输出信号等等。
以下配合图1及图2说明公知接合垫的结构。首先，请参照图1，其表示出公知接合垫结构的剖面图。其中，标号100为一半导体基底，其上有若干半导体组件所构成的电路，此处为作图方便，仅绘出一平整基底。一第一介电层102形成于此基底100上以作为金属间介电层(inter-metal dielectric，IMD)，例如是低介电材料层。两层铜金属层101，分别镶嵌于该金属间介电层102内，以作为电性连接上述电路的金属垫，且数个铜金属插塞101a设置于第一介电层101中的介层洞(via hole)102a内，使得金属层101彼此构成电性连接并与基底100的电路(未绘示)构成电性连接。之后，在第一介电层102上形成一第二介电层104，例如二氧化硅层。同样地，一顶部金属层105镶嵌于第二介电层104表面且铜金属插塞(plug)105a设置于第二介电层104中的介层洞104a内，使得顶部金属层105与上述金属层101构成电性连接。在顶部金属层105周边上方，形成一钝态(passivation)保护层106，以保护顶部金属层105在后续封装(package)制程中不受到损害。该保护层106具有一开口106a而露出该金属层105表面以作为后续打线机的金属线接合的部分。
然而，请参照图2，其绘出打线之后第一介电层102与金属层101的俯视图，由于由低介电材料所构成的第一介电层102，机械强度低且附着性(bondability)不佳，在经过打线机施加的机械应力及超音波振荡的双重作用之后，第一介电层102发生龟裂及剥离的现象，如图2所示。更严重者，整个顶部金属层105及金属层101会被打线机的金属线掀起而脱离介电层(未绘示)而形成陷坑(crater)，造成半导体装置失效。
另外，其它公知做法有形成网状的插塞结构或形成网状的金属层结构来解决上述的问题，然而却无法有效改善上述应力及超音波震荡的双重冲击，而无法提高打线的效率(yield)。
发明内容
有鉴于此，本发明的目的在于提供一种接合垫的结构，设置于一有电路的半导体基底上，其表面具有数个平行排列的长条形开口的金属栅层作为接合垫及金属垫，增加金属层与介电层的界面，以降低介电层承受的应力及增加介电层与接合垫及金属垫之间的附着性，有效防止龟裂、剥离或形成陷坑的情形发生。
根据上述的目的，本发明提供一种接合垫的结构，设置于一有电路的半导体基底上，此接合垫结构包括：一介电层，形成于基底表面上；一金属栅层，其表面具有数个平行排列的长条形开口，镶嵌于介电层内，且与基底表面接触，用以电性连接电路；以及一保护层，设置于金属栅层周边上方，此保护层具有一开口而露出金属栅层，以作为接合的部分。其中，长条形开口的宽度在0.6到4.0微米的范围之间，且长条形开口之间间距在1.0到5.0微米的范围之间。
又根据上述的目的，本发明提供一种接合垫的结构，设置于一有电路的半导体基底上，此接合垫结构包括：至少一第一介电层，形成于基底表面上；数个金属栅层，每一金属栅层表面具有数个平行排列的长条形开口，且分别镶嵌于第一介电层内；数个第一插塞，分别设置于第一介电层内，用以使金属栅层彼此构成电性连接并与基底的电路构成电性连接；一第二介电层，形成于第一介电层上；一顶部金属层，镶嵌于第二介电层内；数个第二插塞，设置于第二介电层内，用以使顶部金属层与金属栅层构成电性连接；以及一保护层，设置于金属层周边上方，保护层具有一开口而露出顶部金属层，以作为接合的部分。其中，长条形开口的宽度在0.6到4.0微米的范围之间，且长条形开口之间间距在1.0到5.0微米的范围之间。再者，数个金属栅层彼此对应排列且每一金属栅层的长条形开口的长度方向大体相同，或金属栅层彼此对应排列且任两相邻上述金属栅层的长条形开口的长度方向大体垂直。
所述第一介电层是低介电材料层。
所述金属栅层是铜金属层。
所述长条形开口的宽度在0.6到4.0微米的范围之间。
所述长条形开口之间间距在1.0到5.0微米的范围之间。
所述第一插塞是由铜金属所制成。
所述第二介电层是二氧化硅层。
所述顶部金属层是一铜金属层。
所述顶部金属层与金属栅层结构相同。
所述第二插塞是由铜金属所制成。
所述保护层是氮化硅层及二氧化硅层的一种。
所述金属栅层彼此对应排列且每一金属栅层的长条形开口的长度方向大体相同。
所述金属栅层彼此对应排列且任两相邻金属栅层的长条形开口的长度方向大体垂直。
上述的配置方式增加了金属层与介电层的界面，降低了介电层承受的应力并增加了介电层与接合垫及金属垫之间的附着性，可以有效防止龟裂、剥离或形成陷坑的情形发生，进一步强化了金属接合垫与介电层的附着性，并进一步提高了打线过程的产品的产量。
附图说明
图1是公知接合垫结构的剖面图；
图2是打线之后第一介电层与金属层的俯视图；
图3是根据本发明第一实施例的接合垫结构的俯视图；
图4是根据图3中I-I’线的接合垫结构剖面示意图；
图5是根据本发明第二实施例的接合垫的结构剖面示意图。
图6和图7是图5中两金属栅层一种配置方式的俯视图。
图8和图9是图5中两金属栅层另一种配置方式的俯视图。
图中标号说明：
100、200、300～半导体基底；
101～金属层；
101a、105a、301a、305a～金属插塞；
102、302～第一介电层；
102a、104a、302a、304a～介层洞；
104、304～第二介电层；
105、305～顶部金属层；
106、204、306～保护层；
106a、204b、306a～开口；
201、301～金属栅层；
201b、301b～长条形开口；
202～介电层。
具体实施方式
为了让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图3-图9，作详细说明如下：
首先，请参照图3，其绘出根据本发明第一实施例的接合垫结构的俯视图，标号201表示一作为接合垫(bonding pad)的金属栅层，例如一铜金属层，其表面具有数个平行排列的长条形开口201b。标号204表示为一钝态(passivation)保护层，例如氮化硅层及二氧化硅层的一种，用以保护接合垫201在后续封装(package)过程中不受到损害。此长条形开口201b的宽度在0.6到4.0微米(μm)的范围之间，且长条形开口201b彼此之间间距在1.0到5.0微米的范围之间。此外，在本实施例中，较佳的宽度为1.0微米，且较佳的间距为1.5微米。然而，开口201b的宽度及间距并不仅限于以上所述，可依照介电层202与金属栅层201的材料特性，如机械强度及附着性，作适当的调整。
接下来，请参照图4，其绘出根据图3中I-I’线的接合垫结构剖面示意图。标号200为一半导体基底，例如一硅基底，其上形成若干半导体组件所构成的电路，此处为简化制图，仅绘出一平整基底。在基底200表面上形成一介电层202，例如二氧化硅层。金属栅层201，镶嵌于介电层202内，且与基底200表面接触，用以电性连接上述电路(未绘示)。接着，一保护层204，设置于金属栅层201周边上方，且保护层204具有一开口204b而露出金属栅层201表面，作为后续打线(bonding)过程中，与打线机的金属线接合部分。
本发明的接合垫的结构，其特征在于以一金属栅层结构作为接合垫以取代公知技术中实心或网格状(mesh)结构的接合垫，用以大幅增加金属接合垫与介电层的界面。如此在进行打线接合时，打线机施加的机械应力及超音波振荡对介电层的冲击可减到最低，因此可有效防止龟裂、剥离的现象，甚至是接合垫被打线机的金属线拔离而形成陷坑的现象。
以下配合图5、6、7、8、9说明本发明第二实施例的接合垫的结构，设置于一形成电路的半导体基底上。
首先，请参照图5，其绘出根据本发明第二实施例的接合垫的结构剖面示意图。其中，标号300为一半导体基底，其上有若干半导体组件所构成的电路，此处为简化制图，仅绘出一平整基底。两层第一介电层302形成于此基底300上以作为金属间介电层，例如是低介电材料层。本实施例中，由于使用相同的低介电材料，故仅绘出绘出一第一介电层302以简化制图。数个铜金属栅层301，镶嵌于金属间介电层302内，以作为电性连接上述电路的金属垫，此金属栅层的结构及尺寸与第一实施例所述的结构相同，在此不加以赘述。另外，数个铜金属插塞301a设置于第一介电层302中的介层洞302a内，使得两层金属栅层301彼此构成电性连接并与基底300的电路(未绘示)构成电性连接。之后，在第一介电层302上形成一第二介电层304，例如二氧化硅层。同样地，一顶部金属层305镶嵌于第二介电层304内，作为大线接合时的接合垫。接着，数个铜金属插塞305a设置于第二介电层304中的介层洞304a内，使得顶部金属层305与金属栅层301构成电性连接。此外，本实施例的顶部金属层305与金属栅层301的结构相同，亦即具有数个平行排列的长条形开口。然而，顶部金属层305亦可为一实心金属层。最后，在顶部金属层305周边上方，形成一钝态保护层306，以保护顶部金属层305在后续封装制程中不受到损害。该保护层306具有一开口306a而露出顶部金属层305表面以作为后续打线机的金属线(未绘示)接合的部分。
由于第二实施例所使用的接合垫及金属垫结构与第一实施例的接合垫结构相同(亦即，使用金属栅层的结构)，故具有第一实施例所述的优点。
再者，请参照图6、7、8、9、，其分别绘出绘出图5中两金属栅层301两种不同配置方式的俯视图。
首先，请参照图6，其绘出两金属栅层301的俯视图，标号301b表示为长条形的开口。此种配置方式是两金属栅层301彼此对应排列且每一金属栅层301的长条形开口301b的长度方向大体相同，如图7所示。此图7是绘出根据图6的配置方式的俯视图。
接着，请参照图8，其同样绘出两金属栅层301的俯视图。此种配置方式是两金属栅层301彼此对应排列且两相邻的金属栅层301的长条形开口301b的长度方向大体垂直，如图9所示。此图9是根据图8的配置方式的俯视图。
另外，上述实施例是以两金属栅层作为金属垫的接合垫结构来说明，然而并未限制于此，包含两层金属垫以上的接合垫结构亦可由本发明而达到本发明的目的。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，可作更动与润饰，因此本发明的保护范围以本专利申请权利要求书为准。

Claims (19)

1.一种半导体基底上的接合垫结构，设置于一有电路的半导体基底上，接合垫结构包括一介电层，一金属栅层和一保护层，其特征在于，
该介电层，形成于所述基底表面上；
该金属栅层，镶嵌于所述介电层内，其表面具有数个平行排列的长条形开口，且与所述基底表面接触，它们之间电性连接所述电路；以及
该保护层，设置于所述金属栅层周边上方，所述保护层具有一开口而露出该金属栅层，作为接合的部分。
2.根据权利要求1所述的半导体基底上的接合垫结构，其特征在于，所述介电层是二氧化硅层。
3.根据权利要求1所述的半导体基底上的接合垫结构，其特征在于，所述金属栅层是一铜金属层。
4.根据权利要求1所述的半导体基底上的接合垫结构，其特征在于，所述长条形开口的宽度在0.6到4.0微米的范围之间。
5.根据权利要求1所述的半导体基底上的接合垫结构，其特征在于，所述长条形开口之间间距在1.0到5.0微米的范围之间。
6.根据权利要求1所述的半导体基底上的接合垫结构，其特征在于，所述保护层是氮化硅层及二氧化硅层的一种。
7.一种半导体基底上的接合垫的结构，设置于一有电路的半导体基底上，该接合垫结构包括至少一第一介电层，数个金属栅层，数个第一插塞，一第二介电层，一顶部金属层，数个第二插塞和一保护层，其特征在于，
该第一介电层，形成于所述基底表面上；
所述数个金属栅层，分别镶嵌于所述第一介电层内，且每一金属栅层表面具有数个平行排列的长条形开口；
所述数个第一插塞，分别设置于所述第一介电层内，所述金属栅层彼此构成电性连接并与所述基底的电路构成电性连接；
该第二介电层，形成于所述第一介电层上；
该顶部金属层，镶嵌于所述第二介电层内；
所述数个第二插塞，设置于所述第二介电层内，所述顶部金属层与金属栅层构成电性连接；以及
该保护层设置于所述金属层周边上方，该保护层具有一开口而露出所述顶部金属层，形成接合部分。
8.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述第一介电层是低介电材料层。
9.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述金属栅层是铜金属层。
10.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述长条形开口的宽度在0.6到4.0微米的范围之问。
11.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述长条形开口之间间距在1.0到5.0微米的范围之间。
12.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述第一插塞是由铜金属所制成。
13.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述第二介电层是二氧化硅层。
14.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述顶部金属层是一铜金属层。
15.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述顶部金属层与金属栅层结构相同。
16.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述第二插塞是由铜金属所制成。
17.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述保护层是氮化硅层及二氧化硅层的一种。
18.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述金属栅层彼此对应排列且每一金属栅层的长条形开口的长度方向相同。
19.根据权利要求7所述的半导体基底上的接合垫结构，其特征在于，所述金属栅层彼此对应排列且任两相邻金属栅层的长条形开口的长度方向垂直。
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