CN1392566A

CN1392566A - 以低功耗工作的半导体存储器

Info

Publication number: CN1392566A
Application number: CN02104669A
Authority: CN
Inventors: 冈本武郎; 山内忠昭; 松本淳子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-06-15
Filing date: 2002-02-10
Publication date: 2003-01-22
Anticipated expiration: 2022-02-10
Also published as: TW536698B; JP5041631B2; US20020191472A1; JP2002373490A; CN1213436C; US6512715B2; DE10161048A1; KR20020096844A; KR100468513B1

Abstract

本发明的课题是，内部电源电路(100)在低功耗模式下通过经晶体管(214、224、234、244)将内部电源布线(118、128、138、166)的每一个与外部电源布线(90)或接地布线(95)导电性地连接，生成内部电源电压(VDDP、VDDS、VPP、VBB)。与此相对应，由于在低功耗模式下停止对参照电压发生电路(110、120、130、160)、缓冲电路(112、122、132)、内部电源电压发生电路(116、126)和电压升压电路(136)的工作电流的供给，故可削减内部电源电路(100)的功耗。

Description

以低功耗工作的半导体存储器

(一)技术领域

本发明涉及半导体存储器，更特定地说，涉及能以低功耗工作的半导体存储器。

(二)背景技术

近年来，为了适应安装到以电池驱动为前提的便携式装置等上的需要，要求能以低功耗驱动的半导体存储器。为了适应这样的要求，在半导体存储器中具备低功耗模式，该低功耗模式用来在要求数据读出或数据写入等的通常工作的通常模式时以外，将内部电路的大部分设定为等待工作状态，以削减功耗。即，根据来自外部的工作要求，通过切换通常模式和低功耗模式，可谋求半导体存储器的低功耗化。

由于在低功耗化中低电压工作是有效的，故存在从外部供给的外部电源电压的电平也下降的趋势。例如，在现有的通用系统中，使用了3.3V系列(3.0V～3.6V)的外部电源电压，但作为与低电压工作对应的类型，使用2.7V系列(2.7V～3.0V)或2.5V系列(2.5V～2.7V)的外部电源电压。

另一方面，随着低功耗化的进展，发生内部电源电压用的内部电源电路的功耗对于半导体存储器整体的功耗的比率增加了。再者，由于伴随低电压工作、内部电源电流的功率效率下降，故有必要导入不仅使作为内部电源电压的供给目的地的内部电路处于等待状态以削减功耗、而且也削减内部电源电路本身的功耗的更强有力的低功耗模式。

即使在这样的低功耗模式中，也希望其模式进入不使用特别的进入方法、而是能以共用现有的控制系统的形态来执行。再者，也希望能平稳地转向低功耗模式和恢复到通常模式。

再者，在如上所述应用各种电平的外部电源电压的情况下，为了使半导体存储器的设计具有通用性，必须具有能适应不同电平的外部电源电压的结构。例如，即使应用不同电平的外部电源电压，也对内部电源电路要求能同样地维持内部电源电压的控制响应性的结构。

再者，根据被组装半导体存储器的系统内的接口规格，由于必须适应1.8V系列的TTL(晶体管-晶体管逻辑)电平的I/O(输入/输出)信号电平，故即使在信号输入电路中，也希望作成能输入不同的I/O信号电平的结构。

另一方面，在以通用的方式设计成能适应各种工作条件、例如外部电源电压电平或I/O信号电平的半导体存储器中，在利用掩模切换等以硬件的方式固定被应用的工作条件的情况下，也必须作成能从半导体存储器的外部容易地检测该已被固定的工作条件的结构。

(三)发明内容

本发明的目的在于，提供能进行低功耗工作的半导体存储器。

本发明的另一目的在于，提供能适应各种电平的外部电源电压和I/O信号来工作的半导体存储器。

本发明的再一目的在于，在设计成能适应各种工作条件的半导体存储器中，提供能从外部容易地检测被应用的工作条件的结构。

如果归纳本发明，则本发明是一种具有通常模式和低功耗模式的半导体存储器，具备：内部电路，用来执行数据读出工作、数据写入工作和数据保持工作；第1外部电源布线，接受第1外部电源电压的供给；第2外部电源布线，接受比第1外部电源电压低的第2外部电源电压的供给；内部电源布线，用来对内部电路传递内部电源电压；以及内部电源电路，接受第1和第2外部电源电压，生成内部电源电压。内部电源电路包含：参照电压生成部，用来接受第1和第2外部电源电压，生成与内部电源电压的目标电平对应的参照电压；第1电流隔断开关，用来在低功耗模式时隔断参照电压生成部的工作电流；内部电源电压发生部，在通常模式时，根据内部电源电压与参照电压的比较，将内部电源电压维持为目标电平，同时在低功耗模式时停止工作；以及连接开关，用来接受第1和第2外部电源电压，在低功耗模式时将第1和第2外部电源布线的一方与内部电源布线导电性地连接。

较为理想的是，连接开关包含导电性地连接在第1外部电源布线与内部电源布线之间的N沟道场效应晶体管，在低功耗模式时，对N沟道场效应晶体管的栅施加第1外部电源电压。

此外，较为理想的是，连接开关包含导电性地连接在第2外部电源布线与内部电源布线之间的P沟道场效应晶体管，在低功耗模式时，对P沟道场效应晶体管的栅施加第2外部电源电压。

在这样的半导体存储器中，由于在低功耗模式时能在使参照电压生成部和内部电源电压生成部的工作停止的状态下生成内部电源电压，故可削减内部电源电路本身的功耗。

或者，较为理想的是，还具备用来保持伴随第1指令从外部输入的模式设定的模式寄存器。模式设定包含是否进行从通常模式转移到低功耗模式的指定，在模式设定中指定了进行转移的情况下，响应于第2指令开始低功耗模式。

由此，根据由一般的模式寄存器进行的模式设定，可有选择地设定是否转移到低功耗模式。

特别是，第2指令是用来指示低功耗模式的开始的专用指令。

或者，特别是，内部电路包含：配置成行列状的多个存储单元；多条字线，分别对应于多个存储单元的行而被配置，有选择地被激活；以及多条位线，分别对应于多个存储单元的列而被配置，与对应于已被激活的字线的存储单元的每一个连接。第2指令是用来指示数据保持工作的刷新指令，在刷新指令的开始后，在各字线被非激活的状态下，开始低功耗模式。由此，可避开内部电路呈不稳定状态的期间，从通常模式转移到低功耗模式。

或者，特别是，还具备控制电路，该控制电路用来在低功耗模式时与第2指令的输入前从被设定为第1电平的外部控制信号的第1电平向第2电平的变化对应地指示向通常模式的恢复。

或者，特别是，还具备第1和第2电平分别与第1和第2外部电源电压的各一方相对应地接受外部控制信号来生成内部控制信号的内部控制信号生成电路。内部控制信号生成电路包含：第1缓冲器，在低功耗模式下工作，用第1外部电源电压来驱动；第2缓冲器，在通常模式下工作，用来接受用内部电源电压来驱动的外部控制信号；以及逻辑电路，根据由第1和第2缓冲器中的已工作的一方接受的外部控制信号，将内部控制信号设定为内部电源电压和第2外部电源电压的某一方。控制电路响应于内部控制信号而对恢复作出指示。

由此，即使在低功耗模式中也能准确地反映外部控制信号的电平转移来生成内部控制信号。因而，能可靠地从低功耗模式恢复到通常模式。

或者，较为理想的是，内部电源电路还包含：缓冲部，被设置在参照电压生成部与内部电源电压发生部之间，用来将来自参照电压生成部的参照电压传递给内部电源电压发生部；以及第2电流隔断开关，用来在低功耗模式时隔断缓冲部的工作电流。

由此，由于经缓冲部将参照电压传递到内部电源电压发生部，故可抑制因噪声等引起的参照电压的变动。

此外，较为理想的是，缓冲部包含用来控制工作电流量的工作电流控制部。工作电流控制部将从低功耗模式转移到通常模式的期间内的工作电流量设定成比通常模式时为大。

特别是，在这样的结构中，参照电压生成部在低功耗模式下将参照电压设定为第2外部电源电压，转移期间相当于参照电压为规定电平以下的期间。

由此，在从低功耗模式恢复到通常模式时，由于能高速地使参照电压上升，故可快速地使内部电源电压恢复。

本发明的另一结构的半导体存储器是一种能切换外部电源电压的电平的半导体存储器，具备：内部电路，用来执行数据读出工作、数据写入工作和数据保持工作；外部电源布线，接受外部电源电压的供给；内部电源布线，用来对内部电路传递内部电源电压；以及内部电源电路，接受外部电源电压，为了将内部电源电压维持为目标电平而对内部电源布线供给内部电源电流。为了与外部电源电压的电平无关地将内部电源电压的控制响应性维持为相同，根据外部电源电压的电平来切换内部电源电路中的内部电源电流的供给工作。

因而，由于能根据外部电源电压的电平来切换内部电源电流的供给工作，故可与外部电源电压的电平无关地维持内部电源电压的控制响应性。

较为理想的是，内部电源电路包含：参照电压生成部，接受外部电源电压，生成与目标电平对应的参照电压；电压比较部，在内部节点上生成对应于参照电压与内部电源电压的比较结果的电压；以及内部电源电流供给部，被配置在外部电源布线与内部电源布线之间，用来与外部电源电压的电平无关地以同样的电流供给能力对内部电源布线供给内部电源电流。内部电源电流供给部在外部电源电压的电平比目标电平高的情况下，根据内部节点的电压供给内部电源电流，同时在外部电源电压的电平与目标电平相当的外部电源电压直接连接模式时，导电性地连接外部电源布线与内部电源布线，供给内部电源电流。

特别是，在这样的结构中，内部电源电流供给部具有：第1驱动晶体管，被配置在外部电源布线与内部电源布线之间，用来将与内部节点的电压对应的电流作为内部电源电流供给内部电源布线；第2驱动晶体管，在外部电源电压直接连接模式时导通，导电性地连接外部电源布线与内部电源布线；以及连接开关，在外部电源电压直接连接模式时导通，导电性地结合使第1驱动晶体管导通用的电压与内部节点。

由此，即使在具有直接连接外部电源布线与内部电源布线来供给内部电源电压的外部电源电压直接连接模式的情况下，也能与外部电源电压的电平无关地维持内部电源电压的控制响应性。

此外，较为理想的是，内部电源电路具有：参照电压生成部，接受外部电源电压，生成与目标电平对应的参照电压；电压比较部，在内部节点上生成对应于参照电压与内部电源电压的比较结果的电压；电流隔断开关，在外部电源电压的电平与目标电平相当的情况下，隔断电压比较部的工作电流；驱动晶体管，被配置在外部电源布线与内部电源布线之间，用来将与内部节点的电压对应的电流作为内部电源电流供给内部电源布线；以及连接开关，在外部电源电压的电平与目标电平相当的外部电源电压直接连接模式时导通，导电性地结合使驱动晶体管导通用的电压与内部节点之间。

由此，可削减外部电源电压直接连接模式时的功耗。

或者，较为理想的是，内部电源电路包含：电压比较部，在第1内部节点上生成与对应于目标电平的参照电压与内部电源电压的比较结果对应的电压；以及内部电源电流供给部，被配置在外部电源布线与内部电源布线之间，用来根据第1内部节点的电压，对内部电源布线供给内部电源电流。内部电源电流供给部与外部电源电压的电平无关地以同样的电流供给能力供给内部电源电流。

更为理想的是，内部电源电流供给部具有：第1驱动晶体管，被配置在外部电源布线与内部电源布线之间，用来将与第1内部节点的电压对应的电流作为内部电源电流供给内部电源布线；第2驱动晶体管，被配置在外部电源布线与内部电源布线之间，用来将与第2内部节点的电压对应的电流作为内部电源电流供给内部电源布线；栅电路，用来根据外部电源电压的电平导电性地连接第1和第2内部节点；以及连接开关，与栅电路互补地导通，导电性地结合使第2驱动晶体管导通用的电压与第2内部节点。

此外，较为理想的是，内部电源电路包含：电压比较部，在第1内部节点上生成与对应于目标电平的参照电压与内部电源电压的比较结果对应的电压；驱动晶体管，被配置在外部电源布线与内部电源布线之间，用来将与第1内部节点的电压对应的电流作为内部电源电流供给内部电源布线；以及第1工作电流控制部，根据外部电源电压的电平切换供给电压比较部的工作电流量。

在这样的半导体存储器中，在被应用的外部电源电压的电平比内部电源电压高的情况下，即使切换外部电源电压的电平，也能维持内部电源电压的控制响应性。

更为理想的是，内部电源电路还包含在进行数据保持用的自刷新指令执行时对电压比较部供给规定的工作电流用的第2工作电流控制部。规定的工作电流比由第1工作电流控制部供给的工作电流量小，在自刷新指令执行时，停止由第1工作电流控制部供给工作电流。

因而，通过在内部电路的消耗电流小的自刷新指令执行时减少电压比较电路的工作电流，可进一步削减功耗。

此外，较为理想的是，在通常模式时，内部电源电压比外部电源电压高，内部电源电路包含：第1检测部，在激活时和备用时的两种情况下工作，用来检测内部电源电压比目标电平低的情况；第2检测部，在备用时工作，用来检测内部电源电压比目标电平低的情况；第3检测部，除了对于内部电路的自刷新指令执行时外，响应于第1检测部的检测结果而工作，用来检测内部电源电压比目标电平低的情况；第1升压单元，响应于第2和第3检测部的检测结果而工作，使外部电源电压升压，供给内部电源电流；以及第2升压单元，响应于第1检测部的检测结果而工作，使外部电源电压升压，供给内部电源电流。第2升压单元与第1升压单元比较，每单位时间能供给的内部电源电流大。

更为理想的是，第1升压单元具有：振荡部，响应于第2和第3检测部的检测结果，用来生成具有恒定周期的泵时钟；泵工作部，响应于泵时钟，将第1节点的电压设定成比外部电源电压高；传递晶体管，导电性地连接在第1节点与内部电源布线之间；以及栅升压部，响应于泵时钟，将传递晶体管的栅电压设定成比外部电源电压高。泵工作部具有：第1泵电容器，连接在被输入泵时钟的第2节点与第1节点之间；时钟传递电路，根据外部电源电压的电平而形成为工作状态，将泵时钟传递给第3节点；以及第2泵电容器，连接在第1节点与第3节点之间。

特别是，时钟传递电路响应于在测试模式时被输入的信号，被强制地设定为工作状态。

或者，较为理想的是，第1升压单元具有：第1振荡部，响应于第2和第3检测部的检测结果，用来生成具有第1周期的第1泵时钟；第1泵工作部，响应于第1泵时钟，将第1节点的电压设定成比外部电源电压高；第1传递晶体管，导电性地连接在第1节点与内部电源布线之间；以及第1栅升压部，响应于第1泵时钟，将第1传递晶体管的栅电压设定成比外部电源电压高。第2升压单元具有：第2振荡部，响应于第1检测部的检测结果，用来生成具有比第1周期长的第2周期的第2泵时钟；第2泵工作部，响应于第2泵时钟，将第4节点的电压设定成比外部电源电压高；第2传递晶体管，导电性地连接在第4节点与内部电源布线之间；以及第2栅升压部，响应于第2泵时钟，将第2传递晶体管的栅电压设定成比外部电源电压高，第1和第2栅升压部根据外部电源电压的电平，切换来自外部电源电压的升压量。

在这样的半导体存储器中，在对外部电源电压进行升压来生成内部电源电压的情况下，通过根据外部电源电压的电平来切换来自第1和第2升压单元的电流供给能力，即使切换外部电源电压的电平，也能维持内部电源电压的控制响应性。

或者，较为理想的是，上述第1升压单元具有：振荡部，响应于上述第2和第3检测部的检测结果，用来生成具有规定周期的泵时钟；以及泵电路，用来利用使用了上述泵时钟的充电泵工作供给上述内部电源电流。振荡部具有：以循环状连接的奇数个倒相器；以及连接在倒相器间的延迟元件。特别是，延迟元件包含在半导体衬底上形成的扩散电阻。

因而，由于可与外部电源电压的电平无关地稳定维持泵时钟的周期，故可抑制对于内部电源电压的控制的外部干扰。

或者，较为理想的是，内部电源电路包含：连接开关，用来在低功耗模式时导电性地连接外部电源布线与内部电源布线；以及电流隔断开关，用来在低功耗模式时隔断第1、第2和第3检测部的工作电流。由此，可削减低功耗模式时的功耗。

本发明的再一结构的半导体存储器是一种有选择地应用多个工作条件中的1个的半导体存储器，具备工作测试控制电路，用来在工作测试时根据具有多位的信号的特定的组合，指示规定测试的启动。工作测试控制电路包含：第1测试进入电路，用来响应于特定的组合，激活第1测试进入信号；以及测试进入无效化电路，在指定了多个工作条件中的特定的工作条件的情况下，用来强制地使第1测试进入信号非激活。工作测试控制电路响应于第1测试进入信号的激活，启动规定测试。

因而，根据在工作测试时是否能启动规定测试，可简单地检测是否指定了特定的工作条件。

较为理想的是，工作测试控制电路还包含响应于与特定的组合不同的多位的其它的组合、用来激活第2测试进入信号的第2测试进入电路。工作测试控制电路响应于第1和第2测试进入信号的某一个的激活，启动规定测试。

由此，即使在指定了特定的工作条件的情况下，也能启动规定测试。

此外，较为理想的是，各工作条件与被供给的外部电源电压的电平相对应。由此，在可应用不同的电平的外部电源电压的情况下，可简单地检测是否应用了特定的外部电源电压。

或者，较为理想的是，各工作条件与被输入输出的信号的振幅电压相对应。由此，在可应用不同的电压电平的输入输出信号的情况下，可简单地检测是否应用了特定的电压电平的输入输出信号。

通过参照附图的后述的本发明的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。

(四)附图说明

图1是示出本发明的实施例1的半导体存储器的整体结构的概略框图。

图2是说明通常模式和深功率下降模式中的内部电源电压的设定的图。

图3是说明在模式寄存器置位中使用的地址位的结构的图。

图4是说明对深功率下降模式的进入方式的一例的时序图。

图5是说明对深功率下降模式的进入方式的另一例的时序图。

图6是图1中示出的内部电源电路的结构的框图。

图7是图6中示出的参照电压发生电路的结构的电路图。

图8是图6中示出的缓冲电路的结构的电路图。

图9是图6中示出的外部输入信号用参照电压发生电路的结构的电路图。

图10是示出内部时钟启动信号生成电路的结构的电路图。

图11是示出恢复到通常模式时响应性高的缓冲电路的结构的电路图。

图12是示出功率导通复位信号生成电路的结构的电路图。

图13是说明与外部电源电压电平对应的内部电源电压的设定电平的差别的图。

图14是示出实施例2的与外围电路电源电压对应的的参照电压发生电路的结构的电路图。

图15是说明实施例2的对缓冲电路的电流供给的电路图。

图16是示出实施例2的内部电源电压发生电路的结构的电路图。

图17是示出实施例2的内部电源电压发生电路的结构的电路图。

图18是示出实施例2的电压升压电路的结构的框图。

图19是示出图18中示出的环形振荡器的结构的电路图。

图20是示出图18中示出的非常时用检测部的结构的电路图。

图21是示出图18中示出的泵电路的结构的电路图。

图22A和22B是说明图21中示出的泵电路的工作用的时序图。

图23是示出实施例3的测试模式控制电路的结构的电路图。

图24是示出实施例3的变形例的外部电源电压电平检测电路的结构的电路图。

具体实施方式

以下，参照附图，详细地说明本发明的实施例。再有，假定图中的同一符号表示同一或相当的部分。

实施例1

参照图1，本发明的实施例1的半导体存储器1000具备存储器阵列部10。存储器阵列部10包含存储单元阵列20、行选择部30以及列选择部和读出放大器40。

存储单元阵列20具有被配置成行列状的多个存储单元MC。存储单元MC的结构不作特别限定，可将各种类型的DRAM(动态随机存取存储器)单元应用于本申请的发明。

与存储单元MC的各行对应地配置执行行选择用的字线WL。与存储单元MC的各列对应地配置位线对BLP。位线对BLP具有互补的位线BL和/BL。在各存储单元行中，存储单元MC的每一个与位线BL和/BL的某一方连接。在图1中，代表性地示出了对于1个存储单元的字线和位线对的配置。

行选择部30按照地址信号有选择地激活与选择行对应的字线WL。与选择行对应的存储单元的每一个与位线BL或/BL连接。列选择部和读出放大器40包含在各位线对BLP中放大位线BL与/BL的电压差的读出放大器和按照地址信号选择对应于选择列的位线对BLP用的列选择部。

半导体存储器1000还具备输入初级电路50、外围电路控制部60、存储器阵列部控制电路70、75和输出电路80。

输入初级电路50从外部接受总括地表示时钟、指令、地址和写入数据的输入信号。外围电路控制部60生成执行由经输入初级电路50传递的输入信号表示的指令用的控制信号，传递给存储器阵列部控制电路70、75等的内部电路。

在从外部输入的指令中包含：指示数据读出的读指令READ；指示数据写入的写指令WRITE；更新模式寄存器的保持内容用的模式寄存器置位指令MRS；不特别指示工作状态的非操作指令NOP；激活特定的存储体用的存储体激活指令ACT；使特定的存储体成为预充电状态用的存储体预充电指令PRE；自动刷新指令AREF；以及自刷新指令SREF。

自动刷新指令AREF和自刷新指令SREF指示防止在存储单元阵列20中已被存储的数据的消失用的数据保持工作(刷新工作)。

在刷新工作时，按顺序激活字线WL，利用读出放大器执行对于与已被激活的字线对应的存储单元的数据的读出、放大和再写入。

加入到数据读出或数据写入那样的随机存取工作中指示自动刷新指令AREF。另一方面，在电池备份期间等的备用期间内，为了保持在存储器阵列部10中的存储信息而指示自刷新指令SREF。

外围电路控制部60具有模式寄存器65。在模式寄存器65中，保持构成与从外部被指示的模式寄存器置位指令MRS对应地输入的地址的地址位的每一个。根据在模式寄存器65中已被保持的地址位，执行等待时间的设定或与字符串工作有关的设定等。

存储器阵列部控制电路70响应于由外围电路控制部60生成的行系列工作控制信号SGr，控制对于存储器阵列部10的列系列的工作。存储器阵列部控制电路75响应于由外围电路控制部60生成的列系列工作控制信号SGc，控制对于存储器阵列部10的列系列的工作。

输出电路80在输入了读指令READ的情况下，对外部输出来自存储器阵列部10的读出数据。

半导体存储器1000还具备内部电源电路100。内部电源电路100分别从外部电源布线90和接地布线95接受外部电源电压Ext.Vdd和接地电压Vss，生成内部电源电压。

内部电源电压包含字线电压VPP、衬底电压VBB、单元板电压VCP、位线电压VBL、外围电路电源电压VDDP和存储器阵列电源电压VDDS。将单元板电压VCP和位线电压VBL设定为存储器阵列电源电压VDDS的1/2的电平。

再者，内部电源电路100生成外部输入信号用参照电压VREFI。输入初级电路50根据外部输入信号用参照电压VREFI识别输入信号的高电平/低电平。

对存储器阵列部10供给字线电压VPP、衬底电压VBB、单元板电压VCP和位线电压VBL。对存储器阵列部控制电路70和75供给存储器阵列电源电压VDDS。对外围电路控制部60供给外围电路电源电压VDDP。

外围电路控制部60根据从外部输入的规定指令，使半导体存储器1000转移到低功耗模式。在低功耗模式时，外围电路控制部60使功率削减信号PCUTe激活为高电平。内部电源电路100中的功耗响应于功率削减信号PCUTe的激活而被削减。

再有，如以下的说明中可知，本发明的实施例1的低功耗模式比利用自刷新指令SREF等以存储器阵列部10中的存储数据保持为前提的现有的低功耗模式更进一步，追求进一步的低功耗工作。因而，以下特别将半导体存储器1000中的低功耗模式称为「深功率下降模式」。

其次，说明深功率下降模式中的内部电源电压电平的设定。

参照图2，在通常模式中，将外围电路电源电压VDDP设定为2.5V。因而，在外部工作电源电压为2.5V系列的情况下，按原样将外部电源电压Ext.Vdd作为外围电路电源电压VDDP来使用。在除此以外的情况下，例如在外部电源电压为2.7V系列的情况下，对外部电源电压Ext.Vdd进行降压，生成外围电路电源电压VDDP。

在深功率下降模式中，在外部电源电压Ext.Vdd为2.5V系列的情况下，外围电路电源电压VDDP与通常模式同样，可按原样使用外部电源电压Ext.Vdd。另一方面，在外部电源电压为2.7V系列的情况下，使外部电源电压Ext.Vdd降压Vtn，生成外围电路电源电压VDDP。关于深功率下降模式中的内部电源电压的生成，在后面将详细地说明，但Vtn相当于在内部电源电路100内配置的N型晶体管的阈值电压。

在通常模式中，对外部电源电压Ext.Vdd进行降压，将存储器阵列电源电压VDDS设定为2.0V。另一方面，在深功率下降模式中，与外围电路电源电压VDDP同样，将其设定为“Ext.Vdd-Vtn”。

在通常模式中，将位线电压VBL和单元板电压VCP设定为存储器阵列电源电压VDDS的1/2，即设定为1.0V。在深功率下降模式中，中止位线电压VBL和单元板电压VCP的供给，使对应的内部电源布线呈开路(Open)状态。

在通常模式中，将衬底电压VBB设定为-1.0V，在深功率下降模式中，将其设定为0V，即接地电压Vss。

在通常模式中，对外部电源电压Ext.Vdd进行升压，将字线电压VPP设定为3.7V。在深功率下降模式中，与外围电路电源电压VDDP同样，将字线电压VPP设定为Ext.Vdd或“Ext.Vdd-Vtn”。

再有，图2中示出的通常模式中的内部电源电压的设定电平不过是一例，即使在将这些内部电源电压设定为其它的电压电平的情况下，也可应用本申请的发明的深功率下降模式。

其次，说明对于深功率下降模式的进入方式。

图3中示出在模式寄存器置位中使用的地址位的结构。

参照图3，在模式寄存器65内保持由模式寄存器置位指令MRS输入的地址位A0～A11、BA0、BA1。

根据在模式寄存器65内已被保持的这些地址位，设定半导体存储器1000的工作状态的一部分。例如，在模式寄存器65内已被保持的地址位A0～A2表示字符串长度。此外，地址位A3表示字符串类型(连续/交替)的设定，地址位A4～A6表示相当于等待时间模式设定、即CAS等待时间的时钟循环数。此外，利用地址位A9表示写模式(1位写/字符串写)设定。

在半导体存储器1000中，使用在通常的模式寄存器置位中未使用的地址位来执行是否应用深功率下降模式。例如，使用在以上已叙述的模式寄存器置位中未使用的地址位A7和A8，在深功率下降模式的应用、即规定的条件齐备的情况下，执行设定进入深功率下降模式用的模式寄存器置位。

图4中示出半导体存储器1000中的对于深功率下降模式的进入方式的一例。

参照图4，与外部时钟EXTCLK同步地执行对于半导体存储器1000的指令CMD的输入。在时刻t0处，从外部指示自刷新指令SREF。在自刷新指令SREF输入时，将外部时钟启动信号EXTCKE设定为低电平。

响应于此，在半导体存储器1000内部，指示执行刷新工作，为了激活刷新对象的字线，将内部控制信号INTRAS激活为高电平，对与已被激活的字线对应的存储单元，执行数据读出、放大和再写入。

如果执行1次行系列工作，内部控制信号INTRAS从高电平变化为低电平，则响应于此，控制信号SOD在规定期间内被激活为高电平。在一度已被激活的控制信号SOD被非激活的时刻，假定在存储器阵列部10中全部的字线WL为非激活状态，各位线BL和/BL已被预充电。

在利用模式寄存器置位并应用了深功率下降模式的情况下，响应于控制信号SOD的非激活(高电平→低电平)，在时刻t1处，功率削减信号PCUTe被激活为高电平。与此相伴，切换内部电源电路100中的内部工作。其结果，将内部电源电压设定为与深功率下降模式对应的图2中示出的电压电平。

即，在利用模式寄存器置位指令MRS设定了深功率下降模式的应用的情况下，在要求了自刷新指令SREF时，至少在1次的行系列工作和位线预充电工作结束后，执行从通常模式到深功率下降模式的转移。

因而，可避开字线被激活、从存储单元读出了数据的期间，在存储器阵列部10呈稳定的状态下转移到深功率下降模式。

响应于外部时钟启动信号EXTCKE的激活(低电平→高电平)，执行从深功率下降模式到通常模式的恢复。即，响应于外部时钟启动信号EXTCKE的激活，功率削减信号PCUTe在时刻t2处被非激活为低电平。其结果是，深功率下降模式结束，再次切换内部电源电路100的内部工作。其结果是，内部电源电压被设定为与图2中示出的通常模式对应的电压电平。

再有，功率削减信号PCUTe的非激活状态(低电平)和激活状态(高电平)中的电压分别被设定为接地电压Vss和外部电源电压Ext.Vdd。

另一方面，在利用模式寄存器置位而没有应用深功率下降模式的情况下，执行原来的自刷新指令SREF，依次执行刷新工作。

图5中示出说明对深功率下降模式的进入方式的另一例的时序图。

参照图5，在利用模式寄存器置位并应用了深功率下降模式的情况下，也可使用自刷新指令SREF以外的规定的专用指令来执行向深功率下降模式的转移。

例如，在时刻t0处，输入作为该专用指令而被定义的深功率下降模式进入指令DPE。响应于此，在时刻t1’处，功率削减信号PCUTe被激活为高电平。

与图4的情况同样，响应于外部时钟启动信号EXTCKE的激活，执行从深功率下降模式到通常模式的恢复。即，响应于在时刻t2处外部时钟启动信号EXTCKE的激活，功率削减信号PCUTe被非激活为低电平。与此相伴，深功率下降模式结束，将内部电源电压设定为与通常模式对应的图2中示出的电压电平。

其次，说明图1中示出的内部电源电路100的结构。

首先，说明内部电源电路100中的与通常模式对应的部分的结构。

参照图6，内部电源电路100包含恒定电流发生电路102。恒定电流发生电路102对恒定电流供给线104和106供给恒定电流ICONST。

内部电源电路100还包含为了生成外围电路电源电压VDDP而设置的参照电压发生电路110、缓冲电路112和内部电源电压发生电路116。

参照电压发生电路110从恒定电流供给线106接受恒定电流ICONST的供给，生成与外围电路电源电压VDDP的目标电平对应的参照电压VREFPO。缓冲电路112根据来自参照电压发生电路110的参照电压VREFPO，在参照电压布线114上生成参照电压VREFP。

内部电源电压发生电路116对外部电源电压Ext.Vdd进行降压，在内部电源布线118上输出外围电路电源电压VDDP。在通常模式中，内部电源电压发生电路116根据外围电路电源电压VDDP与参照电压VREFP的比较，打算将外围电路电源电压VDDP维持为目标电平。

内部电源电路100还包含生成存储器阵列电源电压VDDS用的参照电压发生电路120、缓冲电路122和内部电源电压发生电路126。

参照电压发生电路120从恒定电流供给线106接受恒定电流ICONST的供给，生成与存储器阵列电源电压VDDS的目标电平对应的参照电压VREFSO。缓冲电路122根据来自参照电压发生电路120的参照电压VREFSO，在参照电压布线124上生成参照电压VREFS。

内部电源电压发生电路126对外部电源电压Ext.Vdd进行降压，在内部电源布线128上输出存储器阵列电源电压VDDS。在通常模式中，内部电源电压发生电路126根据存储器阵列电源电压VDDS与参照电压VREFS的比较，打算将存储器阵列电源电压VDDS维持为目标电平。

内部电源电路100还包含生成字线电压VPP用的参照电压发生电路130、缓冲电路132和电压升压电路136。

参照电压发生电路130从恒定电流供给线106接受恒定电流ICONST的供给，生成与字线电压VPP的目标电平对应的参照电压VREFDO。缓冲电路132根据来自参照电压发生电路130的参照电压VREFDO，在参照电压布线134上生成参照电压VREFD。

电压升压电路136对外部电源电压Ext.Vdd进行升压，在内部电源布线138上输出字线电压VPP。在通常模式中，电压升压电路136根据字线电压VPP与参照电压VREFD的比较，打算将字线电压VPP维持为目标电平。

分别与图2中示出的通常模式中的外围电路电源电压VDDP、存储器阵列电源电压VDDS和字线电压VPP的设定电平对应地决定参照电压VREFPO、VREFP；VREFSO、VREFS；VREFDO、VREFD。

可应用一般的结构的电压降压电路(VDC)作为对外部电源电压Ext.Vdd进行降压的内部电源电压发生电路116和126。

内部电源电路100还包含接受存储器阵列电源电压VDDS来生成单元板电压VCP的VCP发生电路140和生成位线电压VBL的VBL发生电路145。VCP发生电路140和VBL发生电路145例如由带有微调功能的分压电路构成，接受从内部电源布线128供给的存储器阵列电源电压VDDS，生成单元板电压VCP和位线电压VBL。

内部电源电路100还包含衬底电压发生电路160。衬底电压发生电路160接受外部电源电压Ext.Vdd而工作，在内部电源布线168上生成负电压的衬底电压VBB。衬底电压发生电路160例如由充电泵电路构成。

通过作成这样的结构，将通常模式中的内部电源电压设定为图2中示出的电压电平。

其次，说明内部电源电路100中的与深功率下降模式对应的部分的结构。

内部电源电路100还包含：PMOS晶体管210，用来在深功率下降模式中隔断缓冲电路112的工作电流；NMOS晶体管212，用来在深功率下降模式中导电性地结合在参照电压布线114与接地电压Vss之间；以及NMOS晶体管214，用来在深功率下降模式中导电性地结合在内部电源布线118与外部电源电压Ext.Vdd之间。

PMOS晶体管210导电性地结合在外部电源电压Ext.Vdd与缓冲电路112之间，在栅上接受功率削减信号PCUTe。NMOS晶体管212导电性地结合在参照电压布线114与接地电压Vss之间，在栅上接受功率削减信号PCUTe。NMOS晶体管214导电性地连接在外部电源布线90与内部电源布线118之间，在栅上接受功率削减信号PCUTe。

再有，在本实施例中，作为用作连接开关的场效应晶体管的代表例，应用了MOS晶体管。

内部电源电路100还包含：对于存储器阵列电源电压VDDS生成系统而配置的PMOS晶体管220和NMOS晶体管222、224；以及与字线电压VPP发生系统对应地配置的PMOS晶体管230和NMOS晶体管232、234。

NMOS晶体管222和232与NMOS晶体管212同样地被配置。NMOS晶体管224和234与NMOS晶体管214同样地被配置。NMOS晶体管214、224和234的阈值电压相当于图2中标记的Vtn。此外，如果配置在栅上接受功率削减信号的反转信号/PCUTe的PMOS晶体管来代替NMOS晶体管234，则可将深功率下降模式中的字线电压VPP设定为外部电源电压Ext.Vdd。

通过作成这样的结构，在深功率下降模式中，使内部电源电压发生电路116、126和电压升压电路136的工作停止，将外围电路电源电压VDDP、存储器阵列电源电压VDDS和字线电压VPP设定为Ext.Vdd-Vtn。其结果是，在深功率下降模式中，也不需要分别对内部电源电压发生电路116、126和电压升压电路136输入的参照电压VREFP、VREFS、VREFD的生成。因而，在深功率下降模式中，利用晶体管212、222和232分别将参照电压VREFP、VREFS、VREFD固定为接地电压Vss。

与此相伴，也不需要在前级配置的参照电压发生电路110、120、130和缓冲电路112、122、132的工作，可削减这些电路组的功耗。

内部电源电路100还包含：NMOS晶体管200，用来在深功率下降模式中隔在恒定电流发生电路102与接地电压Vss之间；以及PMOS晶体管202，用来在深功率下降模式中隔在外部电源电压Ext.Vdd与恒定电流供给线106之间。

NMOS晶体管200导电性地结合在恒定电流发生电路102与接地电压Vss之间，在栅上接受功率削减信号PCUTe。PMOS晶体管202导电性地结合在外部电源电压Ext.Vdd与恒定电流供给线106之间，在栅上接受已被反转的功率削减信号/PCUTe。

其结果是，在深功率下降模式中，停止由恒定电流发生电路102进行的恒定电流ICONST的供给，以削减功耗。此外，利用晶体管202将恒定电流供给线106固定为外部电源电压Ext.Vdd。

由于图6中示出的参照电压发生电路110、120、130的结构是同样的，故使用图7代表性地说明参照电压发生电路110的结构。

参照图7，参照电压发生电路110具有串联地结合在外部电源电压Ext.Vdd与节点NO之间的电阻250、PMOS晶体管251和252。在节点NO上生成参照电压VREFPO。将参照电压VREFPO传递给缓冲电路112。

PMOS晶体管251的栅与恒定电流供给线106连接。对PMOS晶体管252的栅输入功率削减信号PCUTe。

参照电压发生电路110还具有在节点NO与接地电压Vss之间串联地结合的N个(N：自然数)PMOS晶体管253。N个PMOS晶体管253的栅的每一个与接地电压Vss结合。因而，N个PMOS晶体管253的每一个具有电阻器的功能。

通过作成这样的结构，在将功率削减信号PCUTe设定为非激活状态(低电平)的通常模式时，参照电压发生电路110使用从外部电源电压Ext.Vdd至接地电压Vss之间产生的工作电流，生成参照电压VREFPO。通过适当地调整节点NO与接地电压Vss之间的电阻值，可得到所希望的参照电压VREFPO。

如图7中所示，通过与PMOS晶体管253的每一个并联地再配置旁路用的熔断器255，可利用熔断器熔断对节点NO与接地电压Vss之间的电阻值进行微调。

另一方面，在将功率削减信号PCUTe设定为激活状态(高电平)的深功率下降模式时，由于PMOS晶体管252被关断，故外部电源电压Ext.Vdd与接地电压Vss之间的贯通电流、即参照电压发生电路110的工作电流被隔断。

由此，在深功率下降模式中，通过隔断工作电流，中止成为不需要的参照电压VREFPO的生成，可削减参照电压发生电路110的功耗。

由于图6中示出的缓冲电路112、122、132的结构是同样的，故使用图8代表性地说明缓冲电路112的结构。

参照图8，缓冲电路112具有：PMOS晶体管260，导电性地连接在经PMOS晶体管210与外部电源电压Ext.Vdd导电性地结合的节点N1与节点N2之间；PMOS晶体管262，导电性地连接在节点N1与N3之间；NMOS晶体管264，导电性地连接在节点N2与N4之间；以及NMOS晶体管266，导电性地连接在节点N3与N4之间。

PMOS晶体管260和262的栅与节点N2连接。对NMOS晶体管264的栅输入来自参照电压发生电路110的参照电压VREFPO。节点N3和晶体管266的栅与传递参照电压VREFP的参照电压布线114连接。

缓冲电路112还具有导电性地结合在节点N4与接地电压Vss之间的NMOS晶体管267。对NMOS晶体管267的栅输入控制电压φ1。

通过作成这样的结构，在晶体管210导通的通常模式时，对缓冲电路112供给与控制电压φ1对应的工作电流。缓冲电路112以与工作电流量对应的响应速度将被传递到内部电源电压发生电路116的参照电压VREFP设定为与来自参照电压发生电路110的参照电压VREFPO同样的电平。这样，通过经缓冲电路112传递参照电压，可防止参照电压VREFP因噪声等而变动。

另一方面，在深功率下降模式中，响应于功率削减信号PCUTe的结合(高电平)，由于晶体管210被关断，故缓冲电路112的工作电流被隔断。由此，中止成为不需要的参照电压VREFP的生成，可削减缓冲电路112中的功耗。

再次参照图6，内部电源电路100还包含：PMOS晶体管240，用来在深功率下降模式中将衬底电压发生电路160与外部电源电压Ext.Vdd隔开；以及PMOS晶体管244，用来使内部电源布线168与接地电压Vss导电性地结合。对PMOS晶体管240的栅输入功率削减信号PCUTe。对PMOS晶体管244的栅输入已被反转的功率削减信号/PCUTe。

因而，在深功率下降模式中，在PMOS晶体管240被关断的同时，PMOS晶体管244被导通。其结果是，将衬底电压VBB如图2中所示那样，被设定为接地电压Vss。即，在深功率下降模式中，由于衬底电压发生电路160没有必要工作，故响应于PMOS晶体管240的关断，通过隔断衬底电压发生电路160的工作电流，可削减衬底电压发生电路160中的功耗。

内部电源电路100还包含生成外部输入信号用参照电压VREFI的外部输入信号用参照电压发生电路270。外部输入信号用参照电压VREFI被传递到输入初级电路50，用于识别输入信号是高电平/低电平中的哪一个。

参照图9，外部输入信号用参照电压发生电路270具有串联地结合在外部电源电压Ext.Vdd与节点N5之间的电阻271、PMOS晶体管272和273。在节点N5上生成外部输入信号用参照电压VREFI。

外部输入信号用参照电压发生电路270还具有串联地结合在节点N5与接地电压Vss之间的M个(M：自然数)PMOS晶体管274。M个PMOS晶体管274的栅的每一个与接地电压Vss结合。因而，M个PMOS晶体管274的每一个都具有电阻器的功能。

对PMOS晶体管274的栅有选择地输入参照电压VREFS和VREF中的一方。对PMOS晶体管272的栅输入功率削减信号PCUTe。

通过作成这样的结构，在通常模式中，可切换外部输入信号用参照电压VREFI的电平。例如，在对PMOS晶体管272的栅输入了参照电压VREFP(2.5V)的情况下，将外部输入信号用参照电压VREFI设定为1.4V。另一方面，在对PMOS晶体管272的栅输入了参照电压VREFS(2.0V)的情况下，将外部输入信号用参照电压VREFI设定为0.9V。通过作成这样的结构，对于不同的I/O信号电平的输入信号，可切换外部输入信号用参照电压VREFI来与其相对应。

如图9中所示，通过与PMOS晶体管274的每一个并联地配置旁路用的熔断器275，可利用熔断器熔断对外部输入信号用参照电压VREFI的电平进行微调。

另一方面，在深功率下降模式中，由于不从外部输入输入信号，故不需要外部输入信号用参照电压VREFI。因而，在深功率下降模式中，响应于功率削减信号PCUTe的激活(高电平)，通过关断PMOS晶体管273以隔断工作电流，可削减外部输入信号用参照电压发生电路270的功耗。

如以上所说明的那样，在内部电源电路100中，可大幅度地削减深功率下降模式中的功耗。

此外，由于对隔断外部电源电压Ext.Vdd用的NMOS晶体管214、224和234等的栅输入功率削减信号PCUTe，故必须分别将其低电平和高电平设定为接地电压Vss和外部电源电压Ext.Vdd。

其次，说明从深功率下降模式平稳地恢复用的结构。

如已说明的那样，响应于外部时钟启动信号EXTCKE执行从深功率下降模式到通常模式的恢复。在半导体存储器1000内，根据对外部时钟启动信号EXTCKE进行缓冲而生成的内部时钟启动信号INTCKE，控制这样的模式的恢复。因而，在深功率下降模式中，即使在将外围电路电源电压VDDP设定为“Ext.Vdd-Vtn”的情况下，也必须作成准确地反映外部时钟启动信号EXTCKE的电平转移、生成内部时钟启动信号INTCKE的结构。

例如在输入初级电路50内配置图10中示出的内部时钟启动信号生成电路280。

参照图10，内部时钟启动信号生成电路280具有由外部电源电压Ext.Vdd驱动的逻辑门281和由外围电路电源电压VDDP驱动的逻辑门282～285。

逻辑门281输出外部时钟启动信号EXTCKE与功率削减信号PCUTe的“与非”(NAND)运算结果。逻辑门282输出外部时钟启动信号EXTCKE与功率削减信号的反转信号的“与非”(NAND)运算结果。

因而，在功率削减信号PCUTe被设定为高电平的深功率下降模式中，逻辑门281作为外部时钟启动信号EXTCKE的缓冲器来工作。另一方面，在功率削减信号PCUTe被设定为低电平的通常模式中，逻辑门282作为接受外部时钟启动信号EXTCKE的缓冲器来工作。

逻辑门(倒相器)283和284反转逻辑门281和282的各自的输出。逻辑门285将倒相器283和284的输出的“或”(OR)运算结果作为内部时钟启动信号INTCKE来输出。

通过作成这样的结构，在通常模式时，利用由外围电路电源电压VDDP驱动的缓冲器(逻辑门282)来生成内部时钟启动信号INTCKE。另一方面，在深功率下降模式中，利用由外部电源电压Ext.Vdd驱动的缓冲器(逻辑门281)来生成内部时钟启动信号INTCKE。

其结果是，在通常模式和深功率下降模式的任一模式中，可准确地反映外部时钟启动信号EXTCKE的电平转移，生成内部时钟启动信号INTCKE。

将内部时钟启动信号INTCKE传递给在外围电路控制部60中包含的功率削减信号生成电路300。

功率削减信号生成电路300包含倒相器302、触发器304和电平变换电路306。由外围电路电源电压VDDP来驱动倒相器302和触发器304。

倒相器302反转内部时钟启动信号INTCKE来输出。将倒相器302的输出作为复位输入供给触发器304。另一方面，将控制信号/DPD供给触发器304的置位输入。控制信号/DPD是在深功率下降模式的进入条件齐备的情况下被设定为低电平的信号。例如，如果按照图4中示出的进入方式，则控制信号/DPD响应于在控制信号SOD中的非激活而被激活为低电平。此外，按照图5中示出的模式进入方式，响应于深功率下降模式进入指令DPE的输入，控制信号/DPD被激活为低电平。

因而，触发器304的输出信号响应于控制信号/DPD的朝向低电平的激活，被置位为高电平，响应于内部时钟启动信号INTCKE的朝向高电平的转移，被复位为低电平。

电平变换电路306对触发器304的输出信号进行电平变换，使其成为接地电压Vss～外部电源电压Ext.Vdd的振幅，生成功率削减信号PCUTe。

由此，按照图4和图5中示出的模式进入方式，可设定功率削减信号PCUTe。再者，能可靠地执行从深功率下降模式到通常模式的恢复。

在从深功率下降模式到通常模式的恢复中，必须使内部电源电路内的内部电源电压发生电路116、126和电压升压电路136迅速地工作，再次切换内部电源电压。因而，必须高速地使在深功率下降模式中被固定为接地电压Vss的参照电压VREFP、VREFS、VREFD恢复到规定的电平。特别是，必须高速地生成与对外部电源电压Ext.Vdd进行升压的字线电压VPP对应的参照电压VREFD。

其次，说明向通常模式的恢复时响应性高的缓冲电路的结构。在图11中，代表性地示出与字线电压VPP对应的缓冲电路132的结构。

参照图11，缓冲电路132除了与图8中示出的缓冲电路同样地配置的PMOS晶体管260、262和NMOS晶体管264、266、267外，在具有与NMOS晶体管267并列地连接的NMOS晶体管268这一点上不同。

NMOS晶体管268导电性地结合在节点N4与接地电压Vss之间，响应于功率导通复位信号/PORr的激活(低电平)而导通。

功率导通复位信号/PORr通常在启动时在一定的期间内被激活，但在本实施例中，除此以外，即使在从深功率下降模式到通常模式的恢复时，也在规定的期间内被激活为低电平。

通过作成这样的结构，图11中示出的缓冲电路132与具有图8中示出的结构的缓冲电路比较，使功率导通复位信号/PORr的激活期间中的工作电流增加，可在向通常模式的恢复时高速地使参照电压VREFD从接地电压Vss上升。

参照图12，功率导通复位信号生成电路310具有：PMOS晶体管311，导电性地结合在外部电源电压Ext.Vdd与节点N6之间；PMOS晶体管312，导电性地连接在节点N6与N7之间；NMOS晶体管313，导电性地结合在节点N7与接地电压Vss之间；以及倒相器315，反转节点N7的电压电平来生成功率导通复位信号/PORr。

对PMOS晶体管的栅输入已被反转的功率削减信号/PCUTe。对节点N6施加来自参照电压发生电路130的参照电压VREFDO。PMOS晶体管312和NMOS晶体管313具有与参照电压布线114连接的栅，构成倒相器。

在深功率下降模式中，在PMOS晶体管311导通的同时，将参照电压VREFD固定为接地电压Vss。其结果是PMOS晶体管312导通，NMOS晶体管313关断。因而，功率导通复位信号/PORr准备向通常模式恢复，被激活为低电平。

如果从深功率下降模式切换到通常模式，则来自参照电压发生电路130的参照电压VREFDO和VREFD开始变化为与通常模式中的字线电压VPP的目标电平对应的电压。因而，由于在参照电压VREFD超过与NMOS晶体管313的阈值电压相当的规定电压之前的规定期间内，NMOS晶体管313维持关断状态，故也维持功率导通复位信号/PORr的激活状态(低电平)。

其后，如果参照电压VREFD超过该规定的电压，则由于NMOS晶体管313导通，故功率导通复位信号/PORr被非激活为高电平。

通过作成这样的结构，如果在向通常模式的恢复时响应于PMOS晶体管210的导通以确保缓冲电路132的工作电流路径，则利用NMOS晶体管267和268这两者，可供给缓冲电路132的工作电流。其结果是，在从深功率下降模式到通常模式的恢复时，可使参照电压VREFD的从接地电压Vss开始的上升实现高速化，可迅速地使字线电压VPP恢复。

再有，图11中示出的缓冲器电路的结构也可适用于分别与外围电路电源电压VDDP和存储器阵列电源电压VDDS对应的图6中示出的缓冲电路112和122。此时，也可由缓冲电路112、122和132来共有图12中示出的功率导通复位信号生成电路。

实施例2

在实施例2中，说明与不同的电平的外部电源电压对应地同样地维持内部电源电压的控制响应性用的内部电源电路的结构。

首先，使用图13，说明与外部电源电压电平对应的内部电源电压的设定电平的差别。

参照图13，在实施例2中，作为外部电源电压，考虑2.5V系列和比其高的2.7V系列这2种。

在应用2.7V系列外部电源电压时，对外部电源电压Ext.Vdd(2.7V)进行降压，将存储器阵列电源电压VDDS和外围电路电源电压VDDP分别设定为2.0V和2.5V。对外部电源电压Ext.Vdd(2.7V)进行升压，将字线电压VPP设定为3.7V。此外，将衬底电压VBB设定为负电压-1V。

在应用2.5V系列外部电源电压时，与应用2.7V系列外部电源电压时相同，将存储器阵列电源电压VDDS、字线电压VPP和衬底电压VBB分别设定为2.0V、3.7V和-1V。

但是，在外部电源电压Ext.Vdd低的2.5V系列中，由于因驱动器驱动力的低下而存在妨碍内部电源电压的控制响应性的可能性，故在存储器阵列电源电压发生系统中，谋求比较器和驱动器的响应速度的提高。出于同样的原因，即使在字线电压VPP的发生系统中，也必须谋求泵电容器的尺寸增加等，使升压工作速度上升。

在应用2.5V系列外部电源电压时，外围电路电源电压VDDP(2.5V)可按原样使用外部电源电压Ext.Vdd。以下，将应用这样的外部电源电压的情况也称为「外部电源电压直接连接模式」。在外部电源电压直接连接模式中，在直接连接供给外围电路电源电压VDDP的内部电源布线118与外部电源布线的同时，也使该驱动器的尺寸增加，以谋求提高电流供给能力。

其次，说明实施例2的外围电路电源电压VDDP发生系统的结构。在实施例2的结构中，在外围电路电源电压VDDP发生系统中，配置参照电压发生电路410、缓冲电路412和内部电源电压发生电路416，来代替图6中示出的参照电压发生电路110、缓冲电路112和内部电源电压发生电路116。

参照图14，实施例2的参照电压发生电路410与图7中示出的实施例1的参照电压发生电路的结构相比，还具有逻辑门415，在这一点上是不同的。

逻辑门415输出功率削减信号PCUTe与控制信号VD1的“或”(OR)运算结果。对PMOS晶体管252的栅输入逻辑门415的输出。

根据外部电源电压Ext.Vdd的电压电平来设定控制信号VD1。具体地说，在应用与外部电源电压直接连接模式对应的外部电源电压时、即在图13的例子中应用2.5V系列外部电源电压时，将控制信号VD1设定为高电平。如已说明的那样，在应用2.5V系列外部电源电压时，由于直接结合外部电源电压Ext.Vdd与内部电源布线118来生成外围电路电源电压VDDP，故不需要生成参照电压VREFDO。

在应用比外部电源电压直接连接模式高的外部电源电压的情况下、即在图13的例子中应用2.7V系列外部电源电压时，将控制信号VD1设定为低电平。

通过作成这样的结构，PMOS晶体管252除了在深功率下降模式时，即使在通常模式时，也根据被应用的外部电源电压电平而关断。与此相伴，在不需要生成参照电压VREFDO的外部电源电压直接连接模式中，隔断参照电压发生电路410中的工作电流，可削减功耗。

参照图15，实施例2的缓冲电路412的结构与图8中示出的缓冲电路112相同，但在实施例2中，工作电流的供给形态不同。

对导电性地结合在外部电源电压Ext.Vdd与缓冲电路412之间的PMOS晶体管210的栅上供给与图14同样的逻辑门415的输出。因而，与参照电压发生电路410相同，在不需要生成参照电压VREFP的外部电源电压直接连接模式中，隔断缓冲电路412的工作电流，可削减功耗。

参照图16，实施例2的内部电源电压发生电路416具有：比较器430；PMOS晶体管432；NMOS晶体管434；逻辑门436、437；倒相器438；以及内部电源电流供给部440。内部电源电流供给部440具有驱动晶体管442、445。

比较器430放大与外围电路电源电压VDDP对应的参照电压VREFP与外围电路电源电压VDDP的电压差，输出给节点N8。具体地说，在VDDP＞VREFP的情况下，将节点N8的电压设定于高电平(外部电源电压Ext.Vdd)一侧，在VDDP＜VREFP的情况下，将节点N8的电压设定于低电平(接地电压Vss)一侧。

PMOS晶体管432导电性地结合在外部电源电压Ext.Vdd与比较器430之间。NMOS晶体管434导电性地结合在节点N8与接地电压Vss之间。

逻辑门436将控制信号VD1与测试模式信号TMDV的“或”(OR)运算结果供给PMOS晶体管432的栅。在工作测试时，在试验性地执行与外部电源电压直接连接模式对应的电路工作时，将测试模式信号TMDV激活为高电平。

逻辑门437与逻辑门436同样，输出控制信号VD1与测试模式信号TMDV的“或”(OR)运算结果。将逻辑门437的输出供给NMOS晶体管434的栅。

驱动晶体管442具有与节点N8连接的栅，被导电性地连接在外部电源布线90与内部电源布线118之间。驱动晶体管445与驱动晶体管442并联地被导电性地连接在外部电源布线90与内部电源布线118之间。驱动晶体管442和445由PMOS晶体管构成。对驱动晶体管445的栅输入由倒相器438反转了的逻辑门437的输出。

通过作成这样的结构，由于在通常工作时将测试模式信号TMDV设定为低电平，故在应用比外部电源电压直接连接模式高的2.7V系列外部电源电压(控制信号VD1为低电平)的情况下，将逻辑门436和437的输出设定为低电平。因而，PMOS晶体管432导通，NMOS晶体管434关断。再者，也使驱动晶体管445强制性地关断。因而，根据节点N8的电压、即比较器430的电压比较结果，驱动晶体管442从外部电源布线90对内部电源布线118供给内部电源电流。

与此不同，在应用与外部电源电压直接连接模式对应的2.5V系列外部电源电压(控制信号VD1为高电平)的情况下，将逻辑门436和437的输出设定为高电平。因而，PMOS晶体管432关断，NMOS晶体管434导通。

其结果是，在隔断比较器430的工作电流的同时，将节点N8固定为接地电压Vss。其结果是，并联地配置的驱动晶体管442和445这两者被强制性地导通，通过连接外部电源布线90与内部电源布线118，供给内部电源电流。

其结果是，即使在外部电源电压低、驱动晶体管的电流供给能力相对地降低的外部电源电压直接连接模式中，也维持驱动晶体管442和445的电流供给能力之和。其结果是，可同样确保外围电路电源电压VDDP的控制响应性。

此外，在工作测试时将测试模式信号TMDV设定为高电平的情况下，由于逻辑门436和437的输出强制性地变化为高电平，故可试验性地执行与通常工作时的外部电源电压直接连接模式同样的电路工作。

参照图17，实施例2的内部电源电压发生电路426包含：比较器450；控制比较器450的工作电流用的NMOS晶体管452、454、456；传输门459；内部电源电流供给部460；逻辑门457、466；倒相器467；以及PMOS晶体管468。内部电源电流供给部460具有驱动晶体管462和465。

比较器450放大对应于存储器阵列电源电压VDDS的参照电压VREFS与存储器阵列电源电压VDDS的电压差，输出给节点N9。具体地说，在VDDS＞VREFS的情况下，将节点N9的电压设定于高电平(外部电源电压Ext.Vdd)一侧，在VDDS＜VREFS的情况下，将节点N9的电压设定于低电平(接地电压Vss)一侧。

NMOS晶体管452、454、456被并联地结合在比较器450与接地电压Vss之间。对NMOS晶体管452的栅输入逻辑门457的输出。逻辑门457具有输出控制信号VD1与测试模式信号TMDV的“或”(OR)运算结果的“或”门和输出该“或”门的输出与控制信号SREF的反转信号之间的“与”(AND)运算结果的“与”门。控制信号SREF在自刷新指令的执行时被设定为高电平，在除此以外的期间内被设定为低电平。

通过作成这样的结构，将NMOS晶体管452的栅电压在自刷新指令的执行时被强制性地设定为低电平(接地电压Vss)。在自刷新指令的执行时以外，在控制信号VD1或测试模式信号TMDV被设定为高电平时、即在应用与外部电源电压直接连接模式对应的2.5V系列外部电源电压时，或在工作测试时指示了规定的工作测试时，将NMOS晶体管452的栅电压设定为高电平(外部电源电压Ext.Vdd)。

对NMOS晶体管454的栅输入控制信号SREF。其结果是，NMOS晶体管454在自刷新指令的执行时被关断，在除此以外的期间内被导通。对NMOS晶体管456的栅输入控制电压φ1。由此，NMOS晶体管456对比较器450一直供给微小电流。

因而，在自刷新指令的执行时，只由NMOS晶体管456供给比较器450的工作电流。在自刷新指令的执行时以外，在应用比外部电源电压直接连接模式高的外部电源电压的情况下，利用NMOS晶体管454和456供给比较器450的工作电流。在应用与外部电源电压直接连接模式对应的外部电源电压的情况下，利用NMOS晶体管452、454和456供给比较器450的工作电流。

通过作成这样的结构，在外部电源电压直接连接模式中的比较器450的响应速度比应用比外部电源电压直接连接模式高的外部电源电压的情况提高了。此外，在自刷新指令的执行时，可减少比较器450的工作电流来削减功耗。这是因为，在自刷新指令的执行时，由于存储器阵列部10中的功耗少，故对存储器阵列电源电压VDDS要求的控制响应性不严格。

驱动晶体管462和465分别由并联连接在外部电源布线90与内部电源布线128之间的PMOS晶体管构成。驱动晶体管462的栅与节点N9连接。驱动晶体管465的栅经传输门459与节点N9连接。再者，驱动晶体管465的栅经PMOS晶体管468也与外部电源电压Ext.Vdd导电性地结合。

传输门459响应于逻辑门466的输出而导通/关断。具体地说，在控制信号VD1或测试模式信号TMDV被设定为高电平的情况下，传输门459导通。另一方面，在控制信号VD1和测试模式信号TMDV这两者被设定为低电平的情况下，传输门459关断。

PMOS晶体管468导电性地结合在外部电源电压Ext.Vdd与驱动晶体管465的栅之间，在栅上接受逻辑门466的输出。

通过作成这样的结构，在应用比外部电源电压直接连接模式高的外部电源电压的情况下，PMOS晶体管468导通，另一方面，传输门459被关断。因而，由于驱动晶体管465被强制地关断，故根据节点N9的电压，由驱动晶体管462从外部电源布线90对内部电源布线128供给内部电源电流。

与此不同，在外部电源电压直接连接模式中，传输门459导通，另一方面，PMOS晶体管468被关断。其结果是，节点N9与驱动晶体管462和465的栅连接。因而，由于利用联配置的驱动晶体管462和465能以同样的电流供给能力供给内部电源电流，故即使在驱动晶体管的电流驱动力相对地降低的外部电源电压直接连接模式中，也能维持存储器阵列电源电压VDDS的控制响应性。

此外，在工作测试时，由于通过将测试模式信号TMDV设定为高电平可将逻辑门457和466的输出设定为高电平，故可试验性地执行外部电源电压直接连接模式的电路工作。

再者，在实施例2的结构中，配置电压升压电路470来代替图6中示出的电压升压电路136。

参照图18，实施例2的电压升压电路470包含：非常时用检测部500；激活时用检测部510；备用时用检测部520；激活检测部控制电路530；升压单元控制电路545；激活升压单元550；以及备用升压单元570。

非常时用检测部500在工作时，在字线电压VPP比对应的参照电压VREFD低了时，将检测信号LOWE激活为高电平。激活时用检测部510和备用时用检测部520与非常时用检测部500同样地工作，在各自的工作时，在字线电压VPP比对应的参照电压VREFD低了时，分别将对应的检测信号LOWN和LOWS激活为高电平。

备用时用检测部520在激活时和备用时一直在工作。非常时用检测部500除了自刷新指令的执行期间外，响应于备用时用检测部520的检测信号LOWS的激活而工作。激活时用检测部510响应于检测部激活信号ACTe的激活(激活时)而工作。

激活检测部控制电路530在内部时钟启动信号INTCKE的高电平期间或自刷新指令的执行期间中，响应于控制信号ACTOR或检测信号LOWN的激活期间(高电平)，将检测部激活信号ACTe设定为激活状态(高电平)。

升压单元控制电路545根据来自非常时用检测部500和激活时用检测部510的每一个的检测信号LOWE和LOWN以及控制信号ACTOR，生成使激活升压单元550工作用的启动信号/PMe。激活升压单元550在启动信号/PMe的激活期间内工作。

升压单元控制电路545在检测信号LOWE的激活期间内，激活启动信号/PMe。再者，升压单元控制电路545使检测信号LOWN被激活为高电平的情况下，以控制信号ACTOR或检测信号LOWN被激活为高电平为条件，激活启动信号/PMe。此时，在检测信号LOWN被非激活(低电平)之前的期间内，一度已被激活的启动信号/PMe被维持为激活状态。

激活升压单元550具有：环形振荡器555；分频电路560；以及并联配置的泵电路600a、600b。

环形振荡器555响应于启动信号/PMe的激活而工作，生成振荡信号PCLKO。分频电路560对振荡信号PCLKO进行分频，生成周期Tc2的泵时钟PCLK。

泵电路600a、600b响应于泵时钟PCLK，利用充电泵工作对外部电源电压Ext.Vdd进行升压，对内部电源布线138输出字线电压VPP。

备用升压单元570具有环形振荡器575和泵电路610。环形振荡器575响应于备用时用检测部520的检测信号LOWS的激活而被设定为工作状态，生成具有周期Tc1(＞Tc2)的泵时钟。泵电路610响应于环形振荡器575生成的泵时钟，对外部电源电压Ext.Vdd进行升压，在内部电源布线138上生成字线电压VPP。

将在激活升压单元550中使用的泵时钟的周期设定得比在备用升压单元570中使用的泵时钟的周期短。此外，将激活升压单元550内的充电泵电容器的电容设计成比备用升压单元570内的充电泵电容器的电容大。因而，激活升压单元550虽然其功耗相对地较大，但可高速地进行升压工作。另一方面，备用升压单元570的升压工作的速度较低，但功耗小。

其次，详细地说明电压升压电路470的各部分的电路结构。

参照图19，环形振荡器555具有连接成循环状的2n+1级(n：自然数)的倒相器556。对于倒相器556的每一个，响应于启动信号/PMe的激活，供给外部电源电压Ext.Vdd。再者，在邻接的倒相器556相互间，例如设置由扩散电阻形成的延迟元件558。

通过作成这样的结构，可抑制对于由环形振荡器555产生的振荡信号PCLKO的周期的电压依存性。即，即使在应用不同的电平的外部电源电压Ext.Vdd的情况下，也能抑制振荡信号PCLKO的周期的变动。其结果是，可抑制对于内部电源电压的控制的外部干扰。

其次，说明非常时用检测部500、激活时用检测部510和备用时用检测部520的结构。由于这些检测部的结构是同样的，故在图20中，代表性地说明非常时用检测部500的结构。

参照图20，非常时用检测部500具有PMOS晶体管501～503和NMOS晶体管504～506。

PMOS晶体管501被导电性地结合在外部电源电压Ext.Vdd与节点N10之间，在栅上接受功率削减信号PCUTe。PMOS晶体管502和503分别导电性地连接在节点N10、节点N11和N13之间。PMOS晶体管502和503的栅与节点N11连接。

NMOS晶体管504和505分别导电性地连接在节点N11和N13与节点N12之间。对NMOS晶体管504的栅输入与字线电压对应的参照电压VREFD。对NMOS晶体管505的栅输入字线电压VPP。晶体管506导电性地结合在节点N12与接地电压Vss之间。对晶体管506的栅输入工作状态控制信号。

在非常时用检测部500中，根据控制信号SREF的反转信号/SREF与检测信号LOWS的“与”运算结果，生成工作状态控制信号。因而，除了控制信号/SREF被设定为低电平的期间、即自刷新的执行期间外，在检测信号LOWS的激活期间(高电平)中，可使NMOS晶体管506导通，供给非常时用检测部500的工作电流。

此外，如已说明的那样，在深功率下降模式中，由于没有必要生成字线电压VPP，故响应于功率削减信号PCUTe，PMOS晶体管501被截止，非常时用检测部500的工作被停止，可谋求功耗的削减。

在工作电流的供给时，非常时用检测部500放大字线电压VPP和与之对应的参照电压VREFD的电压差，作为检测信号LOWE输出给节点N13。即，在字线电压VPP比对应的参照电压VREFD低的情况下，检测信号LOWE被激活为高电平。

在激活时用检测部510中，被输入到NMOS晶体管506的栅的工作状态控制信号相当于来自激活检测部控制电路530的检测部激活信号ACTe。同样，在备用时用检测部520中，总是将工作状态控制信号设定为高电平。

激活时用检测部510和备用时用检测部520的其它的部分的电路结构与非常时用检测部500相同，在深功率下降模式中，通过隔断工作电流来削减功耗。

再次参照图18，泵电路600a和600b具有同样的结构，可根据外部电源电压Ext.Vdd的电平，切换其升压工作。

再有，以下，在总称泵电路600a和600b时，也称为泵电路600。

参照图21，泵电路600包含：升压工作部620，接受泵时钟PCLK(振幅Ext.Vdd)，在节点Nb0上生成升压电压；传递晶体管630，导电性地连接在节点Nb0与内部电源布线138之间；以及栅升压部640，用来对晶体管630的栅电压进行升压。

升压工作部620具有：逻辑门622、624；PMOS晶体管626；NMOS晶体管628；以及泵电容器C1、C2。

逻辑门622输出控制信号PDB与泵时钟PCLK的“与非”(NAND)运算结果。逻辑门624输出控制信号PDB与泵时钟PCLK的“与”(AND)运算结果。控制信号PDB在打算实现升压工作的高速化的情况下(以下，也称为「双升压时」)，被激活为高电平，在除此以外的情况下(以下，也称为「单升压时」)，被设定为低电平。

PMOS晶体管626导电性地结合在外部电源电压Ext.Vdd与节点Npc之间。NMOS晶体管628导电性地结合在节点Npc与接地电压Vss之间。对晶体管626的栅输入逻辑门622的输出。对晶体管628的栅输入逻辑门624的输出。

泵电容器C1连接在被输入泵时钟PCLK的节点Ni与节点Nb0之间。泵电容器C2连接在节点Npc与节点Nb0之间。

在双升压时，逻辑门622和624输出泵时钟PCLK的反转时钟。其结果是，作为传递泵时钟PCLK用的倒相器工作的PMOS晶体管626和NMOS晶体管628被设定为工作状态，对节点Npc输出与泵时钟PCLK相位相同的时钟信号。因而，在升压工作部620中，使用并联连接的泵电容器C1和C2来执行升压工作。其结果是，由于利用1次泵工作蓄积的电荷量增加，故可使对内部电源布线138供给的内部电源电流增加，可相对地提高升压工作速度。

另一方面，在单升压时，分别将逻辑门622和624的输出固定为高电平和低电平。因而，PMOS晶体管626和NMOS晶体管628这两者被关断，节点Npc成为高阻抗状态。因而，在单升压时，只由泵电容器C1执行升压工作。

通过作成这样的结构，利用充电泵工作从泵电路600供给的内部电源电流，在双升压时比在单升压时相对地增多。

传递晶体管630根据节点Nb2的电压、即栅电压，导电性地连接节点Nb0与内部电源布线138。为了将由升压工作部620对节点Nb0供给的电荷传递给内部电源布线138，必须与由升压工作部620进行的充电泵工作同步地使节点Nb2升压。

栅升压部640具有：升压单元650；对升压单元650供给子时钟Pc的子时钟生成部655；供给子时钟Pd的子时钟生成部660；导电性地连接在子时钟生成部660与节点Nb1之间的电容器670；倒相器675；连接在倒相器675的输出节点与节点Nb2之间的电容器680；以及对于节点Nb2设置的升压单元690。

升压单元650具有：导电性地结合在外部电源电压Ext.Vdd与节点Nb1之间的NMOS晶体管652；导电性地连接在子时钟生成部655与NMOS晶体管652的栅之间的电容器654；以及导电性地结合在外部电源电压Ext.Vdd与NMOS晶体管652的栅之间的NMOS晶体管656。对NMOS晶体管656的栅输入外部电源电压Ext.Vdd。

子时钟生成部655根据基于泵时钟PCLK生成的子时钟Pa和控制信号PDB，生成子时钟Pc。子时钟生成部660同样根据子时钟Pa和控制信号PDB，生成子时钟Pd。

倒相器675根据子时钟Pa，将节点Nb1和接地电压Vss的某一个与节点N12导电性地结合。升压单元690响应于子时钟Pb执行升压工作，对外部电源电压Ext.Vdd进行升压，传递给节点Nb2。子时钟Pb相当于泵时钟PCLK的反转时钟。

升压单元690具有：导电性地结合在外部电源电压Ext.Vdd与节点Nb2之间的NMOS晶体管692；与NMOS晶体管692的栅连接并接受子时钟Pb的供给的电容器694；导电性地结合在外部电源电压Ext.Vdd与节点Nb0之间的NMOS晶体管695；以及导电性地结合在外部电源电压Ext.Vdd与NMOS晶体管692的栅之间的NMOS晶体管696。NMOS晶体管695的栅与NMOS晶体管692的栅连接。对NMOS晶体管696的栅输入外部电源电压Ext.Vdd。

升压单元690还具有串联连接在外部电源电压Ext.Vdd与NMOS晶体管692的栅之间的NMOS晶体管697和698。NMOS晶体管697和698的每一个被连接成二极管。利用NMOS晶体管695、697和698来防止NMOS晶体管692的栅电压的过度升压。

其次，使用图22A和图22B，说明泵电路600的工作。

在图22A中示出控制信号＝低电平、即单升压时的工作。

参照图22A，子时钟Pb相当于泵时钟PCLK的反转时钟。子时钟Pa与子时钟Pb相比，虽然其下降沿延迟了，但上升沿是对齐的。在单升压时，利用子时钟生成部655生成子时钟Pc，作为与子时钟Pa相比其极性反转了的时钟。此外，在单升压时，将子时钟Pd固定为低电平(接地电压Vss)。

因而，在单升压时，将节点Nb1的电压VNb1固定为Ext.Vdd。因而，节点Nb2的电压VNb2响应于子时钟Pa，被升压成在Ext.Vdd与2·Ext.Vdd之间摆动。由此，由升压工作部620在节点Nb0上生成的升压电压VNb0经传递晶体管630被传递给内部电源布线138。

在图22B中，示出在双升压时的泵电路600的工作。

参照图22B，在双升压时，利用子时钟生成部655将子时钟Pc设定为与子时钟Pa相位相同的时钟。此外，在双升压模式时，子时钟生成部660将子时钟Pd设定为子时钟Pa的反转时钟。

通过作成这样的结构，节点Nb1的电压VNb1被升压成在Ext.Vdd与2·Ext.Vdd之间摆动。响应于此，节点Nb2的电压VNb2也被升压成在Ext.Vdd与3·Ext.Vdd之间摆动。即，与单升压时相比，可增加传递晶体管630的栅电压中的升压量。

因而，在双升压时，利用传递晶体管630将由升压工作部620供给节点Nb0的电荷传递给内部电源布线138，可相对地加快字线电压VPP的升压速度。

通过作成这样的结构，在外部电源电压相对地被设定得较低(例如，应用2.5V系列外部电源电压时)的情况下，使泵电路600以双升压方式工作，在外部电源电压相对地高的情况(例如，应用2.7V系列外部电源电压时)下，使泵电路600以单升压方式工作，由此，可与不同的电平的外部电源电压的应用对应地维持字线电压VPP的控制响应性。具体地说，根据被应用的外部电源电压的电平来设定控制信号PDB即可。

此外，如果作成控制信号PDB与在工作测试时输入被设定为高电平的测试控制信号的“或”运算结果来代替控制信号PDB的结构，则可试验性地执行双升压时的电路工作。

再次参照图18，关于在备用升压单元570中使用的泵电路610，作为从图21中示出的泵电路600的结构，在升压工作部620中省略了逻辑门622、624、晶体管626、628和泵电容器C2的配置的结构来应用。再者，将泵电容器C1的电容设定得比泵电路600为小。在泵电路610中，由于不要求高速的响应性，故作成了不具备与外部电源电压的电平对应的充电泵电容器电容的切换功能的结构。

如以上已叙述的那样，在实施例2的结构中，通过与不同的电平的外部电源电压的应用对应地切换内部电源电路中的内部电源电流的供给工作，即使在应用相对较低的外部电源电压的情况下，也能确保内部电源电压的控制响应性。

实施例3

在本发明的实施例的半导体存储器中，具有对于I/O信号电平和外部电源电压可应用多个电压电平的结构。其结果是，可使对于被应用的I/O信号电平和外部电源电压电平不同的半导体存储器的设计成为通用的设计。

如已说明的那样，在使用了这样的通用的设计的情况下，根据被应用的I/O信号电平和外部电源电压的电平等的工作条件，以固定的方式设定切换内部电源电路的工作状态用的控制信号的电平。在实施例3中，说明能从半导体存储器外部容易地检测已被应用的工作条件的结构。

参照图23，实施例3的测试模式控制电路700具有响应于构成地址信号的地址位A0～Am(m：自然数)的组合、检测指示了特定的工作测试的情况的测试模式进入电路702、704、706。

测试模式进入电路702、704、706的每一个是用来进入共同的工作测试的电路。但是，在测试模式进入电路702、704、706的每一个中，被检测工作测试指示的地址位的组合不同。测试模式进入电路702、704、706的每一个分别响应于地址位A0～Am的不同的特定的组合，在检测了工作测试指示的情况下，输出高电平信号。测试模式进入电路702输出测试进入信号TEa。

测试模式控制电路700还具有逻辑门710、720、730和740。逻辑门710将测试模式进入电路704的输出信号与控制信号LVVD的“与非”结果作为测试进入信号TEb来输出。控制信号LVVD例如在外部电源电压被设定为特定的电平的情况下，被设定为低电平，在除此以外的情况下，被设定为高电平。

逻辑门720将测试模式进入电路706的输出信号与控制信号LVIO的“与非”结果作为测试进入信号TEc来输出。控制信号LVIO例如在I/O信号电平被设定为特定的电平的情况下，被设定为低电平，在除此以外的情况下，被设定为高电平。

逻辑门730输出测试进入信号TEb与TEc的“与非”运算结果。逻辑门740将逻辑门730的输出信号与测试进入信号TEa的“或”运算结果作为控制信号TMS来输出。响应于控制信号TMS的朝向高电平的激活，启动与测试模式进入电路702、704、706对应的工作测试。

在控制信号LVVD被设定为低电平的情况下，不管测试模式进入电路704的输出信号如何，测试进入信号TEb被固定为高电平。其结果，即使在供给了与测试模式进入电路704对应的地址位A0～Am的特定的组合的情况下，朝向对应的特定的工作测试的进入也由于逻辑门730的缘故而成为无效。即，不能启动该工作测试。

相反，在控制信号LVVD被设定为高电平的情况下，在输入了与测试模式进入电路704对应的地址位A0～Am的组合的情况下，测试进入信号TEb变化为低电平。因而，可将控制信号TMS激活为高电平。

因而，在供给了与测试模式进入电路704对应的地址位A0～Am的特定的组合的情况下，通过检验控制信号TMS是否被激活、即是否能启动特定的工作测试，可判定被应用的外部电源电压是否是特定的电平。

同样，在供给了与测试模式进入电路706对应的地址位A0～Am的特定的组合的情况下，通过检验控制信号TMS是否被激活、即是否能启动特定的工作测试，可判定被应用的I/O信号电平是否是特定的电平。

此外，即使在控制信号LVVD和LVIO这两者被设定为低电平的情况下，通过供给激活测试进入信号TEa用的与测试模式进入电路702对应的地址位A0～Am的特定的组合，也能启动与控制信号TMS对应的特定的工作测试。

实施例3的变例

在实施例3的变例中，说明简单地判定是否应用了与在实施例2中已说明的外部电源电压直接连接模式对应的外部电源电压用的结构。

参照图24，实施例3的变例的外部电源电压电平检测电路760具有：晶体管开关765，用来在工作测试时导电性地连接在外部焊区750与节点Np之间；以及晶体管开关767，导电性地结合在节点Np与接地电压Vss之间。

晶体管开关765由在栅上接受测试控制信号/TE的PMOS晶体管构成。为了确认内部电源电压发生电路416的工作，在由外部焊区750直接输入参照电压VREFP的工作测试执行时，将测试控制信号/TE激活为低电平。

内部电源电压发生电路416抽出图16中示出的结构中的一部分加以标记，该电路接受外部电源电压Ext.Vdd，生成外围电路电源电压VDDP。如上所述，在外部电源电压直接连接模式中，由于将控制信号LVVD设定为高电平，故利用驱动晶体管445直接结合外部电源电压Ext.Vdd与内部电源布线118。即，不进行比较器430中的电压比较工作，将外围电路电源电压VDDP设定为与外部电源电压Ext.Vdd相同的电压电平。

VREFP发生电路770是总括地示出了在图14和图15中分别示出的与外围电路电源电压VDDP对应的参照电压发生电路410和缓冲电路412的电路。即，在将控制信号LVVD设定为高电平的外部电源电压直接连接模式中，VREFP发生电路的工作电流被隔断，对于节点Np的参照电压VREFP的生成被停止。

在测试控制信号/TE被激活为低电平的情况下，如果将控制信号LVVD设定为高电平，即在应用了外部电源电压直接连接模式的情况下，则对于外部焊区750产生漏泄电流。因而，通过检测在外部焊区750上产生的漏泄电流，可容易地判定被应用的外部电源电压的电平是否与外部电源电压直接连接模式相对应。

以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims

1.一种具有通常模式和低功耗模式的半导体存储器，其特征在于：

具备：

内部电路(10、50、60、70、75、80)，用来执行数据读出工作、数据写入工作和数据保持工作；

第1外部电源布线(90)，接受第1外部电源电压(Ext.Vdd)的供给；

第2外部电源布线(95)，接受比上述第1外部电源电压低的第2外部电源电压(Vss)的供给；

内部电源布线(118、128、138、168)，用来对上述内部电路传递内部电源电压(VDDP、VDDS、VPP、VBB、VCP、VBL)；以及

内部电源电路(100)，接受上述第1和第2外部电源电压，生成上述内部电源电压，

上述内部电源电路包含：

参照电压生成部(110、120、130)，用来接受上述第1和第2外部电源电压，生成与上述内部电源电压的目标电平对应的参照电压；

第1电流隔断开关(252)，用来在上述低功耗模式时隔断上述参照电压生成部的工作电流；

内部电源电压发生部(116、126、136、160)，在上述通常模式时，根据上述内部电源电压与上述参照电压的比较，将上述内部电源电压维持为上述目标电平，同时在上述低功耗模式时停止工作；以及

连接开关(214、224、234、244)，用来在上述低功耗模式时将上述第1和第2外部电源布线的一方与上述内部电源布线导电性地连接。

2.如权利要求1中所述的半导体存储器，其特征在于：

还具备用来保持伴随第1指令(MRS)从外部输入的模式设定的模式寄存器(65)，

上述模式设定包含是否进行从上述通常模式转移到上述低功耗模式的指定，

在上述模式设定中指定了进行上述转移的情况下，响应于第2指令(SREF、DPE)开始上述低功耗模式。

3.如权利要求2中所述的半导体存储器，其特征在于：

上述内部电路包含：

配置成行列状的多个存储单元(MC)；

多条字线(WL)，分别对应于上述多个存储单元的行而被配置，有选择地被激活；以及

多条位线(BL、/BL)，分别对应于上述多个存储单元的列而被配置，与对应于已被激活的字线的存储单元的每一个连接，

上述第2指令(SREF)是用来指示上述数据保持工作的刷新指令，

在上述刷新指令的开始后，在各上述字线被非激活的状态下，开始上述低功耗模式。

4.如权利要求1中所述的半导体存储器，其特征在于：

上述内部电源电路还包含：

缓冲部(112、122、132)，被设置在上述参照电压生成部(110、120、130)与上述内部电源电压发生部(116、126、136)之间，用来将来自上述参照电压生成部的上述参照电压(VREFPO、VREFSO、VREFDO)传递给上述内部电源电压发生部；以及

第2电流隔断开关(210、220、230)，用来在上述低功耗模式时隔断上述缓冲部的工作电流。

5.如权利要求4中所述的半导体存储器，其特征在于：

上述缓冲部(112、122、132)包含用来控制工作电流量的工作电流控制部(267、268)，

上述工作电流控制部将从上述低功耗模式转移到上述通常模式的期间内的上述工作电流量设定成比上述通常模式时为大。

6.一种能切换外部电源电压的电平的半导体存储器，其特征在于：

具备：

外部电源布线(90)，接受上述外部电源电压(Ext.Vdd)的供给；

内部电源电路(100)，接受上述外部电源电压，为了将上述内部电源电压维持为目标电平而对上述内部电源布线供给内部电源电流，

为了与上述外部电源电压的电平无关地将上述内部电源电压的控制响应性维持为相同，根据上述外部电源电压的电平来切换上述内部电源电路中的上述内部电源电流的供给工作。

7.如权利要求6中所述的半导体存储器，其特征在于：

上述内部电源电路(100)包含：

参照电压生成部(110、112)，接受上述外部电源电压(Ext.Vdd)，生成与上述目标电平对应的参照电压(VREFP)；

电压比较部(430)，在内部节点(N8)上生成对应于上述参照电压与上述内部电源电压的比较结果的电压；以及

内部电源电流供给部(440)，被配置在上述外部电源布线(90)与上述内部电源布线(118)之间，用来与上述外部电源电压的电平无关地以同样的电流供给能力对上述内部电源布线(118)供给上述内部电源电流，

上述内部电源电流供给部在上述外部电源电压的电平比上述目标电平高的情况下，根据上述内部节点的电压供给上述内部电源电流，同时在上述外部电源电压的电平与上述目标电平相当的外部电源电压直接连接模式时，导电性地连接上述外部电源布线与上述内部电源布线，供给上述内部电源电流。

8.如权利要求6中所述的半导体存储器，其特征在于：

上述内部电源电路(100)具有：

电压比较部(430)，在内部节点(N8)上生成对应于上述参照电压与上述内部电源电压(VDDP)的比较结果的电压；

电流隔断开关(432)，在上述外部电源电压的电平与上述目标电平相当的情况下，隔断上述电压比较部的工作电流；

驱动晶体管(442)，被配置在上述外部电源布线(90)与上述内部电源布线(118)之间，用来将与上述内部节点的电压对应的电流作为上述内部电源电流供给上述内部电源布线；以及

连接开关(434)，在上述外部电源电压的电平与上述目标电平相当的外部电源电压直接连接模式时导通，导电性地结合在使上述驱动晶体管导通用的电压(Vss)与上述内部节点之间。

9.如权利要求6中所述的半导体存储器，其特征在于：

上述内部电源电路(100)包含：

电压比较部(450)，在第1内部节点(N9)上生成与对应于上述目标电平的参照电压(VREFS)与上述内部电源电压(VDDS)的比较结果对应的电压；以及

内部电源电流供给部(460)，被配置在上述外部电源布线(90)与上述内部电源布线(128)之间，用来根据上述第1内部节点的电压，对上述内部电源布线供给上述内部电源电流，

上述内部电源电流供给部与上述外部电源电压的电平无关地以同样的电流供给能力供给上述内部电源电流。

10.如权利要求6中所述的半导体存储器，其特征在于：

上述内部电源电路(100)包含：

电压比较部(450)，在第1内部节点(N9)上生成与对应于上述目标电平的参照电压(VREFP)与上述内部电源电压(VDDS)的比较结果对应的电压；

驱动晶体管(462、465)，被配置在上述外部电源布线(90)与上述内部电源布线(128)之间，用来将与上述第1内部节点的电压对应的电流作为上述内部电源电流供给上述内部电源布线；以及

第1工作电流控制部(452、454)，根据上述外部电源电压的电平切换供给上述电压比较部的工作电流量。

11.如权利要求6中所述的半导体存储器，其特征在于：

在通常模式时，上述内部电源电压(VPP)比上述外部电源电压(Ext.Vdd)高，

上述内部电源电路(100)包含：

第1检测部(520)，在激活时和备用时的两种情况下工作，用来检测上述内部电源电压比上述目标电平低的情况；

第2检测部(510)，在上述备用时工作，用来检测上述内部电源电压比上述目标电平低的情况；

第3检测部(500)，除了对于上述内部电路的自刷新指令执行时外，响应于上述第1检测部的检测结果而工作，用来检测上述内部电源电压比上述目标电平低的情况；

第1升压单元(550)，响应于上述第2和第3检测部的检测结果而工作，使上述外部电源电压升压，供给上述内部电源电流；以及

第2升压单元(570)，响应于上述第1检测部的检测结果而工作，使上述外部电源电压升压，供给上述内部电源电流，

上述第2升压单元与上述第1升压单元比较，每单位时间能供给的内部电源电流要大。

12.如权利要求11中所述的半导体存储器，其特征在于：

上述第1升压单元(550)具有：

振荡部(550、560)，响应于上述第2和第3检测部(510、500)的检测结果，用来生成具有恒定周期的泵时钟(PCLK)；

泵工作部(620)，响应于上述泵时钟，将第1节点(Nb0)的电压设定成比上述外部电源电压(Ext.Vdd)高；

传递晶体管(630)，导电性地连接在上述第1节点与上述内部电源布线(138)之间；以及

栅升压部(640)，响应于上述泵时钟，将上述传递晶体管的栅电压设定成比上述外部电源电压高，

上述泵工作部具有：

第1泵电容器(C1)，连接在被输入上述泵时钟的第2节点(Ni)与上述第1节点之间；

时钟传递电路(626、628)，根据上述外部电源电压的电平而成为工作状态，将上述泵时钟传递给第3节点(Npc)；以及

第2泵电容器(C2)，连接在上述第1节点与上述第3节点之间。

13.如权利要求11中所述的半导体存储器，其特征在于：

上述第1升压单元(550)具有：

振荡部(555)，响应于上述第2和第3检测部(510、500)的检测结果，用来生成具有规定周期的泵时钟(PCLK)；以及

泵电路(600a)，用来利用使用了上述泵时钟的充电泵工作，供给上述内部电源电流，

上述振荡部(555)具有：

以循环状连接的奇数个倒相器(556)；以及

连接在上述倒相器之间的延迟元件(558)。

14.一种有选择地应用多个工作条件中的1个的半导体存储器，其特征在于：

具备工作测试控制电路(700)，用来在工作测试时根据具有多位(A0-Am)的信号的特定的组合，指示规定测试的启动，

上述工作测试控制电路包含：

第1测试进入电路(704、706)，用来响应于上述特定的组合，激活第1测试进入信号(TEb、TEc)；以及

测试进入无效化电路(710、720、730)，在指定了上述多个工作条件中的特定的工作条件的情况下，用来强制地使上述第1测试进入信号非激活，

上述工作测试控制电路响应于上述第1测试进入信号的激活，启动上述规定测试。

15.如权利要求14中所述的半导体存储器，其特征在于：

上述工作测试控制电路(700)还包含响应于与上述特定的组合不同的上述多位的其它的组合、用来激活第2测试进入信号(TEa)的第2测试进入电路(702)，

上述工作测试控制电路响应于上述第1和第2测试进入信号的某一个的激活，启动上述规定测试。