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CN1319136C - 半导体器件和有源矩阵衬底的制造方法及半导体装置 - Google Patents

半导体器件和有源矩阵衬底的制造方法及半导体装置 Download PDF

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CN1319136C CNB001331132A CN00133113A CN1319136C CN 1319136 C CN1319136 C CN 1319136C CN B001331132 A CNB001331132 A CN B001331132A CN 00133113 A CN00133113 A CN 00133113A CN 1319136 C CN1319136 C CN 1319136C
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Abstract

一种半导体器件的制造方法，一种有源矩阵衬底的制造方法和一种电光器件，其中不同类型的TFT形成在同一衬底上，TFT的LDD长度或偏移长度的变化可通过较少的工艺得到抑制。在有源矩阵衬底的制造方法中，形成栅电极15和25的图案掩模被留下，在掺入中浓度的磷离子中使用以便与图案掩模554自对准地掺入杂质。然后，去除图案掩模，低浓度的磷离子利用栅电极作为掩模而掺入，以形成与栅电极自对准的低浓度源漏区111、121、211和221。每个区的LDD长度与栅电极的图案形成过程中产生的侧向蚀刻量相等。

Description

半导体器件和有源矩阵 衬底的制造方法及半导体装置
本发明涉及一种包括薄膜晶体管(此下文称之为“TFT”)的半导体器件的制造方法，一种有源矩阵衬底的制造方法和一种包括该有源矩阵衬底的电光器件。更具体地说，本发明涉及一种LDD结构或偏移栅极结构TFT的制造工艺。
半导体器件有各种不同的类型，一种具有电光器件如液晶显示器件等的内在驱动电路的有源矩阵衬底，或一种电流驱动控制型显示器件的有源矩阵衬底包括作为象素开关元件或开关元件以组成驱动电路的TFT。为了提高TFT的电场强度或减小有源矩阵衬底中的截止泄漏(off-leak)电流，就必须频繁地使用一种将偏移栅极结构或LDD结构赋予TFT的工艺。
这样一种LDD结构或偏移结构的TFT常常通过下面的方法进行制造生产。
首先，如图10B所示，一底保护膜(未图示)和一硅膜1012(半导体膜)依次地在图10A所示的衬底1011上形成。接着，如图10C所示，硅膜1012构图以形成一岛状硅膜1012。其次，如图10D所示，一栅极绝缘膜1013形成在硅膜1012的表面上，然后一导电膜形成在其表面上，并经过图案加工以形成一栅电极1014。
在制造LDD结构N型(第一导电型)的TFT过程中，如图10E所示，然后低浓度N型(低浓度第一导电型)杂质如磷离子等通过用栅电极1014作为一掩模掺入硅膜1012中。因此，低浓度n型区1151与栅电极1014自对准方式在硅膜1012中形成，未掺入杂质的部分用作一沟道形成区1017。
接着，如图10F所示，一抗蚀掩模1055被形成以覆盖比栅电极1014略宽的区域，然后如图10G所示，高浓度N型(高浓度第一导电型)杂质如磷离子被掺入硅膜1012中。
因此，每个低浓度N型区域1151的一部分就变成高浓度N型区域1152。
接着，如图10H所示，一层间绝缘膜1018形成在栅电极1014的表面侧上，一接触孔形成在夹层绝缘膜1018上，然后源漏电极1051和1052被形成通过夹层绝缘膜1018上的接触孔使其与高浓度N型区域1152电连接。
如此构成的TFT1010具有LDD结构，其中与源漏电极1051和1052形成电连接的源漏区1015部分是高浓度N型区域1152，相互面对且具有设置在栅电极1015端部之间的栅极绝缘膜1013的部分是低浓度区域1151。
如图10E所示的掺入低浓度n型杂质的工艺被省略以获得具有偏移栅极结构的TFT1010，其中与低浓度n型区域1151相对应的部分具有与沟道形成区相同的杂质浓度。
然而，在制造LDD结构或偏移栅极结构TFT1010的常用方法中，LDD的长度或偏移长度是由保护掩模1055的端部和栅电极1014端部之间的距离来限定的，因此，即使在保护掩模1055的形成位置略微偏离栅电极1014一点时，这种偏离也会产生这样的问题，使LDD长度或偏移长度产生变化。
因此，针对如何制造TFT而不会使LDD长度或偏移长度产生变化，人们已进行了多种研究。然而，在许多情况下，不仅N型TFT1010而且p型TFT通常也在相同的衬底上形成，形成这样不同的导电型TETs需要许多步骤。因此，即使为了抑制LDD长度或偏移长度产生变化，也不希望使制造过程复杂化。
而且，除了TFTs之外，在某些情况下，一电容器也要在相同的衬底上形成。在该电容器中，在与TFTs的源漏极区相同时间内形成的半导体区用作一电极，其它电极在与TFTs的栅电极相同的时间内形成。因此，就会存在一种限制，即杂质必须在栅电极形成之前掺入位于栅电极底层侧上的半导体膜中，由此在这种限制的情况下，对抑制LDD长度或偏移长度产生变化而不会使制造过程复杂化就会带来困难。
因此，在目前情况下，不同导电型TFTs在相同的衬底上形成的半导体器件的制造方法中，或者电容器也在和这些TFTs一样形成在相同的衬底上的半导体器件的制造方法中，TFT的LDD长度或偏移长度的变化是很难避免的。
因此，本发明的一个目的是提供一种半导体器件的制造方法，该方法能够通过较少的步骤在相同的衬底上形成不同导电型TFTs来抑制TFT的LDD长度或偏移长度产生变化，还能够降低布线区域等中由于图案残渣而带来的缺陷，本发明还提供一种有源矩阵衬底的制造方法和一种包括有源矩阵衬底的电光器件。
本发明的另一个目的是提供一种半导体器件的制造方法，该方法能够降低布线区或电容器形成区中由于图案残渣而带来的缺陷，本发明还提供一种有源矩阵衬底的制造方法和一种包括有源矩阵衬底的电光器件。
本发明的又一个目的是提供一种半导体器件的制造方法，该方法能够以较少的工艺制造不同导电型的TFTs和电容器，同时又能够抑制TFT的LDD长度或偏移长度产生变化，本发明还提供一种有源矩阵衬底的制造方法和一种包括有源矩阵衬底的电光器件。
为了解决上述问题，本发明提供一种半导体器件的制造方法，其中LDD结构或偏移栅极结构的第一导电型TFT和自对准结构的第二导电型TFT是由设置在衬底上的半导体膜形成的。该方法包括第一栅极绝缘膜形成工艺，第一栅极绝缘膜形成在半导体膜的表面上；第一栅电极形成工艺，一栅电极形成导电膜形成在第一栅极绝缘膜的表面上，然后在第二导电型TFT侧上对栅电极形成导电膜进行构图，同时使栅电极形成导电膜剩留在第一导电型TFT侧上以形成一第二导电型TFT的栅电极；高浓度第二导电型杂质掺入工艺，通过使用栅电极形成导电膜和第二导电型TFT栅电极作为掩模将高浓度第二导电型杂质掺入半导体膜中；第二栅电极形成工艺，在剩留(left)在第一导电型TFT侧的栅电极形成导电膜的表面上形成栅电极形成导电膜的图案掩模，用图案掩模覆盖的第二TFT侧对栅电极形成导电膜进行构图以形成第一导电型TFT的栅电极；第一高浓度的第一导电型杂质掺入工艺，用剩留(left)的图案掩模掺入高浓度的第一导电型杂质。
本发明的方法是一种偏移栅极结构的TFT的制造方法，其中第一栅极绝缘膜是在第一栅极绝缘膜形成工艺中在半导体膜的表面上形成的，然后在第一栅极绝缘膜的表面上形成的栅电极形成导电膜在第一导电型TFT侧上构图成栅电极，同时使栅电极形成导电膜剩留在第一栅电极形成工艺过程中的第一导电型TFT侧上。因此，在高浓度第二导电型杂质掺入工艺过程中，高浓度第二导电型杂质被掺入以形成与第二导电型TFT侧的栅电极自对准的源漏区。其次，在第二栅电极形成工艺过程中，图案掩模形成在剩留在第一导电型TFT侧的栅电极形成导电膜的表面上以形成第一导电型TFT的栅电极。由于侧向蚀刻是在蚀刻过程中发生的，栅电极无论是在宽度方向还是在长度方向都比图案掩模小。因此，在第一高浓度的第一导电型杂质掺入工艺过程中，高浓度的第一导电型杂质用剩留的图案掩模掺入以便掺入与图案掩模自对准的杂质，从而形成源漏区。未掺入高浓度第一导电型杂质的半导体膜的区域比栅电极覆盖的区域要宽。也就是说，栅电极覆盖的区域变成沟道形成区，区域(偏移区域)，是高浓度第一导电型杂质未被掺入的区域，它是在沟道形成区两侧的源漏区域之间形成的。偏移区域的长度尺寸与在栅电极形成过程中发生侧向蚀刻量相等。因此，偏移长度不会由于掩模位置的偏移而产生变化。此外，为了使掩模形成的时间量最小化以便有选择地掺入杂质，在高浓度第二导电型杂质掺入工艺过程中利用栅电极形成导电膜就能够避免杂质掺入第一导电型TFT中，在高浓度第一导电型杂质掺入工艺过程中利用图案掩模就能够避免杂质掺入第二导电型TFT中，因此就容许以较少的工艺实现半导体器件的制造。这样也能够避免由于图案残渣而在接线区域或电容器形成区域中缺陷的产生。
在本发明中，第一导电型是N型，第二导电型是P型。也就是说，虽然第一和第二导电型可能分别是P型和N型，但N型TFT最好具有LDD结构或偏移结构，P型TFT最好具有自对准结构，因为N型TFT往往会有一个非常大的截止泄漏电流。
在本发明中，对于具有LDD结构的第一导电型TFT来说，图案掩模在第一高浓度的第一导电型杂质掺入工艺过程之后可被去除，然后在低浓度第一导电型杂质掺入工艺过程中低浓度的第一导电型杂质通过使用第一导电型TFT的栅电极作为掩模可被掺入到半导体膜中。在此结构中，低浓度源漏区域形成在与栅电极自对准的第一TFT侧上，低浓度源漏区域的LDD长度与在栅电极图案形成过程中产生的侧向蚀刻量相等。因此，LDD的长度不会由于掩模的位置偏移而产生变化。在掺入低浓度第一导电型杂质的低浓度第一导电型杂质掺入的工艺过程中，由于用于第一TFT的栅电极图案形成的图案掩模已被去除，低浓度第一导电型杂质也被掺入到第二TFT侧中。然而，低浓度第一导电型杂质掺入到高浓度第二导电型杂质掺入在第二TFT侧的区域中。因此，即使在低浓度第一导电型杂质被掺入时，掺入高浓度第二导电型杂质的区域的杂质浓度也很少变化。因此，在低浓度第一导电型杂质掺入工艺过程中就无需将掩模覆盖在第二TFT的侧上，从而就减少了工艺过程。
在本发明中，在第二栅电极形成工艺过程中，例如，宽度大于第一栅电极形成工艺过程中所形成栅电极的掩模与图案掩模的形成是一样的。
在本发明中，电容器与第一导电型TFT和第二导电型TFT一样形成在相同的衬底上，将第一或第二导电型杂质掺入电容器形成半导体区域内的杂质掺入工艺可以在第一栅电极形成工艺之前进行，电容器电极可以在第一或第二栅电极形成工艺过程中形成以便与电容器形成半导体区域相面对，该半导体区域能够在杂质掺入工艺过程中制作为导电两者间形成有第一栅极绝缘膜。在此结构内，在杂质掺入工艺过程中杂质能够在栅电极形成之前被有选择地掺入半导体膜中，电容器能够因此而形成。
电容器与第一和第二导电型TFTs一样形成在相同的衬底上，高浓度的第一或第二导电型杂质可以在第一栅极绝缘膜形成工艺和第一栅电极形成工艺之间的高浓度杂质掺入工艺过程中掺入到电容器形成半导体区域中，电容器的电极可以在第一或第二栅电极形成工艺过程中形成以便与电容器形成半导体区域相面对，该半导体区域能够在高浓度杂质掺入工艺过程中制作为导电两者间形成有第一栅极绝缘膜。在此结构内，在高浓度杂质掺入工艺过程中杂质能够在栅电极形成之前被有选择地掺入半导体膜中，电容器能够因此而形成。
此外，电容器与第一和第二导电型TFTs一样形成在相同的衬底上，第二导电型TFT侧可以被一掩模覆盖，高浓度的第一导电型杂质是在这样的一种状态下掺入的，即至少设定的第一TFT的栅电极形成区域被宽度比在第一栅极绝缘膜形成工艺和第一栅电极形成工艺之前的第二高浓度第一导电型杂质掺入工艺过程中的图案掩模大的掩模覆盖；电容器的电极可以在第一或第二栅电极形成工艺过程中形成以便与电容器形成半导体区域相面对，该半导体区域能够在第二高浓度第一导电型杂质掺入工艺过程中制作为导电两者间形成有第一栅极绝缘膜。在此结构内，在第二高浓度第一导电型杂质掺入工艺过程中杂质能够在栅电极形成之前被有选择地掺入半导体膜中，电容器能够因此而形成。在此情况下，即使在高浓度第一导电型杂质掺入到第一TFT侧中时，由于至少设定的第一导电型TFT栅电极形成区域被一宽掩模覆盖，第一导电型TFT的偏移长度或LDD的长度也与第一导电型TFT栅电极完全形成时栅电极形成过程中产生的侧向蚀刻量相等。因此，LDD长度的偏移长度不会由于掩模的位置偏移而产生变化。
在掺入杂质的第二高浓度第一导电型杂质掺入工艺过程中，通过覆盖区域比设定的栅电极形成区域宽的掩模就能够避免杂质掺入到第一导电型TFT侧上。然而，即使在掩模形成位置中产生一些位置偏移，在第一高浓度的第一导电型杂质掺入工艺过程中，高浓度第一导电型杂质也会掺入突出图案掩模的区域内。因此，在源漏区就不会形成没有杂质掺入的空间。
在本发明中，在第一高浓度的第一导电型杂质掺入工艺过程中，第一导电型杂质可以用在第二高浓度的第一导电型杂质掺入工艺中的剂量与低浓度的第一导电型杂质掺入工艺中的剂量之间的中间浓度掺入。
例如，第一导电型杂质在第二高浓度的第一导电型杂质掺入工艺过程中可以大约为1×1015cm-2或更多的剂量掺入至半导体膜中，在低浓度的第一导电型杂质掺入工艺过程中以大约为1×1013cm-2或更少的剂量掺入至半导体膜中，在第一高浓度的第一导电型杂质掺入工艺过程中以大约为1×1013cm-2至1×1015cm-2的剂量掺入至半导体膜中。
在本发明中，第二栅电极绝缘膜可以在第二高浓度的第一导电型杂质掺入工艺和第一栅电极形成工艺之间的第二栅电极绝缘膜形成工艺过程中形成在第一栅极绝缘膜的表面上。
本发明的一种半导体器件的制造方法能够适用于，例如具有内在驱动电路的有源矩阵衬底的制造。在此情况下，包括第一导电型TFT的象素开关(pixelswithing)TFT，驱动电路TFT和包括第二导电型TFT的驱动电路薄膜晶体管可以形成在相同的衬底上。
另一种情况，包括第二导电型TFT的象素开关(pixel swithing)TFT，驱动电路TFT和包括第一导电型TFT的驱动电路薄膜晶体管可以形成在相同的衬底上。
一光电材料被容置在这种有源矩阵衬底和相对衬底之间以形成一电光器件。
图1是根据本发明第一实施例的有源矩阵衬底的剖视图。
图2A至2E分别表示图1所示的有源矩阵衬底制造方法的各工艺过程的剖视图。
图3A至3D分别表示图1所示的有源矩阵衬底制造方法中图2所示工艺过程以后的工艺过程的剖视图。
图4是根据本发明第二实施例的有源矩阵衬底的剖视图。
图5A至5D分别表示图4所示的有源矩阵衬底制造方法的各工艺过程的剖视图。
图6A至6F分别表示图4所示的有源矩阵衬底制造方法中图5A至5D所示工艺过程后的各工艺过程的剖视图。
图7表示本发明适用于其中的用于电光器件有源矩阵衬垫结构方框图。
图8表示作为有源矩阵衬垫应用实例的电光器件的平面视图。
图9表示沿图8中H-H′线的图8所示的电光器件的剖视图。
图10A至10H表示具有LDD结构或偏移栅极结构的常用TFT制造方法的工艺过程的剖视图。
本发明的实施例将参考附图作描述。在下面的描述中，第一导电型是N型，第二导电型是P型。
(实施例1)
图1表示根据本发明实施例1的半导体器件的剖视图。图2和3表示该半导体器件制造工艺过程中的剖视图。在这些附图中所示的半导体器件包括一具有用于电光器件(电光器件)的内在驱动电路的有源矩阵衬垫，下面将描述电光器件。因此，三种类型的TFTs形成在有源矩阵衬垫上。图1表示具有LDD结构的N型象素开关TFT，具有LDD结构的N型驱动电路TFT，具有自对准结构的P型驱动电路TFT，它们在附图中按从右侧到左侧的方向形成。
在图1中，形成在有源矩阵衬垫2上的N型象素TFT10，N型驱动电路TFT20和P型驱动电路TFT30具有沟道形成区域13，23和33以分别在源漏区11和12，21和22，31和32之间形成沟道。每个沟道形成区域13，23和33掺杂低浓度的硼离子，每个沟道形成区域13，23和33形成为杂质浓度大约为1×1017cm-3的低浓度P型区域。在这种掺杂沟道中，N型驱动电路TFT20和P型驱动电路TFT30的阈值电压可设定为一预定值。由于空穴(holes)的迁移率通常低于电子的迁移率，P型驱动电路TFT的导通电流往往显著地低于N型驱动电路TFT的导通电流。然而，这个问题通过沟道掺杂以调节阀电压基本上能够得到解决。因此，在本实施例的有源矩阵衬垫2中，构成互补晶体管电路的N型驱动电路TFT20和P型驱动电路TFT30的导通电流能够很好地相互平衡。
N型象素TFT10，N型驱动电路TFT20和P型驱动电路TFT30分别包括栅电极15，25和35，这些栅电极设置在沟道形成区域13，23和33的表面侧上栅极绝缘层14位于其间(氧化膜的厚度大约为300埃至2000埃，最好大约为1000埃)。
每个N型象素TFT10和N型驱动电路TFT20的源漏区域具有LDD结构。因此，源漏区域11和12，21和22分别具有低浓度源漏区域111和121，211和221，这些区域的杂质浓度大约为1×1018cm-3，它们形成为的栅电极15和25端部相对与栅极绝缘膜14位于其间。因此，这些TFTs能够形成这样一种状态，即漏极端的电场强度被减小，从而显著地降低了截止泄漏电流。此外，LDD结构的TFT在源漏极之间比自对准结构的TFT具有更高的电场强度，因此沟道长度就能够被缩短。
另一方面，P型驱动电路TFT30的源漏区域31和32与栅电极35自对准形成。然而，P型TFT往往显示出比N型TFT的截止泄漏电流低，因此即使在该结构不是LDD结构时，截止漏电流和电场强度也不会存在问题。所以在本发明中，P型驱动电路30设有自对准结构以保证获得导通电流，以此提高了构成互补晶体管电路的N型驱动电路TFT20和P型驱动电路TFT30的导通电流之间的相互平衡。
在N型象素TFT10和N型驱动电路TFT20的源漏区域11和12，21和22中，除了低浓度源漏区域111和121，211和221的区域是高浓度源漏区域112和122，212和222，这些区域的杂质浓度大约为1×1020cm-3。在P型驱动电路TFT30中，每个源漏区31和32的全部区域是一个杂质浓度大约为1×1020cm-3的高浓度区域。扫描线，数据线和如象素电极等的源漏电极16，17，26，27和36通过底层侧的层间绝缘膜401和上层侧的夹层绝缘膜402的接触孔(contactholes)与这些高浓度区域形成电连接。
具有上述结构的有源矩阵衬底2能够通过如下的方法进行制造。在下面的描述中，杂质浓度用活化退火(active annealing)后的杂质浓度表示。
首先，如图2A所示，一包括硅氧化膜的底保护膜201形成在包括石英衬底或玻璃衬底的绝缘衬底200的表面上。接着，一非晶硅膜202用LPVCD方法，等离子CVD方法等形成，然后通过激光退火或快速退火生长晶粒转变为一多晶硅膜。
接着，如图2B所示，多晶硅膜通过光刻法形成图案以使岛状硅膜10a，20a和30a放置在象素TFT10，N型驱动电路TFT20和P型驱动电路TFT30分别形成的区域。
接着，包括厚度大约为300埃至2000埃的硅氧化膜的栅极绝缘膜14通过TEOS-CVD方法，LPCVD方法，等离子CVD方法，热氧化方法等形成在硅膜10a，20a和30a的表面上(第一栅极绝缘膜形成工艺)。在使用热氧化方法形成栅极绝缘膜14的工艺过程中，硅膜10a，20a和30a能被结晶而转变为多晶硅膜。
在沟道掺杂过程中，例如，硼离子在此时以剂量大约为1×1012cm-2被注入。结果是，硅膜10a，20a和30a就变成杂质浓度大约为1×1017cm-3的低浓度P型硅膜。
接着，如图2C所示，包括掺杂硅膜，硅化物膜，或如铝膜，铬膜，钽膜等金属膜的栅电极形成导电膜150形成在栅极绝缘膜14的表面上。然后，图案掩模551形成在栅电极形成导电膜150的表面上，在此状态下，随之形成图案以在驱动电路TFT30侧上形成一栅电极35(第一栅电极形成工艺)，如图2D所示。在此工艺过程中，在N型象素TFT10侧和N型驱动电路TFT20侧，栅电极形成导电膜150被图案掩模覆盖，因此它不能形成图案。
接着，如图2E所示，通过使用P型驱动电路TFT30侧的栅电极35和放置在N型象素TFT10侧及N型驱动电路TFT20侧的栅电极形成导电膜150作为一掩模，硼离子(第二导电型/P型)以大约为1×1015cm-2的剂量(高浓度)注入(高浓度第二导电型杂质掺入工艺)。因此，具有杂质浓度为1×1020cm-3的高浓度源漏区域31和32与栅电极35自对准而形成。在此工艺过程中，栅电极35覆盖的区域用作沟道形成区域33。
接着，如图3A所示，一包括保护膜的构图掩模552被形成以完全能够覆盖P型驱动电路TFT30侧，和覆盖N型象素TFT10侧及N型驱动电路TFT20侧的栅电极形成区域。然后，如图3B所示，栅电极形成导电膜50通过图案掩模552进行图案处理以形成N型象素TFT10和N型驱动电路TFT20的栅电极15和25(第二栅电极形成工艺)，在此图案形成过程中，侧面蚀刻(侧向蚀刻)发生在图案掩模552覆盖的栅电极形成导电膜150上。因此，栅电极15和25无论是在宽度方向还是在长度方向都比图案掩模552小。
在第二栅电极形成工艺过程中，从侧向蚀刻能够积极地改进栅电极形成导电膜150的观点看，一种具有各向同性的蚀刻方法，如湿法蚀刻或等离子蚀刻最好用于第二栅电极形成工艺过程中。
接着，磷离子(第一导电型/N型)以剂量为1×1015cm-2(高浓度)用剩留的图案掩模552注入(第一高浓度的第一导电型杂质掺入工艺)。结果是，杂质以与图案掩模552自对准的形式被注入以形成高浓度源漏区域112，122，212和222。在此工艺过程中，高浓度磷离子未掺入的硅膜10a和20a的区域比栅电极15和25覆盖的区域要宽。也就是说，在分别与栅电极15和25相对的区域两侧上高浓度源漏区域112和122，212和222之间存在高浓度磷离子未掺入的硅膜10a和20a形成区域。
接着，如图3C所示，图案掩模552被去除，在此情况下，磷离子以剂量为1×1013cm-2(低浓度)被注入(低浓度第一导电型杂质掺入工艺)。结果是，低浓度杂质掺入分别与栅电极15和25自对准的方式注入硅膜10a和20a中以形成低浓度源漏区域111，121，211和221。沟道区域13和23形成在分别被栅电极15和25覆盖的区域中。
接着，如图3D所示，底层侧夹层绝缘膜401形成在栅电极15，25和35的表面侧上，然后形成接触孔。
接着，如图1所示，上层侧夹层绝缘膜402形成，然后形成接触孔。接着形成象素电极8。
如上所述，在本实施例中，在第一栅电极形成工艺过程中，形成在栅极绝缘膜14表面上的栅电极形成导电膜150剩留在N型象素TFT10侧和N型驱动电路20TFT侧上，同时P型驱动电路TFT30侧上的栅电极形成导电膜150构图成栅电极35。在此情况下，高浓度的硼离子在高浓度的第二导电型杂质掺入工艺过程中被注入。因此，源漏区域31和32以与栅电极35自对准的方式形成在P型驱动电路TFT30侧上。另一方面，在N型象素TFT10侧和N型驱动电路TFT20侧上，栅电极15和25通过使用图案掩模552在第二栅电极形成工艺过程中形成，然后高浓度磷离子在第一高浓度的第一导电型杂质掺入工艺过程中用剩留的图案掩模552掺入，以便以与图案掩模552自对准的方式掺入杂质，从而形成高浓度源漏区域112，122，212和222。在形成栅电极15和25的工艺过程中，侧向蚀刻在分别与栅电极15和25相对的区域两侧上高浓度源漏区域112和122，212和222之间形成了高浓度磷离子未掺入的区域，这些区域的每个长度尺寸与形成栅电极15和25的侧向蚀刻量相等。因此，由于图案掩模552被去除，低浓度的磷离子通过使用栅电极15和25作为掩模被掺入以形成与栅电极15和25自对准的低浓度源漏区域111，121，211和221，每个低浓度源漏区域111，121，211和221的LDD长度与构图栅电极15和25时侧向蚀刻量相等。因此，LDD长度就不会由于掩模的位置偏移而产生变化。
而且，在高浓度的第二导电型杂质掺入工艺过程中，通过栅电极形成导电膜150就能够避免杂质掺入在N型象素TFT10侧和N型驱动电路TFT20侧上，在高浓度的第一导电型杂质掺入工艺过程中，通过图案掩模552就能够避免杂质掺入在N型驱动电路TFT20上，因此就能够使掩模形成时间达到最小化以便有选择地掺入杂质。
而且，在掺入低浓度磷离子的低浓度的第一导电型杂质杂质掺入工艺过程中，由于图案掩模552被完全去除，低浓度的磷离子就被掺入在P型驱动电路TFT30侧上。然而，由于低浓度的磷离子被掺入到P型驱动电路30侧上的高浓度源漏区域31和32中，即使低浓度的磷离子被掺入时，每个高浓度源漏区域31和32的杂质浓度也几乎不发生变化。因此，P型驱动电路TFT30侧在低浓度的第一导电型杂质掺入工艺过程中也不必被掩模覆盖，因此就减少了工艺过程。这样也就能够避免由于图案残渣在接线区域中缺陷的产生。
由于省略了低浓度的第一导电型的杂质掺入工艺过程，N型象素TFT10和N型驱动电路TFT20按偏移栅极结构形成。
(实施例2)
图4表示根据本发明实施例2的半导体器件的剖视图。图5和6表示半导体器件制造工艺过程中的剖视图。在这些附图中所示的半导体器件包括具有用于电光器件(电光器件)的内在驱动电路的有源矩阵衬底，电光器件将在下面描述。因此，三种类型的TFTs形成在有源矩阵衬底上。图4表示具有LDD结构的N型象素开关TFT，具有LDD结构的N型驱动电路TFT和具有自对准结构的P型驱动电路TFT，它们在附图中按从右侧到左侧的方向形成。
在图4中，形成在有源矩阵衬底2上的N型象素TFT，N型驱动电路TFT20和P型驱动电路TFT30具有沟道形成区域13，23和33以便在源漏区域11和12，21和22，31和32之间分别形成沟道。
N型象素TFT10，N型驱动电路TFT20和P型驱动电路TFT30分别包括栅电极15，25和35，这些栅电极设置在沟道形成区域13，23和33的表面侧上栅极绝缘层14位于其间(硅氧化膜的厚度大约为300埃至2000埃，最好大约为1000埃)。
在本实施例中，栅极绝缘膜14包括位于底层侧上的第一栅电极绝缘膜141和位于上层侧上的第二栅电极绝缘膜142。
每个N型象素TFT10和N型驱动电路TFT20的源漏区域具有LDD结构。也就是说，源漏区域11和12，21和22分别具有低浓度源漏区域111和121，211和221，这些区域的杂质浓度大约为1×1018cm-3，它们形成为与栅电极15和25端部相对栅极绝缘膜14位于其间。因此，这些TFTs能够形成这样一种状态，漏极端的电场强度被减小，从而显著地降低了泄漏电流。此外，LDD结构的TFT在源漏极之间比自对准结构的TFT具有更高的电场强度，因此沟道长度就能够被缩短。
在本实施例中，在N型象素TFT10和N型驱动电路TFT20的源漏区域11和12，21和22中，杂质浓度大约为1×1020cm-3的高浓度源漏区域112和122，212和222分别在与低浓度源漏区域111和121，211和221相隔设定距离的地方形成，这样扫描线，数据线和如象素电极等的源漏电极16，17，26，27通过底层侧的夹层绝缘膜401和上层侧的夹层绝缘膜402的接触孔(contact holes)与这些高浓度源漏区域112和122，212和222形成电连接。
在本实施例中，具有杂质浓度大约为1×1019cm-3的中间浓度的源漏区域113，123，213和223分别在高浓度源漏区域112和122，212和222和低浓度源漏区域111和121，211和221之间形成。
另一方面，P型驱动电路TFT30的源漏区域31和32与栅电极35自对准形成。然而，P型TFT往往显示出比N型TFT的泄漏电流低，因此即使在该结构不是LDD结构时，泄漏电流和电场强度也不会存在问题。所以在本发明中，P型驱动电路30设有自对准结构以保证获得一个大的导通电流。在P型驱动电路TFT30中，每个源漏区31和32的全部区域是一个杂质浓度大约为1×1020cm-3的高浓度区域。源漏电极27和36通过底夹层绝缘膜401和上夹层绝缘膜402的接触孔(contact holes)分别与这些高浓度区域形成电连接。
而且，在本实施例中，一存储电容器(电容器)40也形成在有源矩阵衬底2上。该存储电容器40包括第一电极41，该电极41包括从N型象素TFT10的高浓度源漏区域112延伸的半导体区域，该区域是在和具有由第一和第二栅极绝缘膜141和142组成的两层结构的栅极绝缘膜14相同时间内形成的介质膜43形成的地方。第二电极42在和栅电极50相同的时间内形成在介质膜43上以便第二电极42能够与第一电极41相对。
具有上述结构的有源矩阵衬底2能够通过如下的方法进行制造。在下面的描述中，杂质浓度用活化热处理(active annealing)后的杂质浓度表示。
首先，如图5A所示，一包括硅氧化膜的底保护膜201形成在包括石英衬底或玻璃衬底的绝缘衬底200的表面上。接着，一非晶硅膜202用LPVCD方法，等离子CVD方法等形成，然后通过激光热处理或快速热处理生长晶粒转变为一多晶硅膜。
接着，如图5B所示，多晶硅膜通过光刻法形成图案以使岛状硅膜10a，20a和30a剩留在象素TFT10，N型驱动电路TFT20和P型驱动电路TFT30分别形成的区域(硅膜形成工艺)。
接着，包括厚度大约为150埃至1000埃的硅氧化膜的第一栅极绝缘膜141通过TEOS-CVD方法，LPCVD方法，等离子CVD方法，热氧化方法等形成在硅膜10a，20a和30a的表面上(第一栅极绝缘膜形成工艺)。在使用热氧化方法形成栅极绝缘膜14，24和34的工艺过程中，硅膜10a，20a，30a和40a能被结晶而转变为多晶硅膜。
接着，如图5C所示，一抗蚀掩模555被形成以覆盖P型驱动电路TFT30侧和N型象素TFT10及N型驱动电路TFT20的栅电极15和25形成的预定区域，该预定区域比下面描述的图案掩模552要宽。然后，在此情况下，磷离子(第一导电型杂质/N型)以剂量为1×1015cm-2(高浓度)被掺入(第二高浓度的第一导电型杂质掺入工艺)。
结果，具有杂质浓度大约为1×1020cm-3的高浓度源漏区域112，122，212和222形成在N型象素TFT10侧和N型驱动电路TFT20侧。此外，包括具有杂质浓度大约为1×1020cm-3硅膜的第一电极41形成在存储电容器40侧。
接着，如图5D所示，抗蚀掩模555被去除，然后包括厚度大约为150埃至1000埃硅氧化膜的第二栅极绝缘膜142通过TEOS-CVD方法，LPCVD方法，等离子CVD方法，热氧化方法等形成在硅膜10a，20a和30a的表面上(第二栅极绝缘膜形成工艺)。
接着，如图6A所示，包括掺杂硅膜，硅化物膜，或如铝膜，铬膜，钽膜等金属膜的栅电极形成导电膜150形成在第二栅极绝缘膜142的表面上。然后，图案掩模551形成在栅电极形成导电膜150的表面上，在此状态下，随之形成图案以在驱动电路TFT30侧上形成一栅电极35(第一栅电极形成工艺)，如图6B所示。在此工艺过程中，在N型象素TFT10侧和N型驱动电路TFT20侧，栅电极形成导电膜150被图案掩模551覆盖，因此它不能形成图案。
接着，通过使用P型驱动电路TFT30侧的栅电极35和留在N型象素TFT10侧及N型驱动电路TFT20侧的栅电极形成导电膜150作为一掩模，硼离子(第二导电型/P型)以大约为1×1015cm-2的剂量(高浓度)注入(高浓度第二导电型杂质掺入工艺)。因此，具有杂质浓度为1×1020cm-3的高浓度源漏区域31和32与栅电极35自对准而形成。在此工艺过程中，栅电极35覆盖的区域用作沟道形成区域33。
接着，如图6C所示，一包括保护膜的图案掩模554被形成以完全能够覆盖P型驱动电路TFT30侧，和覆盖N型象素TFT10侧及N型驱动电路TFT20的栅电极形成区域及存储电容器40侧。然后，如图6D所示，栅电极形成导电膜150通过图案掩模554构图以形成N型象素TFT10和N型驱动电路TFT20的栅电极15和25以及存储电容器40的第二电极42(第二栅电极形成工艺)，在此构图过程中，侧面蚀刻(侧向蚀刻)发生在图案掩模554覆盖的栅电极形成导电膜150上。因此，栅电极15和25无论是在宽度方向还是在长度方向都比图案掩模554小。
在第二栅电极形成工艺过程中，从侧向蚀刻能够积极地改进栅电极形成导电膜150的观点看，一种具有各向同性的蚀刻方法，如湿法蚀刻或等离子蚀刻最好用于第二栅电极形成工艺过程中。
接着，磷离子(第一导电型/N型)以剂量为1×1014cm-2(中浓度)用剩留的图案掩模554注入(第一高浓度的第一导电型杂质掺入工艺)。在此工艺过程中，磷离子以低于形成高浓度源漏区域111，121，211和221的中间浓度被掺入。结果，杂质以与图案掩模554自对准的形式被注入以形成中间浓度源漏区域113，123，213和223。在此工艺过程中，高浓度磷离子可被掺入以代替中间浓度的磷离子。
在此工艺过程中，高或中间浓度的磷离子未掺入的硅膜10a和20a的区域比栅电极15和25覆盖的区域要宽。也就是说，在分别与栅电极15和25相对的区域两侧上中间浓度源漏区域113和123，213和223之间形成磷离子未掺入的硅膜10a和20a区域。
接着，如图6E所示，图案掩模554被去除，在此情况下，磷离子以剂量为1×1013cm-2(低浓度)被注入(低浓度第一导电型杂质掺入工艺)。结果是，低浓度杂质分别以与栅电极15和25自对准的方式掺入硅膜10a和20a中，以形成低浓度源漏区域111，121，211和221。沟道区域13和23形成在分别被栅电极15和25覆盖的区域中。
接着，如图6F所示，底层侧夹层绝缘膜401形成在栅电极15，25和35的表面侧上，然后接触孔形成。最后源漏电极16，17，26，27和36也被形成。
接着，如图1所示，上层侧夹层绝缘膜402形成，然后接触孔形成。接着象素电极8也被形成。
如上所述，在本实施例中，在第一栅电极形成工艺过程中，形成在栅极绝缘膜14，24和34表面上的栅电极形成导电膜150剩留在N型象素TFT10侧和N型驱动电路20TFT侧上，同时P型驱动电路TFT30侧上的栅电极形成导电膜150构图成栅电极35。在此情况下，高浓度的硼离子在高浓度的第二导电型杂质掺入工艺过程中被注入。因此，源漏区域31和32以与栅电极35自对准的方式形成在P型驱动电路TFT30侧上。另一方面，在N型象素TFT10侧和N型驱动电路TFT20侧上，栅电极15和25通过使用图案掩模552在第二栅电极形成工艺过程中形成，然后中间浓度磷离子在第一高浓度的第一导电型杂质掺入工艺过程中用剩留的图案掩模554掺入，以便与图案掩模554自对准掺入杂质，从而形成中间浓度源漏区域113，123，21和223。在形成栅电极15和25的工艺过程中，侧向蚀刻在分别与栅电极15和25相对的区域两侧上高浓度源漏区域112和122，212和222之间形成了高浓度磷离子未掺入的区域，这些区域的每个长度尺寸与形成栅电极15和25的侧向蚀刻量相等。
因此，由于图案掩模554被去除，低浓度的磷离子通过使用栅电极15和25作为掩模被掺入，以形成与栅电极15和25自对准的低浓度源漏区域111，121，211和221，每个低浓度源漏区域111，121，211和221的LDD长度与构图栅电极15和25中的侧向蚀刻量相等。因此，LDD长度就不会由于掩模的位置偏移而产生变化。
而且，由于杂质在第二高浓度的第一导电型杂质掺入工艺过程中是在栅电极15，25和35形成之前被掺入，存储电容器40的第一电极41就能够形成。在此时，通过覆盖区域的宽度大于栅电极1 5和25的设定形成区域的保护掩模555就能够避免杂质掺入在N型象素TFT10侧和N型驱动电路TFT20侧上。然而，即使在保护掩模555形成位置中产生一些位置偏移时，在第一高浓度的第一导电型杂质掺入工艺过程中，中浓度的磷离子也会掺入突出于图案掩模554的区域内。因此，在源漏区域11，12，21和22没有杂质未掺入的区域。
而且，在高浓度的第二导电型杂质掺入工艺过程中，通过栅电极形成导电膜150就能够避免杂质掺入在N型象素TFT10侧和N型驱动电路TFT20侧上，在高浓度的第一导电型杂质掺入工艺过程中，通过图案掩模554就能够避免杂质掺入在P型驱动电路TFT30上，因此就能够使掩模形成时间达到最小化以便有选择地掺入杂质。因此，有源矩阵衬底2能够以较少的工艺过程进行制造。此外，还能够避免由于图案残渣在接线区域和存储电容器40的形成区域中缺陷的产生。
而且，在掺入低浓度磷离子的低浓度的第一导电型杂质杂质掺入工艺过程中，由于图案掩模552被完全去除，低浓度的磷离子就被掺入在P型驱动电路TFT30侧上。然而，由于低浓度的磷离子被掺入到P型驱动电路30侧上的高浓度源漏区域31和32中，即使低浓度的磷离子被掺入时，每个高浓度源漏区域31和32的杂质浓度也几乎不发生变化。因此，P型驱动电路TFT30侧在低浓度的第一导电型杂质掺入工艺过程中也不必被掩模覆盖，因此就减少了工艺过程。
由于省略了低浓度的第一导电型的杂质掺入工艺过程，N型象素TFT10和N型驱动电路TFT20就形成在偏移栅极结构中。存储电容器40的第二电极42也可通过第一栅电极形成工艺过程中的图案处理形成。
(其它实施例)
在上述实施例中，虽然象素TFT包括N型TFT，但是象素TFT也可包括P型TFT。
存储电容器40与N型TFTs10，20和P型TFT30一样形成在相同的衬底上，将P型杂质掺入半导体膜的电容器形成半导体区域中的杂质掺入工艺可以在第一栅电极形成工艺之前进行，在第一或第二栅电极形成工艺过程中，电容器的第二电极42可以形成为与电容器形成半导体区域相对，该区域通过杂质掺入工艺，制成为导电两者间具有第一栅极绝缘膜14。
存储电容器40与N型TFTs10，20和P型TFT30一样形成在相同的衬底上，另一种情况是，将高浓度的P型杂质掺入电容器形成半导体区域中的高浓度杂质掺入工艺可以在第一栅极绝缘膜形成工艺和第一栅电极形成工艺之间进行，在第一或第二栅电极形成工艺过程中，电容器的第二电极42可以形成与电容器形成半导体区域相对，该区域通过高浓度杂质掺入工艺制作为导电两者间具有第一栅极绝缘膜14。在这种结构中，杂质能够在栅电极形成之前被有选择地掺入半导体膜中以便存储电容器40能够通过使用半导体区域和电容器元件的第二电极42而形成，第二栅电极是通过第一或第二栅电极形成工艺而形成的。
虽然，在上述的实施例中，第一导电型是N型，第二导电型是P型，但是通过使用P型和N型分别作为第一和第二导电型，象素TFT可由P型TFT形成，电容器可通过使用P型区域形成。
(有源矩阵衬底的整体结构)
图7表示电光器件结构的简略框图。
如图7所示，数据线90和扫描线91形成在电光器件的有源矩阵衬底2上。与每个象素的象素电极相连接的象素TFT10的栅电极与相对应的扫描线91连接，象素电极10的源极与相对应的数据线90相连接。通过象素TFT10输入象素信号的液晶单元94存在于每个象素上。对于数据线90来说，包括移位寄存器84，电平移位器85，视频线87和模拟开关86的数据线驱动电路60形成在有源矩阵衬底2上。对于扫描线91来说，包括移位寄存器88和电产移位器89的扫描线驱动电路70形成在有源矩阵衬底2上。
每个扫描线驱动电路70和数据线驱动电路60包括参考图1至4上述的N型驱动电路TFT20和P型驱动电路TFT30。
参考图1至4如上所述，在某些情况下，每个象素具有一个位于每个象素和电容器线98(第二电极42)之间的存储电容器40(电容器)，该存储电容器40具有增加液晶单元94的电荷保持特性的功能。
(有源矩阵衬底的应用实例)
具有上述结构的有源矩阵衬底2构成一种如图8和9所示的电光器件。
图8和9分别表示电光器件的平面视图和沿图8中H-H′线的剖视图。
在这些附图中，一种电光器件1大概包括上述的有源矩阵衬底2，由如石英衬底或高热阻玻璃衬底的透明绝缘衬底3组成的相对衬底3，和容置在这些衬底之间的液晶6，相对电极71和矩阵形成的光屏蔽膜301形成在相对衬底3上。有源矩阵衬底2和相对衬底3之间以一设定的空隙结合在一起，该空隙是通过空隙填充材料密封添加剂构成的密封层80而形成的，以便液晶6被密封在两个衬底之间。对于密封层80，任何各种紫外线可固化树脂如环氧树脂等都可以使用。对于空隙材料，无机或有机纤维或大约为2至10μm的球状体都可以使用。相对衬底3比有源矩阵衬底2的尺寸小，因此它与有源矩阵衬底2相结合处在这样的一种状态，即有源矩阵衬底2的周缘部突出于相对衬底3的周缘部。因此，扫描线驱动电路60和数据线驱动电路70位于相对衬底3的外侧。由于有源矩阵衬底2的输入-输出端81也位于相对衬底3的外侧，一柔性印刷接线板9也能够与输入-输出端81相连接。由于密封层8被部分切断以形成一包括该切断部的液晶入口83。反向衬底3和有源矩阵衬底2相结合后，因此，密封层8的内侧区域就处于一真空状态以便液晶6通过液晶入口83在减压条件下能被注入，液晶入口83在液晶6密封之后可用一密封剂82封闭。反向衬底3也包括设置在其上以将显示区域隔断在密封层80内侧的光屏蔽膜88。
如上所述，在本发明中，高浓度的第一导电型杂质是在第一导电型TFT栅电极形成之后用剩留的图案掩模掺入以便杂质与图案掩模自对准被掺入。因此，在图案掩模被去除之后，低浓度的第一导电型杂质掺入高浓度的第一导电型杂质不能掺入的区域，以形成与第一TFT侧上的栅电极自对准的低浓度源漏区域，每个源漏区域的LDD长度与通过构图栅电极而产生的侧向蚀刻量相等。因此，LDD的长度不会由于掩模的位置偏移而产生变化。此外，为了有选择地掺入杂质掩模的形成时间被最小化了，从而减少了制造工艺过程。

Claims (10)

1.一种半导体器件的制造方法，该半导体器件在衬底上形成具有包括掺入第1浓度的N型杂质的第1浓度的源和漏区域的LDD区域的N型薄膜晶体管、和P型薄膜晶体管，其特征在于，该方法包括：
第一栅极绝缘膜形成工艺，在构成所述薄膜晶体管的半导体膜的表面上形成第一栅极绝缘膜；
在所述第一栅极绝缘膜的表面上形成栅电极形成用导电膜的工艺；
通过将在所述N型薄膜晶体管的形成区域上的所述栅电极形成用导电膜留下，而将在所述P型薄膜晶体管的形成区域上的所述栅电极形成用导电膜作图案加工、形成所述P型薄膜晶体管的栅电极的工艺；
P型杂质掺入工艺，利用所述栅电极形成用导电膜和所述P型薄膜晶体管的栅电极作为掩模，将比所述第1浓度的N型杂质高的第2浓度的P型杂质掺入到所述半导体膜中，形成所述P型的薄膜晶体管的源和漏区域；
在留在所述N型薄膜晶体管的形成区域上的所述栅电极形成用导电膜的表面上，形成所述栅电极形成用导电膜的图案掩模，并且在用所述图案掩模覆盖所述P型薄膜晶体管的形成区域的状态下，将所述栅电极形成用导电膜进行图案加工，形成所述N型薄膜晶体管的栅电极的工艺；以及
N型杂质掺入第一工艺，残留所述图案掩模，而掺入比所述第1浓度的N型杂质高的第2浓度的N型杂质，形成所述N型的薄膜晶体管的源和漏区域。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，包括N型杂质掺入第二工艺，在进行N电型杂质掺入第一工艺之后，去除所述图案掩模，然后通过使用所述N型薄膜晶体管的栅电极作为掩模将所述第1浓度的N型杂质掺入所述半导体膜中。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述N型薄膜晶体管的栅电极形成工艺中，形成比所述P型的薄膜晶体管的栅电极形成工艺过程中形成的所述栅电极宽的掩模，作为所述图案掩模。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在进行所述P型薄膜晶体管的栅电极形成工艺之前，对电容器元件形成用的半导体区域，进行将N型杂质或P型杂质掺入到半导体膜的杂质掺入工艺；
在所述P型薄膜晶体管的栅电极形成工艺、或所述N型薄膜晶体管的栅电极形成工艺中，在通过所述杂质掺入工艺而导电化了的电容器元件形成用半导体区域上，夹着第一栅极绝缘膜，形成相对的电容器元件用的电极。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在进行所述第一栅极绝缘膜形成工艺之后、和进行所述P型薄膜晶体管的栅电极形成工艺之前，进行将比所述N型杂质掺入工艺中剂量还多的第2浓度的N型杂质或P型杂质掺入电容器元件形成用的半导体区域中的杂质掺入第三工艺；
在所述P型薄膜晶体管的栅电极形成工艺过程、或所述N型薄膜晶体管的栅电极形成工艺中，在由所述杂质掺入第三工艺而导电化了的电容器元件形成用半导体区域上，夹着所述第一栅极绝缘膜形成相对的电容器元件用的电极。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在进行所述第一栅极绝缘膜形成工艺之后、和进行所述所述P型薄膜晶体管的栅电极形成工艺之前，用掩模覆盖所述P型薄膜晶体管的形成区域，在由该掩模覆盖所述N型薄膜晶体管的栅电极的预定形成区域至少比所述图案掩模宽的状态下，将第2浓度的N型杂质掺入的N型杂质掺入第四工艺；
在所述N型杂质掺入第一工艺中，将比在所述N型杂质掺入第四工艺中的剂量少、并比在所述N型杂质掺入第二工艺中的剂量多的第3浓度的N型杂质掺入；
在所述P型薄膜晶体管的栅电极形成工艺、或所述N型薄膜晶体管的栅电极形成工艺中，在由所述N型杂质掺入第四工艺而导电化了的电容器元件形成用半导体区域上，夹着所述第一栅极绝缘膜形成相对的电容器元件用的电极。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述N型杂质掺入第四工艺中，以1×1015cm-2以上的剂量，将N型杂质掺入所述半导体膜中，在所述N型杂质掺入第二工艺过程中，以1×1013cm-2以下的剂量，将N型杂质掺入所述半导体膜中，在所述N型杂质掺入第一工艺中，以从1×1013cm-2至1×1015cm-2的剂量，将N型杂质掺入所述半导体膜中。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，在进行所述N型杂质掺入第四工艺之后、在所述P型薄膜晶体管的栅电极形成工艺过程之前、进行在所述第一栅极绝缘膜的表面上形成第二栅极绝缘膜的第二栅极绝缘膜形成工艺。
9.一种半导体装置，具有LDD结构，其特征在于，使用权利要求1至8之一限定的半导体装置的制造方法，并且具备
具有通过掺入第1浓度杂质而形成的第1浓度源和漏区域；
通过掺入比所述第1浓度源和漏区域高的第2浓度的杂质而形成的第2浓度源和漏区域；和
通过掺入比所述第1浓度源和漏区域高、并且比所述第2浓度源和漏区域低的第3浓度的杂质而形成的第3浓度源和漏区域的LDD结构。
10.一种有源矩阵衬底的制造方法，其特征在于：
使用权利要求1至8之一限定的半导体器件的制造方法，在同一衬底上形成：
由N型薄膜晶体管构成的象素开关用薄膜晶体管和驱动电路用薄膜晶体管，和
由P型薄膜晶体管构成的驱动电路用薄膜晶体管。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521959B2 (en) * 1999-10-25 2003-02-18 Samsung Electronics Co., Ltd. SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same
KR100542980B1 (ko) * 2001-08-07 2006-01-20 삼성에스디아이 주식회사 엘디디영역을 갖는 씨모스 박막 트랜지스터의 제조방법
JP4084080B2 (ja) * 2002-05-10 2008-04-30 株式会社日立製作所 薄膜トランジスタ基板の製造方法
TWI270177B (en) * 2002-10-25 2007-01-01 Tpo Displays Corp Semiconductor device with lightly doped drain and manufacturing method thereof
US7532184B2 (en) * 2003-04-17 2009-05-12 Samsung Mobile Display Co., Ltd. Flat panel display with improved white balance
JP4305192B2 (ja) * 2003-04-25 2009-07-29 セイコーエプソン株式会社 薄膜半導体装置の製造方法、電気光学装置の製造方法
JP4624023B2 (ja) * 2003-07-31 2011-02-02 株式会社半導体エネルギー研究所 半導体装置、及びその作製方法
TWI247180B (en) * 2004-08-06 2006-01-11 Au Optronics Corp Thin film transistor structure for flat panel display and method for fabricating the same
JP2006309161A (ja) * 2005-03-29 2006-11-09 Sanyo Epson Imaging Devices Corp 電気光学装置及び電子機器
KR100719933B1 (ko) 2006-04-06 2007-05-18 비오이 하이디스 테크놀로지 주식회사 다결정 실리콘 채널을 갖는 박막 트랜지스터의 제조방법
CN101523614B (zh) * 2006-11-20 2011-04-20 松下电器产业株式会社 半导体装置及其驱动方法
WO2012153498A1 (ja) * 2011-05-09 2012-11-15 シャープ株式会社 半導体装置の製造方法
US9105652B2 (en) 2011-05-24 2015-08-11 Sharp Kabushiki Kaisha Method of manufacturing semiconductor device
CN103996655B (zh) 2014-03-07 2017-02-08 京东方科技集团股份有限公司 一种阵列基板及其制备方法，显示面板、显示装置
WO2016175086A1 (ja) 2015-04-28 2016-11-03 シャープ株式会社 半導体装置及びその製造方法
KR20220048250A (ko) 2020-10-12 2022-04-19 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2948965B2 (ja) 1991-12-02 1999-09-13 松下電器産業株式会社 薄膜トランジスタの製造方法
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ
KR100292044B1 (ko) * 1997-05-23 2001-09-17 구본준, 론 위라하디락사 액정표시장치제조방법
US5874745A (en) * 1997-08-05 1999-02-23 International Business Machines Corporation Thin film transistor with carbonaceous gate dielectric
JPH11177099A (ja) * 1997-12-12 1999-07-02 Seiko Epson Corp 薄膜トランジスタおよび製造方法、液晶パネル用基板、液晶装置並びに電子機器
KR100332565B1 (ko) * 1998-01-13 2003-06-12 엘지.필립스 엘시디 주식회사 액정표시장치제조방법
KR100330165B1 (ko) * 1998-11-12 2002-10-25 삼성전자 주식회사 박막 트랜지스터 액정 표시 장치의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures

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Publication number Publication date
CN1288254A (zh) 2001-03-21
JP4038309B2 (ja) 2008-01-23
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JP2001085695A (ja) 2001-03-30
US6306693B1 (en) 2001-10-23
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TW457723B (en) 2001-10-01

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