CN1287445C - 制作沟渠电容浅沟绝缘的方法 - Google Patents
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Abstract
本发明提供一种制作沟渠电容浅沟绝缘的方法，包含：提供一半导体基底，其上具有一硬掩膜，其中所述半导体基底上已制作有多个深沟渠电容结构，各深沟渠电容结构包含有电容电极、电容介电层、电容下电极以及颈氧化层；于半导体基底上沉积一介电层；将该介电层平坦化至所述硬掩膜表面，剩余的介电层则填满深沟渠电容结构上方的凹陷缺口；于半导体基底上沉积一缓冲层；于该缓冲层上形成定义有浅沟绝缘图案开口的光阻掩膜；进行一等离子干蚀刻，通过浅沟绝缘图案开口，利用介电层以及颈氧化层作为蚀刻掩膜，保护各深沟渠电容结构，选择性地蚀刻所述缓冲层、硬掩膜，最后蚀刻半导体基底，形成绝缘浅沟；以及于该绝缘浅沟内填入沟渠绝缘材料。
Description
技术领域
本发明涉及一种制作沟渠电容浅沟绝缘的方法，尤指一种可与逻辑工艺(logic process)兼容的制作沟渠电容浅沟绝缘的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，DRAM组件的设计也必须符合高集成度、高密度的要求，而沟渠电容DRAM组件结构即为业界所广泛采用的高密度DRAM架构之一，其是在半导体基材中蚀刻出深沟渠并于其内制成沟渠电容，因而可有效缩小存储单元的尺寸，妥善利用芯片空间。
请参阅图1至图5，图1至图5为现有制作沟渠电容浅沟绝缘的剖面示意图。如图1所示，半导体芯片1分为逻辑区域(logic area)11以及存储数组区域(memory array area)12。图1中半导体芯片1的存储数组区域12内已制作有多个深沟渠电容结构20。一般，深沟渠电容结构20的制作是先在硅基底10中通过硬掩膜(hard mask)14蚀刻出深沟渠开口(图未示)，然后于开口内形成电容电极、电容介电层22、电容下电极(storage node)24以及颈氧化(collar oxide)层26。在深沟渠电容结构20上方形成有凹陷缺口(recess)28。
如图2所示，接着，于半导体芯片1上沉积一厚约3000至4000埃的掺杂硅玻璃层32，例如硼硅玻璃(BSG)层或硼磷硅玻璃(BPSG)层。掺杂硅玻璃层32是覆盖在硬掩膜14上并填满深沟渠电容结构20上方的凹陷缺口28。
如图3所示，接着，于掺杂硅玻璃层32上沉积一底部抗反射层(BARC)34，然后于底部抗反射层(BARC)34上涂布一光阻层，随后并将光阻层以现有黄光工艺加以微影成像，并加以烘烤后形成定义有存储数组区域(memory arrayarea)12的浅沟绝缘图案开口43以及定义有逻辑区域11浅沟绝缘图案开口45的光阻掩膜36。
如图4所示，接着进行一等离子干蚀刻工艺，利用光阻掩膜36作为蚀刻掩膜，通过浅沟绝缘图案开口43向下蚀刻底部抗反射层34、掺杂硅玻璃层32、硬掩膜14、硅基底10、一部分的电容下电极24以及颈氧化层26，形成绝缘浅沟53。同时，通过浅沟绝缘图案开口45向下蚀刻底部抗反射层34、掺杂硅玻璃层32、硬掩膜14以及硅基底10，以于逻辑区域11内形成绝缘浅沟54。随后，去除光阻掩膜36、底部抗反射层34以及掺杂硅玻璃层32。
最后，如图5所示，于绝缘浅沟53以及绝缘浅沟54内填入沟渠绝缘材料58，并加以平坦化，即完成现有沟渠电容浅沟绝缘的制作。
然而，上述现有沟渠电容浅沟绝缘的制作方法仍存有许多缺点。首先，由于深沟渠电容结构20较为复杂，因此在进行STI蚀刻时，蚀刻等离子的成分也较为麻烦复杂而不易控制。这是因为形成绝缘浅沟53，需通过浅沟绝缘图案开口43向下蚀刻底部抗反射层34、掺杂硅玻璃层32、硬掩膜14、硅基底10、一部分的电容下电极24以及颈氧化层26。再者，现有沟渠电容浅沟绝缘的制作方法需利用较厚的掺杂硅玻璃层32作为掩膜，导致较差的临界尺寸(critical dimension，CD)均匀度以及在疏/密(iso/dense)图案间的CD偏差。此外，现有沟渠电容浅沟绝缘的制作方法并无法与逻辑工艺兼容。
发明内容
据此，本发明的主要目的在于提供一种改良的沟渠电容浅沟绝缘的制作方法，可与逻辑工艺兼容，并解决上述问题。
本发明的上述目的是由如下技术方案来实现的。
方案一
一种沟渠电容浅沟绝缘的制作方法，包含有：
提供一半导体基底，其上具有一硬掩膜，其中所述半导体基底表面区分为逻辑区域以及存储数组区域，所述存储数组区域内已制作有多个深沟渠电容结构，各所述深沟渠电容结构包含有电容电极、电容介电层、电容下电极以及颈氧化层；其特征是：
于所述半导体基底上沉积一介电层；
将所述介电层平坦化至所述硬掩膜表面，剩余的介电层则填满所述深沟渠电容结构上方的凹陷缺口；
于所述半导体基底上沉积一缓冲层；
于所述缓冲层上沉积一底部抗反射层(BARC)；
于所述底部抗反射层上形成定义有存储数组区域浅沟绝缘图案开口以及定义有逻辑区域浅沟绝缘图案开口的光阻掩膜；
进行一等离子干蚀刻，通过所述存储数组区域浅沟绝缘图案开口以及逻辑区域浅沟绝缘图案开口，利用所述介电层以及颈氧化层作为蚀刻掩膜，保护各所述深沟渠电容结构，选择性地蚀刻所述底部抗反射层、缓冲层、硬掩膜，最后蚀刻所述半导体基底，分别形成存储数组区域绝缘浅沟以及逻辑区域绝缘浅沟；
去除所述光阻掩膜以及底部抗反射层；以及
于所述存储数组区域绝缘浅沟以及逻辑区域绝缘浅沟内填入沟渠绝缘材料。
所述的制作沟渠电容浅沟绝缘的方法，其特征是：将所述介电层平坦化的方法是利用进行一化学机械研磨(chemical mechanical polishing，CMP)工艺，以所述硬掩膜为研磨停止层，将所述介电层平坦化至硬掩膜表面。
所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述硬掩膜包含有氮化硅。
所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述缓冲层是由氮化硅所构成。
所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述缓冲层的厚度约为500埃。
方案二
一种制作沟渠电容浅沟绝缘的方法，包含有：
提供一半导体基底，其上具有一硬掩膜，其中所述半导体基底上已制作有多个深沟渠电容结构，各所述深沟渠电容结构包含有电容电极、电容介电层、电容下电极以及颈氧化层；其特征是：
于所述半导体基底上沉积一介电层；
将所述介电层平坦化至所述硬掩膜表面，剩余的介电层则填满所述深沟渠电容结构上方的凹陷缺口；
于所述半导体基底上沉积一缓冲层；
于所述缓冲层上形成定义有浅沟绝缘图案开口的光阻掩膜；
进行一等离子干蚀刻，通过所述浅沟绝缘图案开口，利用所述介电层以及颈氧化层作为蚀刻掩膜，保护各所述深沟渠电容结构，选择性地蚀刻所述缓冲层、硬掩膜，最后蚀刻所述半导体基底，形成绝缘浅沟；
去除所述光阻掩膜；以及
于所述绝缘浅沟内填入沟渠绝缘材料。
所述的制作沟渠电容浅沟绝缘的方法，其特征是：将所述介电层平坦化的方法是利用进行一化学机械研磨工艺，以所述硬掩膜为研磨停止层，将所述介电层平坦化至硬掩膜表面。
所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述硬掩膜包含有氮化硅。
所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述缓冲层是由氮化硅所构成。
所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述缓冲层的厚度约为500埃。
在本发明的最佳实施例中，揭露了一种沟渠电容浅沟绝缘的制作方法，包含有提供一半导体基底，其上具有一硬掩膜，其中所述半导体基底上已制作有多个深沟渠电容结构，各所述深沟渠电容结构包含有电容电极、电容介电层、电容下电极以及颈氧化层；于所述半导体基底上沉积一介电层；将所述介电层平坦化至所述硬掩膜表面，剩余的介电层则填满所述深沟渠电容结构上方的凹陷缺口；于所述半导体基底上沉积一缓冲层；于所述缓冲层上形成定义有浅沟绝缘图案开口的光阻掩膜；进行一等离子干蚀刻，通过所述浅沟绝缘图案开口，利用所述介电层以及颈氧化层作为蚀刻掩膜，保护各所述深沟渠电容结构，选择性地蚀刻所述缓冲层、硬掩膜，最后蚀刻所述半导体基底，形成绝缘浅沟；以及于所述绝缘浅沟内填入沟渠绝缘材料。
本发明的优点在于：
相较于先前技术，本发明在深沟渠电容结构完成后，于深沟渠电容结构上的凹陷缺口填入硅氧介电层，随后覆上一氮化硅缓冲层，最后以选择性蚀刻形成浅沟绝缘。如此，即可避免使用过厚的掺杂硅玻璃层32，因此可以控制CD均匀度。此外，本发明由于不蚀刻深沟渠电容结构20，因此在进行浅沟绝缘的蚀刻时所使用的蚀刻配方较为单纯而容易控制。此外，本发明工艺更可以兼容于逻辑工艺。
附图说明
图1至图5为现有制作沟渠电容浅沟绝缘的剖面示意图。
图6至图11为本发明可与逻辑工艺兼容的沟渠电容浅沟绝缘制作方法的剖面示意图。
具体实施方式
请参阅图6至图11，图6至图11为本发明可与逻辑工艺兼容的沟渠电容浅沟绝缘制作方法的剖面示意图，其中相同或类似的组件与区域仍沿用相同的符号。如图6所示，半导体芯片1分为逻辑区域11以及存储数组区域12。图1中半导体芯片1的存储数组区域12内已制作有多个深沟渠电容结构20。深沟渠电容结构20的制作是先在硅基底10中通过硬掩膜14蚀刻出深沟渠开口(图未示)，然后于开口内形成电容电极、电容介电层22、电容下电极24以及颈氧化层26。在深沟渠电容结构20上方形成有凹陷缺口28。
如图7所示，接着于半导体芯片1上沉积一介电层，较佳为以高密度等离子化学气相沉积(high-density plasma chemical vapor deposition，HDPCVD)法所形成的硅氧层。接着，进行一化学机械研磨工艺，以硬掩膜14为研磨停止层，将介电层平坦化至硬掩膜14表面。剩余的介电层62则填满深沟渠电容结构20上方的凹陷缺口28。此时，半导体芯片1具有一接近平坦的表面轮廓。
如图8所示，接着于半导体芯片1表面上沉积一厚约500埃的缓冲层64。缓冲层64可以为氮化硅或氮氧化硅(SiON)，较佳为氮化硅，但不限于此。如图9所示，于缓冲层64上沉积一底部抗反射层34，然后于底部抗反射层34上涂布一光阻层，随后并将光阻层以现有黄光工艺加以微影成像，并加以烘烤后形成定义有存储数组区域12的浅沟绝缘图案开口43以及定义有逻辑区域11浅沟绝缘图案开口45的光阻掩膜36。在其它实施例中，也可省略底部抗反射层34。
如图10所示，接着进行等离子干蚀刻，通过浅沟绝缘图案开口43以及浅沟绝缘图案开口45，并利用介电层62以及颈氧化层26作为蚀刻掩膜，保护各深沟渠电容结构20，选择性地蚀刻底部抗反射层34、缓冲层64、硬掩膜14，最后蚀刻硅基底10，分别形成存储数组区域12的绝缘浅沟53以及逻辑区域11的绝缘浅沟54。由图中可看出，蚀刻绝缘浅沟所使用的等离子成分，仅针对底部抗反射层34、缓冲层64、硬掩膜14以及硅基底10选择性的蚀刻，而对介电层62以及颈氧化层26具高蚀刻选择比，因此对于深沟渠电容结构20上方的破坏较小，藉此在存储数组区域12内形成如图中的T型剖面绝缘浅沟53。
最后，如图11所示，再去除光阻掩膜36以及底部抗反射层34，然后于绝缘浅沟53以及绝缘浅沟55内填入沟渠绝缘材料58，并加以平坦化，即完成本发明沟渠电容浅沟绝缘的制作。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (10)
1、一种沟渠电容浅沟绝缘的制作方法，包含有：
提供一半导体基底，其上具有一硬掩膜，其中所述半导体基底表面区分为逻辑区域以及存储数组区域，所述存储数组区域内已制作有多个深沟渠电容结构，各所述深沟渠电容结构包含有电容电极、电容介电层、电容下电极以及颈氧化层；其特征是：
于所述半导体基底上沉积一介电层；
将所述介电层平坦化至所述硬掩膜表面，剩余的介电层则填满所述深沟渠电容结构上方的凹陷缺口；
于所述半导体基底上沉积一缓冲层；
于所述缓冲层上沉积一底部抗反射层；
于所述底部抗反射层上形成定义有存储数组区域浅沟绝缘图案开口以及定义有逻辑区域浅沟绝缘图案开口的光阻掩膜；
进行一等离子干蚀刻，通过所述存储数组区域浅沟绝缘图案开口以及逻辑区域浅沟绝缘图案开口，利用所述介电层以及颈氧化层作为蚀刻掩膜，保护各所述深沟渠电容结构，选择性地蚀刻所述底部抗反射层、缓冲层、硬掩膜，最后蚀刻所述半导体基底，分别形成存储数组区域绝缘浅沟以及逻辑区域绝缘浅沟；
去除所述光阻掩膜以及底部抗反射层；以及
于所述存储数组区域绝缘浅沟以及逻辑区域绝缘浅沟内填入沟渠绝缘材料。
2、根据权利要求1所述的制作沟渠电容浅沟绝缘的方法，其特征是：将所述介电层平坦化的方法是利用进行一化学机械研磨工艺，以所述硬掩膜为研磨停止层，将所述介电层平坦化至硬掩膜表面。
3、根据权利要求1所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述硬掩膜包含有氮化硅。
4、根据权利要求1所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述缓冲层是由氮化硅所构成。
5、根据权利要求1所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述缓冲层的厚度约为500埃。
6、一种制作沟渠电容浅沟绝缘的方法，包含有：
提供一半导体基底，其上具有一硬掩膜，其中所述半导体基底上已制作有多个深沟渠电容结构，各所述深沟渠电容结构包含有电容电极、电容介电层、电容下电极以及颈氧化层；其特征是：
于所述半导体基底上沉积一介电层；
将所述介电层平坦化至所述硬掩膜表面，剩余的介电层则填满所述深沟渠电容结构上方的凹陷缺口；
于所述半导体基底上沉积一缓冲层；
于所述缓冲层上形成定义有浅沟绝缘图案开口的光阻掩膜；
进行一等离子干蚀刻，通过所述浅沟绝缘图案开口，利用所述介电层以及颈氧化层作为蚀刻掩膜，保护各所述深沟渠电容结构，选择性地蚀刻所述缓冲层、硬掩膜，最后蚀刻所述半导体基底，形成绝缘浅沟；
去除所述光阻掩膜；以及
于所述绝缘浅沟内填入沟渠绝缘材料。
7、根据权利要求6所述的制作沟渠电容浅沟绝缘的方法，其特征是：将所述介电层平坦化的方法是利用进行一化学机械研磨工艺，以所述硬掩膜为研磨停止层，将所述介电层平坦化至硬掩膜表面。
8、根据权利要求6所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述硬掩膜包含有氮化硅。
9、根据权利要求6所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述缓冲层是由氮化硅所构成。
10、根据权利要求6所述的制作沟渠电容浅沟绝缘的方法，其特征是：所述缓冲层的厚度约为500埃。
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