CN1260892C

CN1260892C - 具有占空比校正电路的模拟延迟锁定环

Info

Publication number: CN1260892C
Application number: CNB2003101242175A
Authority: CN
Inventors: 金世埈; 洪祥熏; 高在范
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2003-01-10
Filing date: 2003-12-31
Publication date: 2006-06-21
Anticipated expiration: 2023-12-31
Also published as: US20040155686A1; JP4362709B2; KR100507873B1; CN1518226A; KR20040064862A; US7078949B2; JP2004220602A

Abstract

模拟延迟锁定环器件，包括第一模块，用来接收内部时钟信号和参考时钟信号，产生正常多相时钟信号对和虚拟多相时钟信号对；和第二模块，用来接收参考时钟信号，以基于正常多相时钟信号对和虚拟多相时钟信号对，产生具有校正的占空比的延迟锁定内部时钟信号。

Description

具有占空比校正电路的模拟延迟锁定环

技术领域

本发明涉及半导体器件，尤其涉及带占空比校正(duty cyclecorrection，DCC)电路的模拟延迟锁定环(DLL)器件。

背景技术

与外部时钟信号同步操作的同步半导体存储器接收外部时钟信号，并使用由接收到的外部时钟信号产生的内部时钟信号。然而，因为通过同步半导体存储器中的内部电路，因此该内部时钟信号与外部时钟信号相比被延迟。被延迟的内部信号导致同步半导体存储器性能降低。

因此，同步半导体存储器需要配备用以将内部时钟信号与外部时钟信号同步的装置。

一般地，延迟锁定环路(DLL)器件或锁相环路(PLL)器件被提供用于此目的。然而，与PLL器件相比，DLL器件具有低噪声的优点。因此，通常DLL器件应用于同步半导体存储器。

除此以外，DLL器件具有三种类型，即：模拟DLL器件，数字DLL器件和寄存控制DLL器件。

同时，在如内部时钟信号的上升沿和下降沿处均进行数据存取的同步半导体存储器中，内部时钟信号的占空比维持在50％是非常重要的。

因此占空比校正(DCC)电路被提供给DLL器件用于校正占空比。

图1所示是一传统的DLL器件中包括的DCC电路框图。

DCC电路110接收内部时钟信号ICLK，以输出DLL时钟信号DLL_CLK，其中内部时钟信号ICLK是通过将内部时钟信号ICLK的上升延和外部时钟信号CLK的上升延同步而从外部时钟信号CLK产生的。DCC电路110也接收反馈DLL时钟信号DLL_CLK，以校正DLL时钟信号DLL_CLK的占空比。

图2是图1所示DCC电路的电路图。

如图2所示，DCC电路110包括：差分放大器单元112、缓冲器114、电荷泵116和电容器C。

差分放大器单元112接收内部时钟信号ICLK及参考电压Vref作为输入信号；缓冲器114用于缓冲从差分放大器112单元输出的信号，并输出缓冲后的信号作为DLL时钟信号DLL_CLK。电荷泵116进行电抽运操作接收DLL时钟信号DLL_CLK。电容器C连接到电荷泵116的一个输出。

图2所示的DCC电路110根据如下进行占空比调节操作：当时钟信号具有50％的占空比时，在逻辑“高”电平时间段流动的电流和在逻辑“低”电平时间段流动的电流之间的电流差变为零。

电荷泵116向电容器C抽运电荷以响应DLL时钟信号DLL_CLK。抽运的电荷储存在电容器C中。然后，电容器C中存储的电荷以参考电压Vref的形式反馈到差分放大器单元112。

以下，依靠参考电压Vref，差分放大器单元112控制缓冲器114的共模电平以校正占空比。

然而，在该占空比校正操作中，因为反馈方法，用于锁定DLL的初始时间与工作补偿量成正比增加。其中，该反馈方法意味着占空比校正操作是通过将电容C中的已存储电荷反馈到差分放大单元112，直到DLL被锁定来进行的。进而在占空比校正操作操作中，由于共模电平被限制，DLL器件能校正有限的工作误差。

发明内容

因此，本发明的目的在于提供一种延迟锁定环(DLL)器件，该器件能校正宽范围的工作误差，并减少DLL的初始锁定时间。

依照本发明的一个方面，提供了多相时钟信号对产生装置，用于接收内部时钟信号和参考时钟信号，以产生具有不同相位以及包括正常多相时钟信号对和虚拟多相时钟信号对的多相时钟信号对；占空比校正装置，用于接收多相时钟信号对，选择多相时钟信号对中与参考时钟信号最同步的一个，对所选时钟信号对进行占空比校正，以产生具有校正占空比的延迟锁定内部时钟信号。

附图说明

通过下面对优选实施例结合附图的描述，本发明的上述及其它目的和特征将变得非常明显。

图1所示为传统DLL器件的DCC电路框图。

图2所示为图1所示的DCC电路图。

图3所示为本发明的一实施例的模拟DLL器件的框图。

图4所示为图3中参考延迟线的电路图。

图5A和5B所示为时序图，描述从参考延迟线输出的正常多相时钟信号对和虚拟多相时钟信号对。

图6所示为图3所示的时钟接口的框图。

图7所示为图6所示的第一i:1多路器的一实施例的电路图。

图8所示为图6所示的混相器的一实施例的电路图。

图9所示为图3所示的工作校正放大器的电路图。

图10A和10B所示为具有不同占空比的外部时钟信号。

具体实施方式

下面参考附图详细描述本发明的模拟DLL器件。

图3所示为本发明的一实施例的模拟DLL器件的框图。

如图所示，该模拟DLL器件包括时钟缓冲器300、参考延迟线310、参考控制器315、时钟接口320、精细延迟线350、差分放大器352、工作校正放大器360、延迟模型354、精细控制器356和有限状态机(finite state machine，FSM)370。

时钟缓冲器300接收外部时钟信号对CLK和/CLK以便输出内部时钟信号对PH<0>和/PH<0>以及参考时钟信号REF_CLK。参考时钟信号REF_CLK与内部时钟信号PH<0>是相同的，即，从而参考时钟信号KEF_CLK可以用内部时钟信号PH<0>代替。

参考延迟线310接收内部时钟信号对PH<0>和/PH<0>以输出正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，....PH和/PH及虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，…，PHD和/PHD。参考控制器315控制参考延迟线310，以通过比较REF_CLK和/PH的相位使参考时钟信号REF_CL和正常多相时钟信号/PH具有相同的相位。

在此，符号‘PH<1:i>’的意思是PH<1>，PH<2>，…，PH。其中i是个自然数，更确切的说，是大于1的自然数。i的数目由包括在参考延迟线310的延迟线中的差分延迟单元的总数确定。例如：PH<1:2>意思是PH<1>和PH<2>。另外，‘对’这个词被用于指信号及其反转信号，例如，对PH<1>和/PH<1>是指PH<1>和它的反转信号/PH<1>；对PH<1:2>和/PH<1:2>代表对PH<1>和/PH<1>和对PH<2>和/PH<2>；若只提到‘PH<1>’，那么‘对’被省略，例如，正常多相时钟信号PH<1:i>。当提到的信号数目大于1或提到的信号对数目大于1时，使用‘多’，如果不是这样，省略‘多’。例如，正常多相信号PH<1:i>；正常相信号PH<1>。

时钟接口320通过混合正常多相时钟信号对中选取的一对的相位及虚拟多相时钟信号对中选取的一对的相位用于进行占空比校正。例如，通过混合对PH<3>和/PH<3>的相位与对PHD<3>和/PHD<3>的相位，即，通过混合PH<3>的相位与PHD<3>的相位以及混合/PH<3>的相位与/PHD<3>的相位。

来自时钟接口320的输出混合差分时钟信号对MIX_CLK和/MIX_CLK被输入到精细延迟线350。差分放大器352通过放大精细延迟线350的输出来产生DLL时钟信号DLL_CLK。延迟模型354用于模拟延迟量并输出反馈时钟信号FB_CLK。

精细控制器356通过比较反馈时钟信号FB_CLK和参考时钟信号REF_CLK来控制精细延迟线350。有限状态机FSM用于控制整个DLL，接收参考时钟信号REF_CLK和反馈时钟信号FB_CLK。

工作校正放大器360用于支持时钟接口校正占空比，接收精细延迟线350的输出。

同时，参考控制器315包括相位检测器、电荷泵、环路滤波器(未示出)---通常这些包含在DLL器件中---并利用环路滤波器中的电容器中充电的电压Vc来控制参考延迟线310。精细控制器356几乎具有和参考控制器315相同的结构。

图4是参考延迟线310的电路图。

如图所示，参考延迟线310包括正常延迟线312和虚拟延迟线314。

正常延迟线312配备有i个差分延迟单元--NDEL1，NDEL2，...，NDELi—接收内部时钟信号对PH<0>和/PH<0>。

虚拟延迟线314配备有i个差分延迟单元DDEL1，DDEL2，...，DDELi-接收来自正常延迟线312的输出信号对PH和/PH。

其中，正常相时钟信号对PH<k>和/PH<k>从NDELk输出，其中k是自然数且1≤k≤i。

包含在正常延迟线312和虚拟延迟线314中的每个差分延迟单元均受环路滤波器中的电容器上充电的电压Vc控制，从而参考延迟线310的总的延迟量得到控制。

与此同时，与参考延迟线310类似，精细延迟线350是通过利用差分延迟单元310实现的。

图5A是时序图，描述从参考延迟线310输出的正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH和虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD和/PHD。

这种情况下，外部时钟信号对CLK和/CLK的占空比是50％。

内部时钟信号对PH<0>和/PH<0>通过i个差分延迟单元NDEL1～NDELi；差分延迟单元NDELk输出延迟内部时钟信号对PH<0>和/PH<0>的正常多相时钟信号对PH<k>和/PH<k>，这里k是自然数且1≤k≤i。

随后，从NDELi输出的信号对PH和/PH被交叉输入到虚拟延迟线314，并通过i个差分延迟单元DDEL1～DDELi；每个差分延迟单元输出延迟内部时钟信号PH和/PH的正常多相时钟信号对PHD<1:i>和/PHD<1:i>。

参考控制器315中包括的相位检测器比较正常多相时钟信号/PH的相位和参考时钟信号REF_CLK的相位。

因而，如果延迟被锁，内部时钟信号PH<0>将与正常相时钟信号/PH同步。并且，内部时钟信号PH<0>与正常相时钟信号/PH之间存在180°的相位差。正常相时钟信号PH与虚拟相时钟信号PHD之间也存在180°的相位差。因此，正常多相信号PH<1:i>与虚拟多相信号PHD<1:i>具有0～360°范围内的相位差。

在这里，由于外部时钟信号对CLK和/CLK的占空比是50％，所以参考时钟信号EF CLK的下降沿与多相时钟信号/PH的下降沿同步。

图5B是时序图，描述从参考延迟线310输出的正常多相时钟信号对和虚拟多相时钟信号对。在这里，外部时钟信号对CLK和/CLK的占空比不是50％，并假定在一个时钟周期内，逻辑‘高’电平的时间段比逻辑‘低’电平的时间段长，即占空比大于50％。

在这种情况下，如果延迟被锁，参考时钟信号REF_CLK与正常多相时钟信号/PH同步。然而，由于外部时钟信号对CLK和/CLK的占空比不是50％，致使参考时钟信号的下降沿与多相时钟信号/PH的下降沿不同步。因此，参考时钟信号REF_CLK的下降沿与正常相时钟信号/PH之间存在‘DE’的相位差。这一相位误差‘DE’是外部时钟信号CLK或/CLK工作误差的两倍。

图6所示为时钟接口320的电路图。

如图所示，时钟接口320包括4相多路器330和混相器340。

4相多路器330包括第一i:1多路器332、第二多路器334、第一2:1多路器336和第二2:1多路器338。

第一i:1多路器332的第一主输入端IN<1:i>和第一从输入端/IN<1:i>分别接收正常多相时钟信号对PH<1:i>和/PH<1:i>，然后，第一i:1多路器332选择一被输入的信号对，并将被选择的信号对输出。在这里，该操作是通过有限状态机FSM 370输出的相位选择信号PH_SEL<1:i>来控制的。

第二i:1多路器334的第二主输入端IN<1:i>和第二从输入端/IN<1:i>分别接收虚拟多相时钟信号对PHD<1:i>和/PHD<1:i>，然后，i:1多路器334选择一被输入的信号对，并将被选择的信号对输出。在这里，该操作是通过有限状态机FSM 370输出的相位选择信号PH_SEL<1:i>来控制的。

第一2:1多路器336的第三和第四主输入端IN<1>和IN<2>以及第三和第四从输入端/IN<1>和/IN<2>接收来自第一i:1多路器332的输出信号，并选择输出被接收的信号，该操作是通过由来自有限状态机FSM 370的偶和奇选择信号SEL_EVEN和SEL_ODD控制实现的。

第二2:1多路器338的第五和第六主输入端IN<1>和IN<2>以及第五和第六从输入端/IN<1>和/IN<2>接收来自第二i:1多路器334的输出信号，并选择输出被接收的信号，该操作是通过由来自有限状态机FSM 370的偶和奇选择信号SEL_EVEN和SEL_ODD控制实现的。

因此，4相多路器334用于选择分别从正常延迟线312和虚拟延迟线314输出的正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH之一及虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，,,，PHD和/PHD之一。然后，被选的信号成为用于混相器340的输入信号，即，正常差分时钟信号对MIXIN和/MIXIN及虚拟差分时钟信号对MIXIND和/MIXIND。

此后，混相器340将正常差分时钟信号对MIXIN和/MIXIN相互混合；并且也将虚拟差分时钟信号对MIXIND和/MIXIND相互混合，然后，输出混合的信号对，即，混合的差分时钟信号对MIX_CLK和/MIX_CLK。在此，进行相位混合以使MIX_CLK的相位位于MIXIND和/MIXIND的相位中间，且/MIX_CLK的相位位于MIXIND和/MIXIND的相位中间。混相器340由工作校正放大器360输出的第一工作控制电压DCC_VCTRL和第二工作控制电压/DCC_VCTRL控制。

图7是图6所示的第一i:1多路器332的一实施例的电路图。

如图所示，第一i:1多路器332包括第一PMOS负载单元331和i个单元选择器，这里，各个单元选择器的结构是相同的，下面参照第一单元选择器333对其结构进行了描述。

第一PMOS负载单元331与i个单元选择器的输出端连接。

第一单元选择器333配备有第一NMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4和第五NMOS晶体管M5。

第一NMOS晶体管M1的栅极连到偏置电压VBIAS，且第一NMOS晶体管M1作为主电流源；第二和第三晶体管M2和M3的栅极分别连到主输入端IN<1>和从输入端/IN<1>；M2和M3的源极连到M1的漏极。第四和第五NMOS晶体管M4和M5连到输出端和M2和M3之间。M4和M5的栅极连接相选信号PH_SEL<1>。在此，主输入端IN<1>和从输入端/IN<1>分别接收正常多相时钟信号PH<1>和/PH<1>。

同时，其他单元选择器的结构与上述第一单元选择器333的结构相同。第二i:1多路器334可以像上述的第一多路器332一样实施。

图8是图6所示的混相器340的一实施例的电路图。

如图所示，混相器340包括第一源极耦合对342、第二源极耦合对343、第二PMOS负载单元341、差分放大单元344以及偏置控制器345。

第一源极耦合对342被固定偏置电压VFBIAS偏置，并接收正常差分时钟信号对MIXIN和/MIXIN。第二源极耦合对343被固定偏置电压VFBIAS偏置，并接收正常差分时钟信号对MIXIN和/MIXIN。第二PMOS负载单元341连到第一和第二源极耦合对342和343上。第二PMOS负载单元341、第一和第二源极偶合对342和343形成差分放大器。

差分放大单元344被固定偏置电压VFBIAS偏置，并接收第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL。依靠外部时钟信号对CLK和/CLK的占空比，偏置控制器345镜像差分放大单元344的第一差分电流IA及第二差分电流IB，目的在于控制第一和第二源极耦合对342和343的汇点电流。

第一源极耦合对342配备有第十一NMOS晶体管M11、第十二NMOS晶体管M12和第十三个NMOS晶体管M13。

第十三NMOS晶体管M13的栅极连到固定偏置电压VFBIAS，M13作为电流源工作。第十一和第十二NMOS晶体管M11和M12分别接收正常差分时钟信号对MIXIN和/MIXIN。

第十七NMOS晶体管M17的栅极连到固定偏置电压VFBIAS，M17作为电流源工作；第十五和第十六NMOS晶体管M15和M16分别接收虚拟差分时钟信号对MIXIND和/MIXIND。

差分放大单元344配备有第二十三NMOS晶体管M23、第二十四NMOS晶体管M24、第二十五NMOS晶体管M25和第一二极管耦合PMOS晶体管，即，第十九PMOS晶体管M19和第二十一PMOS晶体管M21。

第二十五NMOS晶体管M25的栅极连到固定偏置电压VFBIAS，M25作为电流源工作；第二十三NMOS晶体管M23和第二十四NMOS晶体管M24连到第二十五NMOS晶体管M25的源极，并分别接收第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL。二极管耦合PMOS晶体管分别连到第二十三和第二十四NMOS晶体管M23和M24。

偏置控制器345配备有第二十PMOS晶体管M20、第二十二PMOS晶体管M22、偏置开关346，第十四NMOS晶体管M14、第十八NMOS晶体管M18以及第二二极管耦合NMOS晶体管，即，第二十六NMOS晶体管M26和第二十七NMOS晶体管M27。

第二十PMOS晶体管M20和第二十二PMOS晶体管M22用于镜像在差分放大器单元344内流动的第一电流IA和第二电流IB。

对第二十六NMOS晶体管M26和第二十七NMOS晶体管M27进行操作，作为偏置控制器345中流动的第一镜像电流IA和第二镜像电流IB的电流汇点。

第十四NMOS晶体管M14平行连到第十三NMOS晶体管M13的源极；第十八NMOS晶体管M18平行连到第十七NMOS晶体管M17的源极。在此，M14和M17的每一个都作为电流源使用。偏置开关346有四个端子，即，第一端子A、第二端子B、第三端子C和第四端子D。第一、第二、第三和第四端子A、B、C和D分别连到第十四NMOS晶体管M14的栅极、第十八NMOS晶体管M18的栅极、第二十六NMOS晶体管M26的栅极和第二十七NMOS晶体管M27的栅极。

图9所示为工作校正放大器360的电路图。

如图所示，工作校正放大器360包括：第二差分放大单元362、第一电流镜像单元364、第二电流镜像单元365、第一级联负载368、第二级联负载369、第一电容器C1和第二电容器C2。

从精细延迟线350输出的差分时钟信号对ICLK和/ICLK被输入到第二差分放大单元362。第一电流镜像单元364用于镜像在第二差分放大单元362的从输出端上流动的电流。第二电流镜像单元365用于镜像在第二差分放大单元362的主输出端上流动的电流。第一和第二级联负载368和369中的每个都和第一和第二电流镜像单元364和365中的每个连接。从第一和第二镜像单元364和365输出的电流分别充电第一和第二电容器C1和C2，用于产生第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL。

第二差分放大单元362配备有电流源、第三十七NMOS晶体管M37、第三十八NMOS晶体管M38和第三二级管耦合PMOS晶体管，即，第三十三PMOS晶体管M33和第三十四PMOS晶体管M34。

电流源产生总电流ITOT，该总电流被第一和第二电容器C1和C2的电容分流。

第三十七和第三十八NMOS晶体管M37和M38被连接在第三二极管耦合PMOS晶体管和电流源之间，并分别接收来自精细延迟线350的内部时钟信号对ICLK和/ICLK。第三十三PMOS晶体管M33被连接在供给电压VDD和第三十七NMOS晶体管M37之间。第三十四PMOS晶体管M34被连接在供给电压源VDD和第三十八NMOS晶体管M38之间。在这里，第三十三PMOS晶体管M33和第三十四PMOS晶体管M34充当负载。

第一电流镜像单元364配备第三十一PMOS晶体管M31和第三十二PMOS晶体管M32。第三十一PMOS晶体管被连接在供给电压VDD和第一级联负载368之间，并且第三十一PMOS晶体管M31的栅级接收来自第二差分放大单元362的从输出信号。第三十二PMOS晶体管M32被连接在供给电压VDD和第二级联负载369之间，并且M32的栅级接收来自第二差分放大单元362的从输出信号。

第二电流镜像单元365配备有第三十五PMOS晶体管M35和第三十六PMOS晶体管。第三十五PMOS晶体管M35被连接在供给电压VDD和第一级联负载368之间，并且M35的栅级接收来自第二差分放大单元362的主输出信号。第三十六PMOS晶体管M36被连接在供给电压VDD和第二级联负载369之间，且M36的栅级接收来自第二差分放大单元362的主输出信号。

第一电容器C1被连接在第一接触点和接地电压VSS之间，其中第一接触点是位于第三十一PMOS晶体管M31和第一级联负载368之间的接触点。

第二电容器C2被连接在第二接触点和接地电压VSS之间，这里第二接触点是位于第三十六PMOS晶体管M36和第二级联负载369之间的接触点。

在这里，第一和第二电容器C1和C2的每个都具有相同的电容。

下面参考图3-图9描述图3所示的本发明的优选实施例。

通过缓冲外部时钟信号对CLK和/CLK，时钟缓冲器300产生内部时钟信号对PH<0>和/PH<0>以及参考时钟信号REF_CLK。参考延迟线310接收内部时钟信号对PH<0>和/PH<0>，以输出正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH，和虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD和/PHD。

此后，参考控制器315中包括的相位检测器比较参考时钟信号REF_CLK的相位和正常相时钟信号/PH的相位，然后根据比较结果，由参考控制器315中包括的电荷泵产生控制电压Vc。控制电压Vc控制正常延迟线312和虚拟延迟线314中包括的延迟单元的每个的延迟量。该操作连续不断地进行，直到延迟被锁定，即：直到参考时钟信号REF_CLK与正常相时钟信号/PH同步。

其后，有限状态机FSM 370控制时钟接口320，以将正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH连续传送给精细延迟线350；同时，FSM370控制时钟接口320，以将虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD和/PHD连续传送给精细延迟线350。

然后，参考控制器315比较参考时钟信号REF_CLK的相位和正常相时钟信号/PH的相位。根据比较结果，参考控制器315调整电压Vc，来控制i个差分延迟单元的延迟量。

上述操作将连续不断地进行下去，直到i个延迟单元的延迟量被锁定，即：直到参考时钟信号REF_CLK和正常相时钟信号/PH同步。

此后，如果延迟量被锁定，有限状态机FSM 370控制时钟接口320，以将正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH和/PH连续传送给精细延迟线350；与此同时，有限状态机FSM 370控制时钟接口320，以将虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD和/PHD连续传送给精细延迟线350。

然后，被传送的正常多相时钟信号对和虚拟多相时钟信号对被传递到延迟模型354，且被输入到有限状态机FSM 370。

有限状态机FSM 370确定哪对时钟信号和参考时钟信号REF CLK最同步。然后，有限状态机FSM 370控制时钟接口320，以选择并输出确定的时钟对。

如图8所示，由于在初始状态下工作校正放大器360没有工作，分别连接到第一和第二源极耦合对342和343的第十四和第十八NMOS晶体管M14和M18不能正常工作。因此，通过彼此混合正常差分时钟信号对MIXIN和/MIXIN以及彼此混合虚拟差分时钟信号对MIXIND和/MIXIND，第一和第二源极耦合对342和343产生混合时钟信号对MIX_CLK和/MIX_CLK，大约有50％的占空比。然后，混合时钟信号对MIX_CLK和/MIX_CLK作为差分时钟信号对ICLK和/ICLK输出。

然而，当外部时钟信号对CLK和/CLK的占空比误差增大时，由于正常差分时钟信号对MIXIN和/MIXIN之间的间隙变小，并且虚拟差分时钟信号对MIX_CLK和/MIX_CLK间的间隙也变窄，这仍存在小的工作误差。

因此，模拟DLL配备有工作校正放大器360。即，从工作校正放大器360输出的第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL控制第一和第二源极耦合对342和343的偏置电压，从而消除小的占空误差。

如图9所示，如果差分时钟信号对ICLK和/ICLK被输入到第二差分放大单元362，将流有第三电流IX，对应于差分时钟信号ICLK的逻辑‘高’电平时间段，也流有第四电流IY，对应于差分时钟信号/ICLK的逻辑‘低’电平时间段。第三电流IX被第一电流镜像单元364镜像，给第一电容器C1充电流值为k(IX-IY)的电。第四电流IY被第二电流镜像单元365镜像，给第二电容器C2充电流值为k(IY-IX)的电。这里k是对应于第二差分放大单元362的增益的恒定值。

如果差分时钟信号对ICLK和/ICLK具有50％的占空比，第一和第二电容器C1和C2以同样的电流被充电，从而第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL都具有相同的电压值。然而，如果差分时钟信号对ICLK和/ICLK具有小的占空比误差，则第一和第二工作控制电压DCC_VCTRL和/DCC_VCTR的每个都具有不同的电压值。

如图8所示，第一和第二工作控制电压DCC VCTRL和/DCC_VCTRL确定第一和第二差分电流IA和IB的电流值。第一和第二差分电流IA和IB被镜像到偏置控制器345，作为偏置控制器345中的第一和第二镜像电流IA和IB。第一和第二镜像电流IA和IB确定偏置开关346的第三偏置端子C和第四偏置端子D的电压值。根据偏置选取信号，偏置开关346有选择地将第三和第四偏置端子C和D连接到第一和第二偏置端子A和B。

偏置选取信号SEL_BIAS，由外部时钟信号对CLK和/CLK的占空比来确定。根据偏置选取信号SEL_BIAS，第一和第二偏置端子A和B被不同地连接到第三和第四偏置端子C和D，从而控制分别连接到第一和第二源极耦合对342和343的第十四和第十八NMOS晶体管M14、M18的偏压。

图10A和10B所示为具有不同的占空比的外部时钟信号CLK。

下面参考图10A和10B来描述偏置开关346的操作。

图10A中外部时钟信号CLK的占空比大于50％。

在图10A的(A)所示的情况下，如果正常差分时钟信号MIXIN的下降沿滞后于虚拟差分时钟信号MIXIND的下降沿，偏置开关346将第一偏置端子A连接到第三偏置端子C，也将第二偏置端子B连接到第四偏置端子D。

另一种情况，如图10A的(B)所示，如果正常差分时钟信号MIXIN的下降沿超前于虚拟差分时钟信号MIXIND的下降沿，偏置开关346将第一偏置端子A连接到第四偏置端子D，也将第二偏置端子B连接到第三偏置端子C。

图10B所示的外部时钟信号CLK的占空比小于50％。

在这种情况下，如图10B的(A)所示，如果正常差分时钟信号MIXIN的下降沿超前于虚拟差分时钟信号MIXIND的下降沿，偏置开关346将第一偏置端子A连接到第四偏置端子D，也将第二偏置端子B和第三偏置端子C。

另一种情况，如图10B的(B)所示，如果正常差分时钟信号MIXIN的下降沿超前于虚拟差分时钟信号MIXIND的下降沿，偏置开关346将第一偏置端子A连接到第三偏置端子C，也将第二偏置端子B连接到第四偏置端子D。

虽然结合具体实施例对本发明进行了详细描述，但本领域的技术人员可以在不脱离本发明的精神和范围的情况下做出各种变化和修改，因此，专利的保护范围应以后附的权利要求书为准。

Claims

1、一种模拟延迟锁定环器件，包括：

多相时钟信号对产生装置，用于接收内部时钟信号和参考时钟信号，以产生具有不同相位以及包括正常多相时钟信号对和虚拟多相时钟信号对的多相时钟信号对；以及

占空比校正装置，用于接收多相时钟信号对，选择多相时钟信号对中与参考时钟信号最同步的一个，以及对所选时钟信号对进行占空比校正，以产生具有校正的占空比的延迟锁定内部时钟信号。

2、如权利要求1所述的模拟延迟锁定环器件，其中多相时钟信号对产生装置包括：

参考延迟线，其接收内部时钟信号，以输出正常多相时钟信号对和虚拟多相时钟信号对；以及

参考控制装置，其以该参考延迟线形成参考环，并且控制该参考延迟线，使该参考时钟信号和所述正常多相时钟信号对的最后时钟信号对的一个信号具有180°的相位差。

3、如权利要求1所述的模拟延迟锁定环器件，其中占空比校正装置包括：

时钟接口，其选择来自多相时钟信号对产生装置的正常多相时钟信号对之一和虚拟多相时钟信号对之一，以通过混合所选正常多相时钟信号对的每个信号的相位和通过混合所选虚拟多相时钟信号对的每个信号的相位，来进行占空比校正；

精细延迟线，其接收来自时钟接口的输出信号，以输出延迟锁定内部时钟信号；

延迟模型，用于对于从精细延迟线输出的延迟锁定内部时钟信号的延迟量建模；

精细控制器，用于通过对比来自延迟模型的反馈时钟信号和参考时钟信号，来控制精细延迟线的延迟量；

有限状态机，其接收参考时钟信号和反馈时钟信号，以控制时钟接口；以及

占空校正放大装置，用于接收来自精细延迟线的输出信号，支持时钟接口以校正占空比。

4、如权利要求2所述的模拟延迟锁定环器件，其中所述参考延迟线包括：

正常延迟线，其接收内部时钟信号，具有用于产生正常多相时钟信号对的多个串联差分延迟单元；以及

虚拟延迟线，其接收来自正常延迟线的最后时钟信号对，具有多个串联的差分延迟单元。

5、如权利要求3所述的模拟延迟锁定环器件，其中所述时钟接口包括：

相位多路装置，受到有限状态机控制，以选择来自参考延迟线的所述正常相时钟信号对之一和所述虚拟相时钟信号对之一；以及

混相装置，用于混合所选正常相时钟信号对的相位和用于混合所选虚拟相时钟信号对的相位。

6、如权利要求5所述的模拟延迟锁定环器件，其中所述相位多路装置包括：

第一多路器，用于输出所述正常多相时钟信号对之一，以响应从有限状态机输出的相位选择信号；

第二多路器，用于输出所述虚拟多相时钟信号对之一，以响应相位选择信号；

第三多路器，用于选择性地输出来自第一多路器的正常多相时钟信号对之一，以响应从有限状态机输出的偶-奇选择信号；以及

第四多路器，用于选择性地输出来自第二多路器的虚拟多相时钟信号对之一，以响应偶-奇选择信号。

7、如权利要求5所述的模拟延迟锁定环器件，其中所述混相装置包括：

第一源耦合对，其接收正常差分时钟信号对，且具有第一固定电流源；

第二源耦合对，其接收虚拟差分时钟信号对，且具有第二固定电流源；

第二负载单元，与第一源耦合对和第二源耦合对相连，用于形成差分放大器；

第一差分放大单元，其接收从工作校正放大装置输出的占空控制电压；以及

偏置控制单元，用于通过镜像从第一差分放大单元输出的差分电流，控制第一和第二源耦合对的汇点电流。

8、如权利要求7所述的模拟延迟锁定环器件，其中所述偏置控制单元包括：

第一MOS晶体管和第二MOS晶体管，用于镜像从第一差分放大单元输出的差分电流；

第三MOS晶体管和第四MOS晶体管，其作为镜像差分电流的电流汇点而操作；

第五MOS晶体管和第六MOS晶体管，分别与第一固定电流源和第二固定电流源并联，以控制第一源耦合对和第二源耦合对的偏置；以及

开关，用于在第三、第四MOS晶体管的栅极与第五、第六MOS晶体管的栅极之间切换，以响应从有限状态机输出的偏置选择信号。

9、如权利要求8所述的模拟延迟锁定环器件，其中所述占空校正放大装置包括：

第二差分放大单元，其接收来自精细延迟线的输出；

第一电流镜像单元，用于镜像从第二差分放大单元的次输出端子输出的电流；

第二电流镜像单元，用于镜像从第二差分放大单元的主输出端子输出的电流；

第一级联负载和第二级联负载，连接在第一电流镜像单元和第二电流镜像单元之间；以及

第一电容器和第二电容器，用于通过对来自第一镜像单元和第二镜像单元的输出电流充电，产生占空控制电压，其中第一电容器连接于接地电压与介于第一电流镜像单元和第一级联负载之间的接触点之间，第二电容器连接于接地电压与介于第二电流镜像单元和第二级联负载之间的接触点之间。

10、如权利要求6所述的模拟延迟锁定环器件，其中所述第一多路器和第二多路器的每一个包括：

多个选择单元，具有用于电流源的MOS晶体管、用于差分输入的MOS晶体管对和用于切换输出的MOS晶体管对；以及

第一负载单元，与所述选择单元连接，

其中用于电流源的MOS晶体管的栅极接收偏置电压，用于差分输入的MOS晶体管对的栅极接收第一多路器中的正常多相时钟信号对，且接收第二多路器中的虚拟多相时钟信号对，用于切换输出的MOS晶体管对的栅极接收相位选择信号。

11、如权利要求9所述的模拟延迟锁定环器件，其中所述第一电容器和第二电容器的每一个具有相同电容。

12、如权利要求1所述的模拟延迟锁定环器件，其中所述参考时钟信号和内部时钟信号同相。

13、如权利要求12所述的模拟延迟锁定环器件，其中所述内部时钟信号作为参考时钟信号使用。

14、如权利要求2所述的模拟延迟锁定环器件，其中所述参考控制装置包括：

相位检测器，用于对比参考时钟信号的相位和正常多相时钟信号对的最后时钟信号对的相位；

电荷泵，用于接收来自相位检测器的输出作为其输入；以及

环路滤波器，用于接收来自电荷泵的输出，具有电容器。