CN1254995A - 光学双二进制传输用的代码变换电路及光发射器和接收器 - Google Patents

Abstract

一种代码变换电路,内有:一个位分配单元,用于把一个高速输入信号分成N路低速信号;N个代码变换器,用于对N路低速信号进行代码变换;和一个位组合单元,接收从N个代码变换器输出的代码变换后的低速信号作为输入,并对这些信号进行逻辑相加和组合,以产生一个代码变换后的高速输出信号,由此,用于光学双二进制传输的预编码器,其延迟元件的延迟时间限于一个时隙的苛刻限制,能够放宽。

Description

光学双二进制传输用的代码 变换电路及光发射器和接收器

本发明涉及一种用于光学双二进制传输的代码变换电路和使用该电路的光发射器与接收器。

一个光传输系统通常要接收一个电信号作为输入，把这个电信号直接发送至一个光调制器，转换成光信号，并把这样转换后的光信号注入一根光纤，以便发送至接收侧。

但是，近年来，随着传输能力的增加，已经对光纤特性提出更苛刻的要求。首先，要求实现长距离的光纤传输，以便实现无中继器的光纤传输。其次，要求传输超高速的信号，例如实现超过10Gb/s的超高速光纤传输。

在如此超高速度的、长距离的光纤传输中，由于光纤的波长色散的特有性质，被传输信号的质量，到最后会恶化，以致难以传输。为此，已经提出了光学双二进制传输，即所谓高“色散容限”传输系统，并研究它的商品化。

本发明涉及一种用于这种光学双二进制传输的代码变换电路。

后面还要用图详细说明的第一个代码变换电路的例子，早已提出，它被称为预编码器，但正如后面要说明的，这种预编码器遇到的麻烦是，最后产生的信号与需要的输出信号的位图完全不同。为消除这一缺点，已经提出了后面还要说明的预编码器的第二个例子。

预编码器的第二个例子，在其延迟元件(后面指出)的延迟时间Td比一个时隙TS短时才正常工作，而在Td比一个时隙TS长时，不再正常工作。在超高速光传输中，将来要实现20Gb/s或40Gb/s的速度。届时，一个时隙TS将变得更短，即50ps或25ps。即使IC处理技术有了改进，提高了最大运行速度，并使电路的延迟变短，但绕组等产生的延迟仍旧不变。因此，当时隙TS变得更短时，绕组产生的延迟时间在总的延迟时间Td中的比值，变得更大，从而，要使延迟时间Td比时隙TS短，就变得更为困难。届时，预编码器的正常工作不再有保障。

本发明的一个目的，是给出光发射器或光接收器中用于超高速传输的一种代码变换电路，即使含有其延迟时间超出输入信号一个时隙的延迟元件，仍能保证正常的运行。

为实现上述目的，本发明的代码变换电路给出：一个位分配单元(21)，它把一个高速输入信号(IN)分成N路低速信号(in1，in2，...)；N个代码变换器(22-1至22-N)，对N路低速信号进行代码变换；以及一个位组合单元(23)，它接收N个代码变换器输出的代码变换后的低速信号(out1，out2，...)作为输入，并把这些信号逻辑相加和组合，产生一个代码变换后的高速输出信号OUT。从而，使光学双二进制传输使用的预编码器，限定其延迟元件的延迟时间在一个时隙内的苛刻限制，能够放宽。

本发明的上述目的和性能，将从下面优选实施例的描述中变得更明显，这些优选实施例是对照附图给出的，附图有：

图1是按照本发明的代码变换电路的基本结构图；

图2按照本发明的第一个实施例，画出一个代码变换器的具体例子；

图3是时序图的第一部分，表示图2电路出现在(a至1)部分的信号图；

图4是时序图的第二部分，表示图2电路出现在(a至1)部分的信号图；

图5画出当初始值不同于图3和图4时，得到的时序图的第一部分；

图6画出当初始值不同于图3和图4时，得到的时序图的第二部分；

图7按照本发明的第二个实施例，画出一个代码变换器的具体例子；

图8是时序图的第一部分，表示图7电路出现在(a至p)部分的信号图；

图9是时序图的第二部分，表示图7电路出现在(a至p)部分的信号图；

图10按照本发明的第一个实施例，当N被设定大于2时，画出一种代码变换电路的结构；

图11按照本发明的第二个实施例，当N被设定大于2时，画出一种代码变换电路结构的一部分；

图12按照本发明的第二个实施例，当N被设定大于2时，画出一种代码变换电路结构的一部分；

图13画出图12所示结构的一种变化；

图14画出应用本发明的一种光发射器；

图15画出应用本发明的一种光接收器；

图16画出现有技术在光学双二进制传输中使用的一种光发射器；

图17画出图16中a至e各个部分信号波形的时序图；

图18画出现有技术的代码变换电路(预编码器)的第一个例子；

图19画出现有技术的代码变换电路(预编码器)的第二个例子；

图20画出图18所示预编码器(第一例)运行的时序图；

图21画出当延迟时间偏离一个时隙时，图18所示预编码器(第一例)运行的时序图；

图22画出图19所示预编码器(第二例)运行的时序图；和

图23画出当延迟时间偏离一个时隙时，图18所示预编码器(第一例)运行的时序图。

在描述本发明的实施例之前，先参照有关的图，说明现有技术及其缺点。

图16画出现有技术在光学双二进制传输中使用的一种光发射器。

在此图中，现有技术用于光学双二进制传输的光发射器10，是与一个代码变换电路即“预编码器”11、一个低通滤波器(LPF)12、和一个Mach-Zender光调制器(MOD)13一同提供的。

待传输的超高速电输入信号E_in，通过一个反相器(INV)14输入至代码变换器(预编码器)11中“异”(EXOR)电路15的一个输入端。在EXOR输出之前被延迟的1-位，通过一个延迟元件(DLY)16反馈至EXOR电路15的另一个输入端。这一反馈输出与送至一个输入端的信号E_in经“异”运算，运算后的EXOR输出被送至低通滤波器12。

图17画出图16中a至e各个部分信号波形的时序图。

在此图中，图16中a至e各个部分信号波形画在(a)行至(e)行上。还有，图上最上一行，是位的号码01234...，表示构成数字电输入信号E_in相继的各个位。一位的宽度对应于一个时隙TS。就是说，如果信号E_in的位速率是B，则1TS等于1/B。

参看图16和图17，首先，假定数字电输入信号E_in，是从前一级信号处理单元(未画出)送来的，其位图比如为(a)行所示。

(a)行信号E_in经反相器14在极性上反相，变成(b)行所示信号，然后输入预编码器(代码变换电路11)。

在预编码器，画在(b)行上的一位信号，与刚刚输入前的一位信号经延迟元件16精确地延迟了Td时间而获得的一位信号，一起输入EXOR电路15。EXOR的输出便以(c)行所示位图出现。

把(c)行所示二进制信号，输入低通滤波器12并变换为(d)行所示三进制信号(0，0.5，1)。

(d)行所示三进制信号，输入Mach-Zender型光调制器13，转换为二进制光信号，并注入光纤F。二进制的光信号可以实现高色散容限的光学双二进制传输。下面对此还要更详细解释。

当(b)行第n个位信号是Bn，(c)行第n个位信号是Cn，和Cn前一位的信号是C(n-1)时，下面的方程(1)成立：

Cn＝Bn+C(n-1)mod2    (1)

如果上述信号Cn通过低通滤波器12，则变成(d)行所示的信号。当(d)行第n个位信号是Dn时，那么该Dn可以用下述方程(2)表示：

Dn＝{Cn+C(n-1)}/2      (2)

这里，低通滤波器12的带宽设定为输入信号E_in位速率B的1/4，即0.25B。

如果该信号被送至1/4位速率B的窄带低通滤波器12，那么它的信号波形要被平滑化，并变成(d)行实线所示的三进制信号(0，0.5，1)。

如果上述三进制信号(0，0.5，1)输入Mach-Zender型光调制器13，那么它再一次被变换成一个二进制光信号((e)行光信号)。在三进制信号的0.5上，二进制光信号变成0，同时在三进制信号的0上，二进制光信号变成1。即使在三进制信号的1上，二进制光信号也变成1。这种情形下，三进制信号在0时，二进制光信号的光功率变为最大值“1”。三进制信号在1时，二进制光信号的光功率也变为最大值“1”。但是，在最大光功率时的前一个光信号，与在最大光功率时的后一个光信号，两者相互间相位移动180°。要注意，二进制光信号的光功率在三进制信号为0.5时，基本变为零。

这一个二进制光信号，即图16的光输出信号Oout，由于从滤波器12出来的二进制信号的通带减小为位速率B的1/4，所以其光谱带宽变窄。通过此办法减小了光谱带宽的光输出信号Oout，把它注入光纤F，并让它在光纤F中传输，有可能实现高色散容限的光传输。这就是光学双二进制传输。

表

C(n-1)	Cn	An	Dn
				0	0	1	0
0	1	0	0.5
				1	0	0	0.5
1	1	1	1

上表说明二进制/三进制状态被低通滤波器12所作的变换。C(n-1)，Cn，和Dn的说明如前。An是(a)行所示电输入信号E_in的位的数值。

从滤波器12输出的三进制信号，作为上表的Dn，在光调制器13输出时变为二进制光信号，并且在光调制器13的输出端表现为有光发射或无光发射。具体说，当Dn＝0或Dn＝1时，发射光，而当Dn＝0.5时，不发射光。按最后的分析，在An＝1时发射光，而在An＝0时不发射光。于是得到与(a)行位图精确相同的位图，如(e)行所示。

即使输入的是(a)行位图(a)，并插入用滤波器12进行的二进制/三进制变换，直至获得(e)行位图(e)，还必需使位图(a)与位图(e)相匹配。提供这一步的就是上述预编码器(代码变换电路11)。就是说，如果没有一个预编码器，输入的位图和光发射器10输出的位图将不匹配。代码变换电路11不一定设在光发射器10内，也可以作为一个解码器(后解码器)，设在后面说明的光接收器内。在后一种情况下，当通过光接收侧时，再现与上述位图(a)完全相同的位图。本发明涉及上述的预编码器和解码器，但在说明时，主要侧重预编码器。

图18画出现有技术的代码变换电路(预编码器)的第一个例子。代码变换电路11与图16所示完全相同。

图19画出现有技术的代码变换电路(预编码器)的第二个例子。后面要解释，这个预编码器的第二个例子，能够解决图18所示第一个预编码器例子的缺点，并且其特征是设有一个D-FF电路17。

图20和21是图18所示预编码器(第一个例子)运行时的时序图。

参看图20，所画时序图表示，延迟元件16的延迟时间Td与一个时隙(TS)精确匹配，即当图18的预编码器(代码变换电路11)接收10Gb/s的输入信号时，Td＝100ps。注意，图20的(a)行到(c)行表示在图18相应部分a至c出现的信号波形。

参看图18和图20，作为10Gb/s的输入信号，假定接收的信号，例如其位图是0111...，如(a)行所示。

(a)行输入信号与一个时隙TS之前的(c)行输入信号，被EXOR电路15取“异”，获得(b)行输出信号。

但是，上述一个时隙TS之前的输入信号，不总是精确地延迟100ps后反馈至EXOR电路15。其理由是，延迟元件16包括EXOR电路15自身传播等等延迟，此外还有温度起伏等效应。

时序图21表示延迟元件16的延迟时间Td偏离一个时隙(TS＝100ps)情况下的运行，在此例中，假定比时隙TS短，比如延迟时间Td为80ps。

于是，如图中(c)行所示，被反馈至EXOR电路15的一个时隙TS之前的输入信号，在反馈时，比一个时隙TS(＝100ps)提早了20ps(＝100-80)结束反馈。结果，较迟出现的(b)行输出信号，变成与图20(b)行所示输出信号完全不同的一个位图。这就是在第一个例子中现有技术预编码器的缺点。

这一缺点可以用第二个例子的通常的预编码器(图19)消除。

图22和23是图19所示预编码器(第二个例子)运行的时序图。

首先参看图22，当延迟时间Td比一个时隙TS(＝100ps)短，比如说是80ps，则经过80ps时间后，(e)行信号的各个位从(d)行信号开始变化。响应这种位变化，(c)行信号在比(c)行信号更早的时间结束位的变化。至此，与图21情况完全相同。

但是，这个预编码器(第二个例子)在EXOR电路15与延迟元件16之间，有一个D-FF电路17。

由于该D-FF电路17，不管信号的位的变化发生在比图22(c)行所示早了20(＝100-80)ps，信号的位在下一个时钟((b)行)到达时，才发生变化，如(d)行所示，所以，延迟时间Td(80ps)相对于一个时隙TS(100ps)的偏离不起作用。

但是，该预编码器(第二个例子)还有一个问题。这个问题出现在上述延迟时间Td变成比一个时隙TS(100ps)更长，例如120ps的时候。

参看图23，由于延迟时间Td(120ps)比一个时隙TS(100ps)长，(e)信号的位的变化(0→1)被延迟了。随之，(c)行信号的位变化(1→0)也被延迟结束。这导至在D-FF电路17用时钟输入(b)作抽样定时的时候，(c)行信号继续保持“1”状态，而不管它应当如图22(c)行那样从“1”变化到“0”。因此，(c)行信号按时钟输入而被抽样时，仍保持“1”，结果，如(d)行所示的位变化后的信号最后从预编码器输出。(d)行信号的位图变得与正常情形下的位图(图22中(d)行)完全不同。这就是问题所在。

结果，这个预编码器(第二个例子)，当其延迟元件16的延迟时间Td比一个时隙TS短时，能正常工作，而当Td比一个时隙TS长时，不再正常工作。在上面的解释中，是以10Gb/s为例，但在超高速光传输中，将来要实现20Gb/s或40Gb/s的速度。届时，一个时隙TS变得更短，即50ps或25ps。即使IC处理技术有了改进，提高了最大运行速度，并使电路的延迟变短，但绕组等产生的延迟仍旧不变。因此，当时隙TS变得更短时，绕组产生的延迟时间在总的延迟时间Td中的比值，变得更大，从而，要使延迟时间Td比时隙TS短，就变得更为困难。届时，正如前面参照图23所作的说明那样，预编码器的正常工作不再有保障。

本发明是考虑到上面的问题而作出的，并为超高速传输提供光发射器内或光接收器内使用的一种代码变换电路，即使内含的延迟元件，其延迟时间超过输入信号一个时隙的时间，它也能保证正常地运行。

图1画出按照本发明的代码变换电路的基本结构。

在此图中，用于光学双二进制传输的按照本发明的代码变换电路20，包括一个位分配单元21、代码变换器22、和一个位组合单元23。代码变换器22包括多个代码变换器22-1、22-2、...22-N。N是2的一个整数倍。

位分配单元21接收一个高速输入信号IN并把它分成N路低速信号in(in1，in2...)，N路低速信号in互相间在位的相位上被移动。

N个代码变换器22-1、22-2、...，22-N与被分成N路的低速信号in(in1，in2...)相对应。各个代码变换器对相应的各个低速信号进行代码变换。

位组合单元23从N个代码变换器22-1至22-N，接收N路代码变换后的低速信号输出out(out1，out2，...)作为输入，并对低速信号out(out1，out2，...)进行逻辑处理和组合，产生代码变换后的高速输出信号OUT。

本发明的要点在并行地分开的N个代码变换器22-1至22-N。这些代码变换器的结构都相同。具体说，它们的结构可以与图18(现有技术的第一个例子)或图19(现有技术的第二个例子)的结构相同。在下面的解释中，例子取自现有技术的第二个例子(图19)，它是从现有技术的第一个例子经改进而来的。

根据现有技术第二个例子的代码变换电路11，如上面所解释的，当延迟时间Td变得比一个时隙TS(在10Gb/s时为100ps)更长时(比如Td＝120ps)，不再能正常工作。就是说，现有技术的代码变换电路，当采用上述结构时，必须严格限制Td小与100ps。但是，如上面所解释的，很难在所有时间内维持这一限制，因此，存在放宽这一限制的强烈要求。

再参看图1，在根据本发明的代码变换电路20中，N个预编码器(或解码器)，每一个都包括一个EXOR电路15、一个延迟元件16(常常不是以实际元件的形式存在)、和一个图19所示D-FF电路，它们是并行地配置的。考虑N＝2和上面例子，延迟时间Td在所有时间内必须小于100ps的严格限制，大大地放宽为保持Td小于200ps的限制。如果N＝4，限制放宽为保持它小于400ps。

因为代码变换器22-1和22-2(在N＝2的情形)能够按5(＝10/2)Gb/s的低速输入信号in(in1，in2)运行，所以这种方法把限制放宽了。因为5Gb/s输入信号的一个时隙TS是200ps，所以代码变换器(22-1，22-2)中的任一个都允许有最大为200ps的延迟时间Td。

然而，上述位分配单元21必须放在输入侧，以便把高速输入信号IN降低为N路低速信号in。另一方面，一个位组合单元23必须放在输出侧，以便把它们恢复为高速输出信号OUT。N路低速信号in(in1，in2...)各自进行代码变换，无需任何叠代，所以必须对N路代码变换后的低速信号in进行逻辑处理，并且利用逻辑处理的结果以获得高速的输出信号OUT。这一逻辑处理具体说是一个EXOR运算。参看图18和图19，一个EXOR运算是在当前的输入信号与一位之前输入的信号之间进行的，但是，这种用反馈的输入信号的前1-位进行EXOR运算，在图1所示N个代码变换器22-1至22-N中任一个，都没有考虑。因此，在当前的输入信号与反馈的输入信号的前1-位之间进行的这种EXOR运算，是一起进行的，而所需的高速输出信号OUT是在最后的位组合单元23上组合在一起。这是位组合单元23的基本作用。

图2按照本发明的第一个实施例，画出一个代码变换器的具体例子。注意，在全部图中，相同的部件都用相同的参考数字或符号标记。此外，第一个实施例是参照N＝2而说明的。

上述位分配单元21包括一个串行/并行变换器31，它接收高速输入信号IN和与高速输入信号IN同步的高速时钟CL，并输出两路低速信号in1和in2，还输出把时钟CL除以2而得到的一个低速时钟c1。

第一个低速信号in1被送至以预编码器1表示的第一个代码变换器22-1。代码变换器22-1由低速时钟cl控制。

还有，第二个低速信号in2被送至以预编码器2表示的第二个代码变换器22-2。代码变换器22-2由被反相器INV反相的低速时钟cl控制。

经代码变换后的低速信号out1和out2，从第一和第二代码变换器22-1和22-2输出，送至上述位组合单元23。位组合单元23包括一个EXOR电路33，它产生高速输出信号OUT并把它送至已经解释过的低通滤波器12。

代码变换器(22-1，22-2)包括EXOR电路15，它产生与低速信号(in1，in2)相应的两个EXOR输出，和在低速信号反馈之前被延迟的1-位。

代码变换器(22-1，22-2)还包括D-FF电路17，它联接在EXOR电路15的输出侧，并产生在低速信号反馈之前被延迟的1-位。

D-FF电路17由N个(N＝2)低速时钟cl中的一个控制，这些低速时钟cl是把与高速输入信号IN同步的高速时钟CL除以N(N＝2)，并在相位上相互移动而得到的。

图3和图4是部分时序图，表示出现在图2电路各部分(a至l)的信号图。

作为高速输入信号IN的例子，在图3和图4的时序图上，画出比上述10G/s速度还高的20Gb/s输入信号IN。因此，一个时隙变为50ps(示于图3上左部)。当对这样一个20Gb/s信号IN作代码变换时，在现有技术中，延迟时间Td的限制变为小于50ps，而按照本发明(图2)，可以放宽至小于100(＝50×2)ps。这一点从图3和图4的时序图上看得很清楚。

20Gb/s的高速输入信号IN，如(a)行所示，用送至串行/并行变换器31的位b0，b1，b2，b3...给出。

与高速输入信号IN同步的时钟CL画在(b)行。

在串行/并行变换器31中，构成高速输入信号IN的位串b0，b1，b2，b3，...，举例说是交替分布的，以便执行串行/并行变换并产生第一行低速信号in1各个位b1，b2，b4，...，和第二行低速信号in2各个位b1，b3，b5，...。这一步画在(c)行和(d)行。这里应该指出的是，画在(c)行和(d)行的低速信号in1和in2，其时隙被扩展两倍(100ps)。由于这一点，在代码变换器(22-1，22-2)中，上述对延迟时间Td的限制被放宽一倍。

在串行/并行变换器31中，高速时钟CL被变换为其频率的1/2的低速时钟c1。这一点画在(e)行。

当第一个低速信号in1被送至代码变换器22-1时，它将按照(e)行所示低速时钟cl被处理，并在f，g，和h部分出现如(f)行，(g)行，和(h)行所示信号。在(f)，(g)，和(h)各行，“b0+b2”表示在第一低速信号in1的当前输入位b2与位b0之前的1-位之间作EXOR运算的结果。同样，“b0+b2+b4”表示在当前输入位b4与运算结果“b0+b2”之前的1-位之间作EXOR运算的结果。

同样，当第二个低速信号in2被送至代码变换器22-2时，(e)行的低速时钟cl，被处理成在相位上由反相器INV反相180°的时钟，并且在i，j，和k部分出现如(i)行，(j)行，和(k)行所示信号。在(i)，(j)和(k)各行，“b1+b3”表示在第二低速信号in2的当前输入位b3与位b1之前的1-位之间作EXOR运算的结果。同样，“b1+b3+b5”表示在当前输入位b5与运算结果“b1+b3”之前的1-位之间作EXOR运算的结果。

经这样代码变换后的第一和第二低速信号out1和out2可以在EXOR电路33上逻辑相加并组合，得到一个代码变换后的高速输出信号OUT，它由(l)行中的位串c0，c1，c2，...所组成。位c1相应于上面的位(b0+b1)(这里+表示一种EXOR运算，下同)，而位c2相应于上面的位(b0+b1+b2)。下面的位c3，c4...也一样，类似的一系列位(b)累积地被取“异”运算。在图2中，时钟的相位被反相器INV移相，然后，信号在EXOR电路33上被处理。但是，因为预编码器1和2是独立地运行的，没有必要对这些信号给出特定的相位差，所以，可以用同一个时钟，而当进入EXOR电路33时，才对图中信号g或j给定一个相位差。

在图2的例子中，说明了延迟时间Td小于50ps的限制被放宽至小于100ps，但在图3和图4的时序图中，该例子画出的实际延迟时间Td是80ps(见(g)行和(j)行上的80ps)。

再参考上述方程(1)，经图2电路20的代码变换，方程(1)变为下面的方程(3)和方程(4)。方程(1)与已经写出的方程相同。

Cn＝Bn+C(n-1)mod2  (1)

＝Bn+{B(n-1)+C(n-2)}mod2  (3) $=\underset{i=0}{\overset{n}{\mathrm{\Σ}}}\mathrm{Bi}+C\mathrm{mod}2---\left(4\right)$

(这里C是预编码器输出的初始值)

上述方程(4)与图3和图4中(l)行的结果(c0，c1，c2，...)一致。

请看方程(4)，初始值C是由图2中信号out1和out2的初始值决定的，它们是图3和图4中(g)行和(j)行首部的位的值。在这两个图中，它们是“0”和“0”。不论初始值变为(0，0)或(0，1)等等，都是由D-FF电路17的状态决定的，这个状态则随向预编码器(22-1，22-2)输入功率的时标而改变，不是明确地决定的。因此，在本发明的电路20中，能够给出一个复位方法，把初始值置为(0，0)。

对初始值取(0，0)以外的值，例如(0，1)，(1，0)等等，进行了类似的模拟。

图5和图6画出当初始值不同于图3和图4情形下的时序图。注意，这个时序图可以完全按图3和图4相同方式来考察。

首先，考虑图5(j)行的初始值，图3(j)行的“0”已变为“1”。就是说，考虑用初始值(0，1)取代上述初始值(0，0)。这个例子与预编码器2的初始值变为“1”相对应。变为“1”的变化，以在(i)行和(j)行中的“+1”表示，并表示为例如“b1+1”，“b1+b3+1”，...。最后它在(l)行中表现为“+1”。到最后，图3和图4(l)行的位串c0，c1，c2，...变成图5和图6(l)行的各个位c0+1，c1+1，c2+1，...。

然而，如从上表所看到的，当(l)行的电信号送至Mach-Zender型光调制器13时，被调制的光信号，是位串c0，c1，c2，...，或是位串c0+1，c1+1，c2+1，...，仅有的差别是在光学区域中相位差180°。光的“1”和“0”两者之间是完全相同的。

在上述例子中，初始值取(0，1)，但由于上面的理由，对初始值为(1，0)和初始值为(1，1)两者，目标光输出信号Oout都按照与已经说明的初始值(0，0)相同的方式获得。由此知道，没有必要在运行前首先把电路20的初始值复位。

图7按照本发明的第二个实施例，画出一个代码变换器的详细例子。这个图按照与图2第一个实施例相同的方式，表示N＝2的情形。

一般说，当着眼于光输出一侧考虑光发射器的配置时，用作E/O转换器的光调制器13、低通滤波器12、和并行/串行变换器，常常集成在单独的一块板上。就是说，两路信号，例如20Gb/s的两路信号，并行地输入并行/串行变换器，在该并行/串行变换器上被变换成一个40Gb/s的信号。这个40Gb/s信号经低通滤波器12被送至光调制器13。图7中的代码变换电路20联接在该板的输入侧。

如果这样做，通过共同使用现有的在该板输入侧的并行/串行变换器，作为图2的并行/串行变换器42，那么，不再有必要像第一个实施例(图2)那样，在EXOR电路33上把位速率提升到最后的位速率(在上面的例子中是40Gb/s)。因此，在本发明的第二个实施例里，其特点是并行/串行变换器42采用了可供使用的现有电路(并行/串行变换器)。

上述想法还能用于代码变换电路20的输入侧。在与代码变换电路输入侧联接的前一级(未画出)中，有一个用于把高位速率信号变换为低位速率信号的现有电路(串行/并行变换器)。因而，在第二个实施例中，共同使用一个现有的串行/并行变换器的串行/并行变换器41，作为代码变换电路20的一部分。

上述想法还能用于某种光传输系统中的光接收器，这种光传输系统在其光发射器中不设预编码器。在这种情形下，该光接收器提供一个功能相当于预编码器的解码器。再有，图7的代码变换电路20被作为解码器来使用。

一般说，着眼于光输入一侧考虑光发射器的配置时，O/E转换器和串行/并行变换器常常集成在一块板上。如果由现有的串行/并行变换器作为串行/并行变换器41，成为代码变换电路20的一部分，那么就能够实现上面的想法。但是，对光接收器而言，并行/串行变换器42成为虚设的。

就是说，对照表示一般结构的图11和图12，图中N大于2，现有并行/串行变换器，在光发射器中被共同用作N∶1的并行/串行变换器65(图中N＝4)，该光发射器用了N个代码变换器(22)、(N-1)个延迟单元63、和N-输入的EXOR单元64作为预编码器。

还有，共用的现有串行/并行变换器，在光接收器中被用作1∶N的串行/并行变换器61，该光接收器使用N个代码变换器(22)、(N-1)个延迟单元63、和N-输入的EXOR单元64作为解码器。

在图7中，作为与上述并行/串行变换器42的接口，添加了图2中没有画出的新的部件，即图示的D-FF电路43和44，以及EXOR电路45和46。

在第二个实施例里，因为用了现有的并行/串行变换器42，必须协调并行/串行变换器的运行。并行/串行变换器42仅仅执行与图2的串行/并行变换器31相反的操作。它仅仅交替地拾取输入的两路位串，并按高位速率的次序排列这些位。完成后，必须预先获得两路位串的比邻位之间的EXOR，这些位直至到达串行/并行变换器42都没有相互作用。这一步由EXOR电路45和EXOR电路46完成。此时，D-FF电路43和D-FF电路44对输入EXOR电路45和EXOR电路46的位，给出所需的相移。这种专门操作由时序图表示。

图8和9是各部分的时序图，表示出现在图7电路(a至p)部分的信号图。

图8和图9的时序图可以按照与图3和图4相同的方式考察。

图10按照本发明的第一个实施例，当N被设定大于2时，画出一种代码变换电路的结构。注意，本发明的代码变换电路20中，除数N可以是2的任一整数倍，例如，N＝2，4，6，8，等等。考虑到信号的速度和电路产生的延迟等等因素，N最好是2。

与图2配置的差别是，图2的变换器31变为1∶N的串行/并行变换器，图2的EXOR电路33变为N-输入的EXOR电路53，以及有(N-1)级串联的延迟装置52，以便相继地产生N个被相移的低速时钟(cl1至clN)。

注意，作为输入，串行/并行变换器51接收高速输入信号IN和与高速输入信号IN同步的时钟CL，输出被串行/并行变换后的和被位相移后的N路低速信号in1至inN，以及输出N个低速时钟(cl1至clN)，这N个低速时钟是把高速时钟除以N并在相位上移动而得到的。各个低速时钟被相应的代码变换器22-1至22-N作为输入而接收。

图11和12根据本发明的第二个实施例，在N被设定大于2情形下，画出一种代码变换电路结构的各个部分。

在图11和12中，画出一个1∶N的串行/并行变换器61，N个代码变换器22-1至22-4，(N-1)级延迟单元63，N-输入的EXOR单元64，以及一个N∶1并行/串行变换器65。在图中画出N＝4的情形。

1∶N的串行/并行变换器61串行地接收高速输入信号IN，并把它分成N(N以4表示)路并行的低速信号in1至in4。

与被分成并行的N路低速信号对应，设置了N个代码变换器22-1至22-N。各个变换器对相应的低速信号进行代码变换。

与N个代码变换器(22)对应，设置了串联的(N-1)级延迟单元63，以便相继地把代码变换后的代码变换器输出加以延迟。

为与N个代码变换器(22)对应而设置的N-输入EXOR单元64，把来自代码变换器的输出，和来自紧随代码变换器的(N-1)级延迟单元63的输出，进行逻辑相加。

N∶1并行/串行变换器65，把来自与N个代码变换器对应的N个N-输入EXOR单元64的输出组合起来，产生高速输出信号OUT。

(N-1)级延迟元件62是串联的，以便接收各个低速时钟，低速时钟的产生办法，是把与高速输入信号IN同步的高速时钟分成N个，并相继地产生N个相位上互相移动的低速时钟cl1至clN。N个代码变换器(22)由来自各延迟元件的相应低速时钟(cl)驱动。

此外，(N-1)级延迟单元63中每一级，都含有如图所示的一个D-FF电路并由与高速输入信号IN同步的高速时钟CL驱动。

图13画出图12所示结构的一种变化。与图12的差别是，(N-1)级延迟单元63中每一级，包含如图所示的一个延迟装置DL。

图14画出应用本发明的一个光发射器。这个光发射器70利用按照本发明的代码变换器20作为预编码器71。图中的Ein，Oout，F，等等，与前面说明过的图16中的相同。

图15画出应用本发明的一个光接收器。这个光接收器80利用按照本发明的代码变换器20作为解码器81。图中的Oin是一个光输入信号，而Eout是一个电输出信号。参考数字82表示已经说明过的O/E转换器，它把一个光信号转换为一个电信号。

总结本发明的效果，按照本发明，能够实现一种光学双二进制传输，它大大放宽了限制延迟元件16的延迟时间在一个时隙内的苛刻时间限制。要传输的信号的位速率越高，例如，10Gb/s，20Gb/s，40Gb/s，...，这一作用变得越明显。

Claims (17)

1.一种用于光学双二进制传输的代码变换电路，包括：

一个位分配单元，用于接收一个高速输入信号并把它分成N(N是2或更大的一个整数)路低速信号，

N个与N路被分成的低速信号对应的代码变换器，在对应的低速信号上进行代码变换，和

一个位组合单元，接收来自N个代码变换器的N路代码变换后的低速信号作为输入，对之进行逻辑处理和组合，产生一个代码变换后的高速输出信号。

2.按照权利要求1的代码变换电路，其中每个代码变换器包括一个EXOR电路，用于产生与低速信号相应的EXOR输出和在低速信号反馈之前被延迟的1-位。

3.按照权利要求2的代码变换电路，其中每个代码变换器还包括联结在EXOR电路输出侧的一个D-FF电路，用于产生所述反馈的低速信号之前被延迟的1-位。

4.按照权利要求3的代码变换电路，其中所述D-FF电路由N个被分成的时钟中相应的一个操作，N个被分成的时钟是把与高速输入信号同步的高速时钟除以N而得到的。

5.按照权利要求4的代码变换电路，还提供(N-1)级串联的延迟元件，用于相继地产生N个被分成的时钟。

6.按照权利要求1的代码变换电路，其中所述位分配单元由一个串行/并行变换器组成。

7.按照权利要求6的代码变换电路，其中所述串行/并行变换器，作为其输入，接收所述高速输入信号和与所述高速输入信号同步的高速时钟，并输出串行/并行变换后的N路低速信号和N个被分成的低速时钟，N个低速时钟由高速时钟除以N得到，被输入到对应的代码变换器。

8.按照权利要求1的代码变换电路，其中所述位组合单元由一个EXOR电路组成，它接收N路被分成的低速信号作为输入，输出一个高速输出信号。

9.按照权利要求1的代码变换电路，其中N是2、4、6、和8中任一个。

10.一种用于光学双二进制传输的代码变换电路，包括：

一个1∶N串行/并行变换器，用于串行地接收一个高速输入信号，并把它分成N(N是2或更大的整数)路低速信号，

与并行地分开的N路并行低速信号对应的N个代码变换器，对对应的低速信号进行代码变换，

(N-1)级串联的延迟单元，用于N个代码变换器，把代码变换器完成代码变换后的输出相继地加以延迟，

与N个代码变换器对应的N-输入EXOR单元，对代码变换器的输出和紧随代码变换器的(N-1)级延迟单元的输出进行逻辑处理，和

一个N∶1并行/串行变换器，用于把与N个代码变换器对应的N个N-输入EXOR单元的输出，组合起来并产生一个高速输出信号。

11.按照权利要求10的代码变换电路，其中进一步的补充包括：

(N-1)级串联的延迟元件，接收低速时钟，这些低速时钟是把与高速输入同步的高速时钟分成N个而得到的，还要相继地产生N个低速时钟，和

N个代码变换器由从对应的延迟元件之一来的低速时钟驱动。

12.按照权利要求11的代码变换电路，其中每一个(N-1)级延迟单元包括一个D-FF电路，由与所述高速输入信号同步的高速时钟驱动。

13.按照权利要求10的代码变换电路，其中每一个(N-1)级延迟单元包括一个延迟装置。

14.按照权利要求10的代码变换电路，其中所述N∶1并行/串行变换器是一个在光发射器中现有的并行/串行变换器，它作为预编码器，包括所述N个代码变换器、所述(N-1)个延迟单元、和所述N-输入EXOR单元。

15.按照权利要求10的代码变换电路，其中所述1∶N串行/并行变换器是一个在光接收器中现有的串行/并行变换器，它作为解码器，包括所述N个代码变换器、所述(N-1)个延迟单元、和所述N-输入EXOR单元。

16.一种内含一个预编码器的光发射器，包括：

一个位分配单元，用于接收高速输入信号，并把它分成N(N是2或更大的整数)路低速信号，

与N个被分成的低速信号对应的N个代码变换器，在对应的低速信号上进行代码变换，和

一个位组合单元，接收从N个代码变换器输出的N路代码变换后的低速信号作为输入，对低速信号进行逻辑处理和组合，从而产生一个代码变换后的高速输出信号。

17.一种内含一个解码器的光接收器，其中所述解码器包括：

一个位分配单元，用于接收一个高速输入信号并把它分成N(N是2或更大的整数)路低速信号，

N个与N路被分成的低速信号对应的代码变换器，对对应的低速信号进行代码变换，和

一个位组合单元，接收来自N个代码变换器的N路代码变换后的低速信号作为输入，对之进行逻辑处理和组合，产生一个代码变换后的高速输出信号。

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