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CN1242874A - 横向双极型场效应复合晶体管及其制作方法 - Google Patents

横向双极型场效应复合晶体管及其制作方法 Download PDF

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CN1242874A CN97181220A CN97181220A CN1242874A CN 1242874 A CN1242874 A CN 1242874A CN 97181220 A CN97181220 A CN 97181220A CN 97181220 A CN97181220 A CN 97181220A CN 1242874 A CN1242874 A CN 1242874A
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Abstract

本发明涉及半导体器件及其制作方法,其中半导体器件完全或部分地以横向扩展方式工作。半导体器件包括至少两个高压横向双极型晶体管和至少两个相互对置的发射区/基区,晶体管安置在外延层表面上,其间的相互距离足以制作中间共用集电区。当向器件施加电压时,共用集电区可以完全耗尽,利用集电区的这种横向耗尽,半导体器件的耐压性可以由在器件中掺杂区之间光刻出的距离决定。此外,可以消除或抑制不需要的寄生元件,这些元件寄生依赖于器件有源层的质量、电阻率和衬底电势。

Description

横向双极型场效应复合晶体管及其制作方法
本发明涉及半导体器件及其制作方法。
为实现高压双极型晶体管，当前使用的技术是以晶体管为基础的，该晶体管安置在外延层上，并按照垂直方式工作。换句话说，晶体管集电极的耗尽区向着掩埋氧化层垂直向下地出现，从而使晶体管与半导体衬底(所谓的绝缘体基外延硅(SOI))隔离。欧洲专利申请EPO 623 951 A1和Torkel Arnborg和Andrej Litwin在1995年1月的IEEE Transactions on Electronic Devices，Vol.42，No.1中发表的题为“Analysis of New High-Voltage Bipolar Silicon-On-Insulator Transistor with Fully Depleted Collector”的文章中描述了这种方法。根据EP 0 623 951 A1，双极型晶体管还具有一个串联的、以横向扩展方式工作的JFET。这种方法的显著优点是理论上能实现的区域增益可与传统双极型晶体管相比。耗尽的集电区由晶体管的基极-集电极pn结向下延伸到掩埋氧化层。实际上，可以知道这种耗尽在强烈地依赖于诸如衬底电势、外延层的掺杂、特别是外延层的厚度等因素的电压下出现。如果制作的晶体管具有较大的安全边缘，那么这将显著地降低区域增益。
专利文献US 4,642,666和US 5,338,961描述了横向工作的、其特性类似于双极型晶体管的MOSFET，例如低导通阻抗，该MOSFET可以在需要高击穿电压的应用中替代双极型电路。M0SFET具有两个带有共用栅极的源区和一个漏区。当向栅极施加适当的电压时，在栅极下面形成两个由源区到中央区的沟道。然后，电流经其中的一个沟道由源区流向漏区。
专利文献US 5,264,719和US 4,823,173描述了改善双极型和MOS型电路的横向漂移区的技术，这里，期望的是提高击穿电压和降低导通阻抗。通过将掺杂了与漂移区相同的掺杂剂的栅极安置在横向漂移区可以实现这一期望。
专利文献US4,409,606和US 4,292,642描述了提高半导体击穿电压的同时避免横向电流聚集(Kirk效应)的另一种方法。通过降低漂移区的厚度及其掺杂浓度，与实现击穿所需的电压相比，只需要较低的电压就可以使漂移区耗尽。
在Bengt Edholm，Jorgen Olsson和Anders Soderbarg(uppsala大学)在Journal Microelectronic Engineering 22(1993)pp379-382中发表的、题为“Very High Current Gain Enhancement bySubstrate Biasing of Lateral Bipolar Transistors on Thin SOI”的文章中，描述了一种通过对衬底加偏压而提高横向双极型晶体管增益的方法，对衬底加偏压将改变基极的电荷条件。
在Jorgen Olsson，bengt Edholm，Anders Soderbarg和KjellBohlin在Journal IEEE Transactions on Electron Devices，Vol.42，No.9，1995年9月pp1628-1634中发表的、题为“High CurrentGarin Hybrid Lateral Bipolar Operation of DMOS Transistors”中描述了如何在传统的DMOS中实现复合功能。
高压垂直晶体管的问题是在有源外延层下面需要大约3μm的、相对较厚的掩埋氧化层以抑制对衬底电势的依赖性。这导致外延层中的晶体管热传递问题。根据外延层中的掺杂浓度，还需要高度精确的外延层厚度和电阻率。此外，很难找出实现上述精度要求的工艺。本发明就涉及上述问题。
另一个问题是实现预定的高增益和耐压性，以及对双极型元件的增益的外部控制。
以前没有提到的一个新问题是如何制作这种半导体器件，该器件可以工作在两种不同的模式，例如传统类型的不同元件，从横向双极型晶体管到MOS。
本发明的目的是利用横向双极型晶体管替代前面简要描述的、垂直双极型晶体管。
本发明的另一个目的是使横向双极晶体管具有预定的高增益和耐压性，以及能转换晶体管的工作模式。
制作无厚掩埋氧化层的高压晶体管的问题可以利用两个对置的发射区/基区解决，这两个区域安置在外延层表面，其间的距离可以使中间共用集电区完全耗尽。
当给定的电压耗尽发生时，但是与垂直晶体管不同，这种耗尽是横向发生的，晶体管所能承受的电压由元件中的掺杂区之间的光刻距离决定，例如基极/发射极连接和漏极连接。
本发明的主要优点是耗尽电压不依赖于衬底电势和外延层的掺杂浓度或外延厚度。这意味着可以使用具有更薄氧化层的更廉价SOI-衬底。
本发明的另一个优点是垂直双极型晶体管可以实现的理论区域增益可以利用横向双极型晶体管实现。
元件的另一个优点是横向双极型晶体管可以以预定的高增益工作，同时具有预定的耐压性和改变晶体管工作模式的可能性。
此外的另一个优点是元件相对简单、可以将数个单元并联以实现预定的输出载荷容量。
现在，将利用优选实施方案并参照附图进一步描述本发明。
图1是根据现有技术制作的一个垂直双极型晶体管(VBIP1)和两个场效应晶体管(JFET1，JFET2)的剖面图。
图2是图1晶体管的电路图。
图3是根据本发明的、具有两个横向双极型晶体管(LBIP1，LBIP2)、两个场效应晶体管(LJFET1，LJFET2)和两个包括一个垂直双极型晶体管(VBIP2)、两个场效应晶体管(VJFET2，IGFET2)的寄生电路的元件区的项视图。
图4是图3中晶体管的等效简化略图。
图5a-5c是图3结构的不同的剖面。
图6是在根据图3的横向双极型晶体管的基区之间扩散的耗尽区视图。
图7是根据本发明的另一实施方案的视图。
图8是根据本发明的另一实施方案的另一视图。
图9a-9d是图3晶体管器件在不同工艺步骤中的剖面图。
图10是图3横向双极型晶体管的剖面图，并具有提高了增益的器件和改变晶体管工作模式的可能性。
图11是部分工作于横向扩散模式的双极型晶体管的剖面图。
图1是根据现有技术与两个并联场效应晶体管JFET1和IGFET1串联的垂直双极型NPN-晶体管VBIP1的剖面图。半导体衬底1，例如硅衬底的上表面经氧化成为二氧化硅电绝缘层2。层2的上面是相对较薄的单晶硅层3，该层是晶体管器件VBIP1、JFET1和IGFET1的有源层。该有源层具有相对较低的负载流子浓度，在图中用n表示。在单晶层3内部，元件区4由隔离层5与外围部分4a和4b划分开，隔离层可以由氧化硅或反偏PN结制成。隔离层5由单晶层3的表面向下扩散到绝缘层2，并完全包围晶体管VBIP1、JFET1和IGFET1。由此，元件区4与衬底1和单晶层3的外围部分4a和4b完全电绝缘。
晶体管VBIP1具有掺杂了正载流子的基区B，正载流子在图中用p表示。基区B具有用于外部电气连接的连接区B1，连接区是重掺杂了正载流子p+的。晶体管VBIP1具有基区B和发射区E1，该发射区是重掺杂了负载流子n+的。在元件区4中，晶体管VBIP1还包括集电区K1。晶体管JFET1具有与基极连接B1共用的栅极连接G1，其源极连接S1与晶体管VBIP1的集电区K1是共用的。重掺杂n+区D1构成晶体管JFET1的漏极连接。晶体管IGFET1连接到漏极连接D1和源极连接S1使其与晶体管JFET1并联，然后与垂直双极型晶体管VBIP1级联。晶体管IGFET1的栅极连接是半导体衬底1。
元件区4由绝缘层6覆盖，例如二氧化硅，该绝缘层包括7个用于外部电连接8的开孔。这些开孔分别与基极连接区B1、发射区E1和漏区D1相连。半导体衬底1还与外部电连接8相连。这些外部电连接的设计是众知的，为了简化，图1中没有示出连接的细节。
图2简要地示出并联的场效应晶体管JFET1和IGFET1，它们与垂直双极型NPN-晶体管级联。基极连接B1连接晶体管JFET1的栅极连接G1，集电极K1连接源区S1，晶体管IGFET1的栅极连接Gsub连接半导体衬底1。基极连接B1、发射极E1、漏极连接D1和半导体衬底1分别具有一个外部连接8。上述的元件可以视为具有到所述发明的连接A1-A4的寄生组T，见图4。
图1和2中的晶体管VBIP1具有位于基区B的下表面上的PN结9，该结通过将电压VD、VE、VB和Vsub连接到外部连接8而反向偏置并耗尽载流子。PN结9和绝缘层2之间的区域DP1具有相对较低的掺杂浓度，以及相对较薄的厚度。因此，整个区域DP1将耗尽载流子，基区B和漏区D1之间的大部分电压将分布在相对较长的距离L上。因此，耗尽区DP1中的电场强度ED与Resurf技术相比较低。区域中的场强可以保持在硅的临界场强ECR之下，临界场强大约是3×105V/cm，进而可以防止电流I在该区域中形成电流雪崩。
区域DP1在漏极电压VD只有几伏特时就会耗尽载流子。元件区中的电场强度分布受半导体衬底1的电势Vsub的影响，该电势过低使漏极连接雪崩击穿，过高使发射极和集电极之间发生雪崩击穿。
图3是根据本发明的半导体器件的顶视图，它包括具有两个并联的横向双极型NPN晶体管LBIP1和LBIP2、两个并联的横向场效应晶体管LJFET1和LJFET2的元件区11。器件中还出现两个包括垂直双极型NPN晶体管VBIP2、两个场效应晶体管VJFET2和IGFET2的寄生电路。应当注意，图3中只示出晶体管LBIP1、LBIP2、LJFET1和LJFET2。其余元件示于图5a。元件区11安置在单晶层12内，其中元件区由隔离层13与外围部分划分开，在本例中该隔离层是例如二氧化硅层。根据另一种方案，该隔离层是反偏PN结。
晶体管LJFET1和LJFET2具有漏区D2a，该区重掺杂了负载流子，在图中用n+表示。双极型晶体管中的一个LBIP1还具有第一基区14a，第二双极型晶体管LBIP2具有与第一基区隔离的第二基区14b，其中基区14a和14b分别具有用于外部连接8的基极连接区B2a和B2b，每个连接区都重掺杂了正载流子p+。晶体管LBIP1和LBIP2在其基区14a和14b具有发射极E2a和E2b，发射极重掺杂了负载流子n+。在每个基区14a和14b中，发射极E2a和E2b分别配置在基极连接区B2a和B2b中，基区14a和14b并排安置在元件区11中，使得基极连接区B2a、B2b或漏区D2a均不处于各个基区的发射极E2a和E2b之间。漏区D2a安置在基区14a和14b的一侧，使得每个基区中的基极连接区B2a和B2b分别安置在基区的各个发射极E2a、E2b和漏区D2a之间。
基板连接B2a、B2b和发射极E2a、E2b分别互连，并连接到各自的外部连接8。漏极连接D2a也连接到外部连接8。基区14a和14b之间的距离足够大以便轻度n掺杂的共用集电区15，其掺杂浓度不高于在向外部连接8施加电压VD2、VB2和VE2时共用集电区完全耗尽所达到的浓度。
图4简要地示出并联的横向双极型晶体管LBIP1、LBIP2和并联的横向场效应晶体管LJFET1、LJFET2，双极型晶体管的共用集电区K2与场效应晶体管的共用源区S2重合，此外，所有晶体管的栅极连接和基极连接是互连的。与横向晶体管LBIP1、LBIP2、LJFET1和LJFET2并联的还有数个相连的寄生元件P。这些元件包括两个按照图2方式互连的寄生组T，所有组的连接方式如下，每个组的发射极A1、基极连接A2和漏极连接A3分别与横向晶体管的各个发射极E2a和E2b、基极连接B2a和B2b、漏极连接D2a互连。此外，每组的衬底连接A4与半导体衬底16相连。基极连接B2a和B2b、发射极E2a和E2b、漏极连接D2a和半导体衬底16分别具有外部连接8。
图5a-5c是来自图3的不同剖面图，它们示出包括半导体衬底16、介电绝缘层17和相对较薄的单晶硅层12的半导体材料。半导体衬底16，例如硅衬底的上表面经氧化成为二氧化硅电绝缘层17。层17上面的是单晶硅层12，该单晶硅层构成晶体管器件LBIP1、LBIP2、LJFET1、LJFET2、VBIP2、VJFET2和IGFET2的有源层。该有源层具有相对较低的负载流子浓度，在图中用n表示。在单晶层12中，元件区11由隔离层13与外围部分11a和11b划分开。隔离层13由单晶层12的表面向下扩散到绝缘层17，并完全包围晶体管LBIP1、LBIP2、LJFET1、LJFET2、VBIP2、VJFET2和IGFET2。由此，元件区11完全与衬底16和单晶层12的外围部分11a、11b电隔离。
图5a是穿过横向晶体管LBIP1的两个基区14a中的一个的第一剖面图，图3中的剖面A-A。基区14a掺杂了正载流子，图中用p表示。如前所述，基区14a用于外部电连接的连接区B2a，该区域重掺杂了正载流子p+。晶体管LBIP1在基区14a具有重掺杂了负载流子n+的发射极E2a。在元件区11中，横向场效应晶体管LJFET1具有漏区D2a，横向双极型晶体管的基极连接B2a用作与场效应晶体管LJFET1相连的栅极连接。其余的晶体管VBIP2、VJFET2和IGFET2包括根据图1的晶体管电路。
元件区11由绝缘层18，例如二氧化硅覆盖，绝缘层上具有用于外部电连接8的开孔19。这些连接分别连接到基极连接区B2a和B2b、发射极E2a和E2b、和漏区D2a。半导体衬底16还连接到外部电连接8。
图5a中的晶体管VBIP2在基区14a的下表面上具有PN结20，该PN结可以通过向外部连接8施加电压VD2、VE2、VB2和Vsub而反向偏置，并耗尽载流子。PN结20和绝缘层17之间的区域21具有相对较低的掺杂浓度和相对较薄的厚度。因此，整个区域21与图1中的现有技术相比将耗尽载流子。
图5b是穿过横向晶体管的基区14a和14b之间的共用集电区15的第二剖面图，图3中的剖面B-B。基区14a和14b之间的共用集电区15在漏极连接D2a和基极连接B2a、B2b之间的不同正电势差上耗尽。在共用集电区，横向双极型晶体管LBIP1和LBIP2的集电极K2与横向场效应晶体管LJFET1和LJFET2的源极S2重合。
图5c是穿过两个基区14a、14b和每个基区中的发射极E2a和E2b的第三剖面图，图3中的剖面C-C。在基区之间，有一个共用集电区15，在基区下方存在耗尽区21，如前面图5a和5b所描述的。当向外部电连接施加电压时，该区域就会耗尽。当参照发射区E2a确定基区14a的尺寸时，需要注意的一个细节是越过发射极和基区的限制面22之间的最短距离d1而向共用集电区聚集的电荷小于越过发射极和基区的下表面20之间的最短距离d2而聚集的电荷。该聚集电荷的数量称为gummel数，较低的gummel数意味着双极型元件的高增益。距离d1上的横向gummel数Glat假定小于距离d2上的垂直gummel数Gvert。
基区的下表面20可以在不改变半导体器件功能的条件下与隔离层17重合，这意味着可以消除每个基区14a和14b下面的耗尽区21。另一种选择是使基区的下表面20和绝缘层17之间的距离足够地大，使得其间的区域不会耗尽，即耗尽区21不会向下一直扩散到绝缘层17。为使这种情况成为可能，基极和绝缘层之间的区域必须是轻度掺杂的，使得该区域中的早期雪崩击穿不会影响元件的耐压性。
图6是横向晶体管的基区14a和14b之间的耗尽区的横向扩展图，扩展分两步示出。在第一步23中，扩展由每个基区进入共用集电区15。在第二步24中，扩展向漏极连接D2a横向传播。
图7是根据本发明的另一个实施方案，其中增加了额外的基区14c。在这种情况下，共用集电区15分为两个独立区域，这两个区域对于相邻基区是共用的。
由新基区14c产生另一个根据图1和图2的寄生电路，但是半导体器件的功能没有改变。增加一个基区的优点是可以允许较大的电流、也就是较大的功率通过半导体器件，每个新基区可以视为模块设计中的一个新单元。
图8示出根据本发明的另一种实施方案，它具有由图3中的半导体器件构成的对称结构，其中每个基区25a和25b包括两个相应的基极连接B3a、B3b和B3c、B3d，一个相应的发射极E3a、E3b，和两个漏极连接D2a和D2b。在每个基区25a、25b中，发射极E3a、E3b安置在基极连接区B3a-B3d之间，基区并排安置在元件区11中，使得基极连接区或漏区均不安置在各自基区的发射极之间。每个漏区D2a、D2b安置在基区25a和25b的一侧，使得基极连接区B3a-B3b中只有一个区域安置在相应的基区发射极E3a、E3b和每个漏区D2a、D2b之间。基极连接、发射极和漏极连接分别互连，并连接到各自的外部连接8。基区之间的距离足够大，以便形成共用集电区26，该集电区在将电压VD2、VB2和VE2施加到外部连接8上时可以完全耗尽。
本发明的这个实施方案具有非常紧凑的结构，使之成为最实用的实施方案。正如前所述，额外的基区可以连接到器件以提高横向流过器件的电流，由此提高了功率。
结合图9a-9d，简要地描述如何制备上述的元件。原材料是所谓的“键合晶片”，包括硅衬底16、绝缘氧化层17和单晶层12，如图9a所示。这种键合晶片可以按照上面提及的欧洲专利申请EP 0 623 951描述的方法制作，并且在商业上是可行的。层12的上表面覆盖光刻胶层31，该光刻胶层经预定图案的曝光和显影，可以在该层中形成开孔32。通过开孔，利用等离子体向下刻蚀绝缘层17可以制成深坑33。坑的侧壁氧化成为氧化硅层34，坑的其余部分填充多晶硅35，并除去光刻胶层31，如图9b所示。由此划分出元件区11。层12上覆盖具有开孔37的新光刻掩膜36。通过这些开孔，利用正掺杂剂进行掺杂，这样根据图9c产生基区14a-14c。除去掩膜36，然后再涂上光刻掩膜38，该掩膜具有用于对每个基区的发射极E2a-E2c和漏极连接D2a-D2b进行负掺杂的开孔39。除去掩膜38，并利用新光刻掩膜形成对基极连接B2a-B2d的强正掺杂。图中没有示出该工艺步骤。除去新近的光刻掩膜，层12的表面经氧化成为绝缘氧化硅层18，如图9d所示。层18覆盖具有开孔41的掩膜40，通过该开孔可以在层18上刻蚀出连接孔19。除去掩膜40，元件就具有了外部连接和保护层，图中没有示出这一点。
上面已经描述了根据图3具有辅助晶体管的横向双极型晶体管LBIP。通过在上述掩膜层36、38和40中添加开孔还可以增加带有辅助发射极E2和基极连接B2的附加基区14。
图10是本发明的另一个实施方案，它包括安置在绝缘氧化硅层18上、且处于基区14a和14b之间的栅极41。栅极41部分地叠盖两个基区，使得栅极的边缘42与发射极最靠近共用集电区15的界面43对齐。栅极连接到外部电连接8或交替地连接到半导体器件的基极连接B2a、B2b。
通过增加例如多晶硅栅极，可以实现两个功能。第一个功能是可以在发射极E2a、E2b和共用集电区15之间调整基极。第二个功能是可以调整共用集电区15中的电荷。
第一个功能导致两种效应，第一种效应是在0-10000的增益范围内调整增益。常规双极型晶体管的工作增益是100。第二种效应是改变半导体器件的工作模式，即双极型特性转换为MOS特性。这种转换由与栅极施加电压有关的基极电压阈值确定。
第二个功能使半导体器件在两种工作模式下均可获得低导通阻抗。
图11是部分地工作于横向扩展方式的半导体器件的另一实施方案的剖面图。单晶层12构成半导体器件的有源层。在单晶层中，元件区11由前述的隔离层13与外围部分11a和11b划分开。隔离层由单晶层表面向下延伸到下层44。下层可以包括例如绝缘层或半导电材料。
半导体器件包括两个横向双极型晶体管LBIP3和LBIP4和两个垂直场效应晶体管VJFET3和VJFET4。还有图中未示出的数个寄生电路。场效应晶体管VJFET3和VJFET4具有连接到掩埋漏区45的漏极连接D4，掩埋漏区是用负载流子n+重掺杂的。横向晶体管分别具有掺杂了正载流子p的基区46a和46b。每个基区具有重掺杂了正载流子p+的相应基极连接B4a和B4b。在每个基区中还具有重掺杂了负载流子n+的相应发射极E4a和E4b。
元件区由具有用于外部电连接8的开孔19的绝缘层18覆盖。电连接连接到相应的基极连接B4a和B4b、发射极E4a和E4b、和漏极连接D4。在每个基区46a和46b中，相应的掩埋基极47a和47b安置在凹陷到基区中的发射极下面。基区并排安置在元件区11，其中基极连接B4a和B4b连接到相应的掩埋基极，这样形成共用集电区48，其中横向双极型晶体管的集电极K4与垂直场效应晶体管的源极S4重合。发射极E4a和E4b安置在相应的基区，使得基区的基极连接B4a和B4b均不安置在发射极和共用集电区48之间。
该半导体器件的功能在原理上与图5a-5c和图6中的器件是相同的。共用集电区的耗尽同样是按照两步发生的。在第一步49中，耗尽由相应的基区进入共用集电区48。当这两个耗尽区相遇时，就发生合并，耗尽的方向改变，在第二步50中，耗尽由共用集电区48进入漏区45。
漏极连接D4对于半导体器件的工作不是必须的，但是掩埋漏区45可以沿着各种方向扩展出隔离层13，扩展方向可以设计为重负掺杂边缘，以便连接外部连接8。
另一种可能性是漏区45可以通过外部电触头8连接到元件区11的表面。然而，由于连接8和掩埋漏区45之间具有较高的阻抗，功能将稍稍变差。同样，可以省略基极连接B4a和B4b。
图11的器件可以很自然地与图10描述的功能融合在一起，其中栅极安置在基区的发射极之间的绝缘层18上。第一个功能，增益调整和工作模式转换，在这部分中的工作方式是相同的，但是，第二个功能的效果，低导通阻抗，稍稍变差，因为耗尽区第二步骤中的延伸方向是垂直于横向方向的。
所述的横向双极型晶体管LBIP是NPN晶体管，但是PNP晶体管显然也属于本发明范围。

Claims (9)

1.具有高击穿电压的有源层(12)中的半导体器件，其中器件具有至少一个具有降低场强的耗尽区，并包括：
-上表面处于有源层(12)中的半导体材料的元件区(11)，元件区具有相对较低的第一型(n)掺杂剂浓度，
-环绕元件区向外围有源层(11a、11b)扩散的电隔离绝缘层(13)，
-在元件区(11)中用于制作至少一个半导体元件(LBIP1、LBIP2、LJFET1和LJFET2)的凹陷晶体管区，
-元件区中的至少三个电连接(8)，
其特征在于：
-器件包括至少两个分开的、处于元件区(11)中的凹陷基区(14a、14b)，基区具有相对较低的、与第一型(n)掺杂剂相对的第二型(p)掺杂剂浓度，其中凹陷基区由元件区的上表面开始延伸，
-器件包括位于将凹陷基区(14a、14b)与元件区的其余部分划分开的每个表面上的PN结(20、22)，
-器件包括至少一个安置在具有第一型(n+)高掺杂剂浓度的元件区剩余部分中的漏极连接(D2a)，漏极连接与电连接(8)中的第一个相连，
-每个基区(14a、14b)环绕发射区(E2a、E2b)，该发射区重掺杂了第一型掺杂剂(n+)，并且与电连接(8)中的第二个相连，和
-至少一个基极连接区(B2a、B2b)，安置在每个基区(14a、14b)中，基极连接区重掺杂了第二型掺杂剂(p+)，并且与电连接(8)中的第三个相连，
其中，至少一个共用集电区(15)在元件区(11)上表面上的两个相邻基区(14a、14b)的PN结之间延伸，在漏极连接(D2a)和基极连接(B2a、B2b)之间的处于预定电势差的集电区至少在横向延伸(23)中完全耗尽。
2.权利要求1的具有高击穿电压的半导体器件，其中基区(14a、14b)的位置使得在两个相邻基区的发射区(E2a、E2b)之间的区域中没有基极连接(B2a、B2b)和漏极连接(D2a)，越过发射区之一和共用集电区(15)之间的横向距离(d1)而积聚的电荷(Glat)小于越过发射区的下表面和基区的下表面(20)之间的垂直距离(d2)而积聚的电荷(Gvert)。
3.权利要求1或2的具有高击穿电压的半导体器件，其中有源层(12)具有与电绝缘层(17)相邻的下表面，该绝缘层将元件区(11)的下表面从半导体衬底(16)中划分出来，漏极连接(D2a)包括由元件区的上表面开始扩散的凹陷区，并且安置在基区侧边，使得相应基区(14a、14b)中的基极连接只有一个安置在发射区(E2a、E2b)和漏极连接(D2a)之间。
4.权利要求1或2的具有高击穿电压的半导体器件，其中漏极连接(D4)包括安置在有源层(12)的下表面和下层(44)附近的掩埋区(45)，掩埋区安置在基区(46a、46b)的下方，相应基区中的基极连接(B4a、B4b)安置在发射极(E4a、E4b)的下方，这样对于每个基区，基极连接都安置在发射区和埋藏区之间。
5.权利要求4的具有高击穿电压的半导体器件，其中下层(44)是介电绝缘层。
6.权利要求4的具有高击穿电压的半导体器件，其中下层(44)是半导体衬底。
7.制造根据权利要求1或2的具有高击穿电压的半导体器件的方法，其特征是下述方法步骤：
-向外部连接施加电压。
-在第一步骤(23、49)中共用集电区(15)的耗尽由两个相邻基区之间的PN结开始延伸，并且在元件区的上表面在表面区域沿横向方向进一步延伸，
-在第二步骤(24、50)中共用集电区的耗尽沿垂直于第一扩散方向(23、49)的方向延伸，所述垂直方向延伸指向漏极连接。
8.根据权利要求7的制造具有高击穿电压的半导体器件的方法，其中第二步骤(24)中的耗尽在元件区的上表面在表面区域中沿横向方向出现。
9.根据权利要求7的制造具有高击穿电压的半导体器件相关的方法，其中第二步骤(50)中的耗尽在元件区的上表面沿垂直方向出现。
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