CN119730258A - 电容结构及其控制方法、半导体器件 - Google Patents
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Abstract
本发明提供一种电容结构及其控制方法、半导体器件，电容结构包括：衬底，所述衬底中形成有第二体区；电容器，包括第三源/漏极区、第四源/漏极区和耗尽层，所述第三源/漏极区和所述第四源/漏极区间隔地形成于所述第二体区中，所述第三源/漏极区和所述第四源/漏极区的掺杂类型均与所述第二体区的掺杂类型相反，使得所述第三源/漏极区和所述第四源/漏极区均与所述第二体区之间形成所述耗尽层。本发明的技术方案使得电容结构满足器件的不同设计需求。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种电容结构及其控制方法、半导体器件。
背景技术
改善射频信号电压的不均匀分布，一般采用前馈电容技术，即在栅极和源漏之间外挂前馈电容进行电压调控。如何使得前馈电容满足器件的不同设计需求是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种电容结构及其控制方法、半导体器件，使得电容结构满足器件的不同设计需求。
为实现上述目的，本发明提供了一种电容结构，包括：
衬底，所述衬底中形成有第二体区；
电容器，包括第三源/漏极区、第四源/漏极区和耗尽层，所述第三源/漏极区和所述第四源/漏极区间隔地形成于所述第二体区中，所述第三源/漏极区和所述第四源/漏极区的掺杂类型均与所述第二体区的掺杂类型相反，使得所述第三源/漏极区和所述第四源/漏极区均与所述第二体区之间形成所述耗尽层。
可选地，所述电容结构还包括第二栅极结构，所述第二栅极结构形成于所述第三源/漏极区和所述第四源/漏极区之间的所述第二体区上；所述耗尽层的宽度随着所述第二体区和所述第二栅极结构上所施加的电势差的变化而变化，使得所述电容器的电容值发生变化。
可选地，所述第二栅极结构的形状为T型或H型，所述第三源/漏极区和所述第四源/漏极区位于T型的“|”部位或H型的“―”部位两侧的第二体区中。
可选地，所述电容结构还包括：
第二体接触区，形成于T型的“―”部位远离所述第三源/漏极区和所述第四源/漏极区一侧的所述第二体区中，或者，形成于H型的“|”部位远离所述第三源/漏极区和所述第四源/漏极区一侧的所述第二体区中。
本发明还提供一种电容结构的控制方法，包括：
提供所述的电容结构；
对所述电容结构施加电势差，以使得所述电容结构中的电容器具有可调电容值。
可选地，所述电容结构还包括第二栅极结构，所述第二栅极结构形成于所述第三源/漏极区和所述第四源/漏极区之间的所述第二体区上；对所述电容结构施加电势差包括：
对所述第二体区和所述第二栅极结构施加电势差，以使得所述耗尽层的宽度发生变化，进而使得所述电容器的电容值发生变化。
本发明还提供一种半导体器件，包括：
晶体管，包括第一源/漏极区、第二源/漏极区和第一栅极结构；
电容器，所述电容器具有可调电容值，所述电容器连接在所述第一源/漏极区与所述第一栅极结构之间。
可选地，所述半导体器件还包括衬底，所述第一栅极结构形成于所述衬底上，所述第一源/漏极区和所述第二源/漏极区形成于所述第一栅极结构两侧的衬底中。
可选地，所述半导体器件还包括衬底，所述衬底中形成有第二体区；所述电容器包括第三源/漏极区、第四源/漏极区和耗尽层，所述第三源/漏极区和所述第四源/漏极区间隔地形成于所述第二体区中，所述第三源/漏极区和所述第四源/漏极区的掺杂类型均与所述第二体区的掺杂类型相反，使得所述第三源/漏极区和所述第四源/漏极区均与所述第二体区之间形成所述耗尽层；
其中，所述第三源/漏极区与所述第一栅极结构电连接，所述第四源/漏极区与所述第一源/漏极区电连接。
可选地，所述半导体器件还包括第二栅极结构，所述第二栅极结构形成于所述第三源/漏极区和所述第四源/漏极区之间的所述第二体区上。
可选地，所述耗尽层的宽度随着所述第二体区和所述第二栅极结构上所施加的电势差的变化而变化，使得所述电容器的电容值发生变化。
可选地，所述第一源/漏极区为源极区，所述第二源/漏极区为漏极区。
可选地，所述半导体器件还包括：
第一电阻，与所述第一栅极结构电连接；和/或，
第二电阻，电连接在所述第一源/漏极区与所述第二源/漏极区之间。
可选地，所述第一源/漏极区和所述第二源/漏极区的掺杂类型与所述第三源/漏极区和所述第四源/漏极区的掺杂类型相同。
可选地，所述第一栅极结构和所述第二栅极结构的形状为T型或H型，所述第一源/漏极区和所述第二源/漏极区位于T型的“|”部位或H型的“―”部位两侧的衬底中，所述第三源/漏极区和所述第四源/漏极区位于T型的“|”部位或H型的“―”部位两侧的第二体区中。
可选地，所述半导体器件还包括：
第一体区，形成于所述衬底中，所述第一栅极结构形成于所述第一体区上，所述第一源/漏极区和所述第二源/漏极区形成于T型的“|”部位或H型的“―”部位两侧的第一体区中；
第一体接触区，形成于T型的“―”部位远离所述第一源/漏极区和所述第二源/漏极区一侧的所述第一体区中，或者，形成于H型的“|”部位远离所述第一源/漏极区和所述第二源/漏极区一侧的所述第一体区中；
第二体接触区，形成于T型的“―”部位远离所述第三源/漏极区和所述第四源/漏极区一侧的所述第二体区中，或者，形成于H型的“|”部位远离所述第三源/漏极区和所述第四源/漏极区一侧的所述第二体区中。
附图说明
图1是本发明一实施例的半导体器件的版图；
图2是图1所示的半导体器件沿AA’方向的剖面示意图；
图3是本发明一实施例的半导体器件的电路图。
其中，附图1～图3的附图标记说明如下：
10-衬底；101-下层衬底；102-绝缘埋层；103-半导体层；11-第一栅极结构；12-第一源/漏极区；13-第二源/漏极区；14-第一体接触区；21-第二栅极结构；211-第二栅介质层；22-第三源/漏极区；23-第四源/漏极区；24-第二体接触区；241-第二体区；25-耗尽层；31-第一导电结构；32-第二导电结构；33-导电插塞；34-导电互连结构。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的电容结构及其控制方法、半导体器件作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体器件，包括：衬底，所述衬底中形成有第二体区；电容器，包括第三源/漏极区、第四源/漏极区和耗尽层，所述第三源/漏极区和所述第四源/漏极区间隔地形成于所述第二体区中，所述第三源/漏极区和所述第四源/漏极区的掺杂类型均与所述第二体区的掺杂类型相反，使得所述第三源/漏极区和所述第四源/漏极区均与所述第二体区之间形成所述耗尽层。
下面参阅图1～图2更为详细的介绍本实施例提供的电容结构。
所述衬底10中形成有第二体区241。
所述电容器包括第三源/漏极区22、第四源/漏极区23和耗尽层25，所述第三源/漏极区22和所述第四源/漏极区23间隔地形成于所述第二体区241中，所述第三源/漏极区22和所述第四源/漏极区23的掺杂类型均与所述第二体区241的掺杂类型相反，使得所述第三源/漏极区22和所述第四源/漏极区23均与所述第二体区241之间形成所述耗尽层25。
其中，所述第二体区241是通过向所述衬底10中离子注入形成的阱区，所述第二体区241用于隔开第三源/漏极区22和第四源/漏极区23。
所述第三源/漏极区22为源极区，所述第四源/漏极区23为漏极区；或者，所述第四源/漏极区23为源极区，所述第三源/漏极区22为漏极区。
所述电容结构还包括第二栅极结构21，所述第二栅极结构21形成于所述第三源/漏极区22和所述第四源/漏极区23之间的所述第二体区241上；所述耗尽层25的宽度随着所述第二体区241和所述第二栅极结构21上所施加的电势差的变化而变化，使得所述电容器的电容值发生变化，即所述电容器具有可调电容值。
其中，通过在所述第二体区241和所述第二栅极结构21之间施加电势差使得形成所述耗尽层25。
其中，所述第三源/漏极区22和所述第四源/漏极区23作为电容器的两个极板，两个极板之间的介电层包括所述耗尽层25，所述耗尽层25的宽度W变化即为所述介电层的厚度变化，所述介电层的厚度随着所述第二体区241和所述第二栅极结构21上所施加的电势差的变化而变化，因此，所述电容器的电容值能够随着所述第二体区241和所述第二栅极结构21上所施加的电势差的变化而变化。在一实施例中，所述电势差越大，所述耗尽层25的宽度W越大。
对所述第二体区241和所述第二栅极结构21施加所需的电势差可以包括：对所述第二体区241和所述第二栅极结构21中的其中一个施加电压且另一接地或浮空，或者，对所述第二体区241和所述第二栅极结构21均施加电压。
所述衬底10的材质可以为本领域技术人员熟知的任意合适的材料。
所述衬底10可以为体衬底或者SOI(Semiconductor On Insulator，绝缘体上半导体)衬底，所述体衬底例如为硅、锗、GaN等半导体领域常用的衬底，所述SOI衬底例如为绝缘体上硅或绝缘体上锗衬底。SOI衬底包括自下向上的下层衬底101、绝缘埋层102和半导体层103。
在一实施例中，当所述衬底10为体衬底时，若所述第二体区241与其外围的所述衬底10的掺杂类型相同，则所述第二体区241的外围(即所述第二体区241的下表面和侧面)还形成有一掺杂区(未图示)包裹所述第二体区241，所述掺杂区与所述第二体区241的掺杂类型相反，所述掺杂区用于隔开所述第二体区241与其外围的所述衬底10，使得能够对所述第二体区241单独施加电压。
当所述衬底10为SOI衬底时，所述第三源/漏极区22和所述第四源/漏极区23可以形成于部分厚度(如图2所示)或全部厚度的所述半导体层103中，使得所述第三源/漏极区22和所述第四源/漏极区23的下表面对应与所述绝缘埋层102未接触或接触。
所述第二栅极结构21与所述第二体区241之间形成有第二栅介质层211。
所述第二栅介质层211可以为单层结构或至少两层堆叠的结构。所述第二栅介质层211的材质可以包括氧化硅和高K(相对介电常数)介质等绝缘材料中的至少一种，高K介质是指相对介电常数大于氧化硅的材料。所述第二栅介质层211中包含高K介质能够降低漏电风险。
在一实施例中，所述第二栅介质层211包括自下向上堆叠的氧化硅层和高K介质层。
所述第二栅极结构21的材质可以为金属或多晶硅等材质。
在一实施例中，所述第二栅极结构21的材质为多晶硅，且所述第二栅介质层211中包含高K介质时，所述第二栅极结构21与所述第二栅介质层211之间还形成有盖帽层(未图示)，所述盖帽层用于隔开多晶硅与高K介质，以防止影响性能，例如防止出现费米能级钉扎效应(Fermi Level Pinning)而导致工作电压升高。
所述第二栅极结构21的形状为T型或H型，所述第三源/漏极区22和所述第四源/漏极区23位于T型的“|”部位或H型的“―”部位两侧的第二体区241中。
所述电容结构还包括：第二体接触区24，形成于T型的“―”部位远离所述第三源/漏极区22和所述第四源/漏极区23一侧的所述第二体区241中，或者，形成于H型的“|”部位远离所述第三源/漏极区22和所述第四源/漏极区23一侧的所述第二体区241中。
所述第二栅极结构21中，T型的“|”部位或H型的“―”部位起到栅极的作用，T型的“―”部位或H型的“|”部位起到将所述第三源/漏极区22和所述第四源/漏极区23分别与所述第二体接触区24隔离的作用。
所述电容结构还包括：导电结构，包括导电互连结构34和导电插塞33，所述第三源/漏极区22、所述第四源/漏极区23、所述第二栅极结构21和所述第二体接触区24上均形成有所述导电插塞33，所述第三源/漏极区22上的所述导电插塞33通过所述导电互连结构34与其他结构电连接，所述第四源/漏极区23上的所述导电插塞33通过所述导电互连结构34与其他结构电连接，所述第二栅极结构21和所述第二体接触区24上的所述导电插塞33均通过所述导电互连结构34电连接出去。
从上述内容可知，本发明提供的电容结构，由于所述第三源/漏极区22和所述第四源/漏极区23均与所述第二体区241之间形成耗尽层25，所述耗尽层25的宽度随着所述第二体区241和所述第二栅极结构21上所施加的电势差的变化而变化，使得所述第三源/漏极区22、所述第四源/漏极区23和所述耗尽层25构成的所述电容器具有可调电容值，进而使得所述电容器能够满足器件的不同设计需求，无需设置多个电容器来满足器件的不同设计需求，避免导致电容器的占用面积大，节约了研发成本。
本发明一实施例提供了一种电容结构的控制方法，包括：
提供所述的电容结构，所述电容结构的组成参见上述内容，在此不再赘述。
对所述电容结构施加电势差，以使得所述电容结构中的电容器具有可调电容值。
其中，对所述电容结构施加电势差包括：对所述第二体区和所述第二栅极结构施加电势差，以使得所述耗尽层的宽度发生变化，进而使得所述电容器的电容值发生变化，即所述电容器具有可调电容值，从而使得所述电容器能够满足器件的不同设计需求，无需设置多个电容器来满足器件的不同设计需求，避免导致电容器的占用面积大，节约了研发成本。
对所述第二体区和所述第二栅极结构施加所需的电势差可以包括：对所述第二体区和所述第二栅极结构中的其中一个施加电压且另一接地或浮空，或者，对所述第二体区和所述第二栅极结构均施加电压。
本发明一实施例提供了一种半导体器件，包括：晶体管，包括第一源/漏极区、第二源/漏极区和第一栅极结构；电容器，所述电容器具有可调电容值，所述电容器连接在所述第一源/漏极区与所述第一栅极结构之间。
下面参阅图1～图3更为详细的介绍本实施例提供的半导体器件。
所述晶体管M1包括第一源/漏极区12(比如图3中的S)、第二源/漏极区13(比如图3中的D)和第一栅极结构11(比如图3中的G)，所述第一栅极结构11形成于所述衬底10上，所述第一源/漏极区12和所述第二源/漏极区13形成于所述第一栅极结构11两侧的衬底10中。
所述半导体器件还包括第一体区(未图示)，形成于所述衬底10中，所述第一栅极结构11形成于所述第一体区上，所述第一源/漏极区12和所述第二源/漏极区13形成于所述第一栅极结构11两侧的第一体区中。其中，所述第一体区是通过向所述衬底10中离子注入形成的阱区，所述第一体区用于隔开所述第一源/漏极区12和所述第二源/漏极区13。
所述第一源/漏极区12和所述第二源/漏极区13的掺杂类型均与所述第一体区的掺杂类型相反。当所述第一源/漏极区12和所述第二源/漏极区13的掺杂类型为N型，所述第一体区的掺杂类型为P型时，所述晶体管M1为NMOS晶体管；当所述第一源/漏极区12和所述第二源/漏极区13的掺杂类型为P型，所述第一体区的掺杂类型为N型时，所述晶体管M1为PMOS晶体管。
所述电容器C1具有可调电容值，所述电容器C1连接在所述第一源/漏极区12与所述第一栅极结构11之间。
所述半导体器件还包括第二体区241和第二栅极结构21，所述第二体区241形成于所述衬底10中，所述第二栅极结构21形成于所述第二体区241上。其中，所述第二体区241是通过向所述衬底10中离子注入形成的阱区，所述第二体区241用于隔开第三源/漏极区22和第四源/漏极区23。
所述电容器C1包括第三源/漏极区22、第四源/漏极区23和耗尽层25，所述第三源/漏极区22和所述第四源/漏极区23形成于所述第二栅极结构21两侧的第二体区241中，所述第三源/漏极区22和所述第四源/漏极区23的掺杂类型均与所述第二体区241的掺杂类型相反，使得所述第三源/漏极区22和所述第四源/漏极区23均与所述第二体区241之间形成所述耗尽层25。
其中，通过在所述第二体区241和所述第二栅极结构21之间施加电势差使得形成所述耗尽层25。
所述衬底10的材质可以为本领域技术人员熟知的任意合适的材料。
所述衬底10可以为体衬底或者SOI(Semiconductor On Insulator，绝缘体上半导体)衬底，所述体衬底例如为硅、锗、GaN等半导体领域常用的衬底，所述SOI衬底例如为绝缘体上硅或绝缘体上锗衬底。SOI衬底包括自下向上的下层衬底101、绝缘埋层102和半导体层103。
在一实施例中，当所述衬底10为体衬底时，若所述第二体区241与其外围的所述衬底10的掺杂类型相同，则所述第二体区241的外围(即所述第二体区241的下表面和侧面)还形成有一掺杂区(未图示)包裹所述第二体区241，所述掺杂区与所述第二体区241的掺杂类型相反，所述掺杂区用于隔开所述第二体区241与其外围的所述衬底10，使得能够对所述第二体区241单独施加电压。
当所述衬底10为SOI衬底时，所述第一源/漏极区12和所述第二源/漏极区13可以形成于部分厚度或全部厚度的所述半导体层103中，使得所述第一源/漏极区12和所述第二源/漏极区13的下表面对应与所述绝缘埋层102未接触或接触；所述第三源/漏极区22和所述第四源/漏极区23可以形成于部分厚度(如图2所示)或全部厚度的所述半导体层103中，使得所述第三源/漏极区22和所述第四源/漏极区23的下表面对应与所述绝缘埋层102未接触或接触。
所述第一源/漏极区12和所述第二源/漏极区13的掺杂类型与所述第三源/漏极区22和所述第四源/漏极区23的掺杂类型相同，所述第一体区的掺杂类型与所述第二体区241的掺杂类型相同。
所述第一栅极结构11与所述第一体区之间形成有第一栅介质层(未图示)，所述第二栅极结构21与所述第二体区241之间形成有第二栅介质层211。
在一实施例中，所述第一栅介质层与所述第二栅介质层211位于同一层，所述第一栅极结构11与所述第二栅极结构21位于同一层。
所述第一栅介质层和/或所述第二栅介质层211可以为单层结构或至少两层堆叠的结构。所述第一栅介质层和/或所述第二栅介质层211的材质可以包括氧化硅和高K(相对介电常数)介质等绝缘材料中的至少一种，高K介质是指相对介电常数大于氧化硅的材料。所述第一栅介质层和/或所述第二栅介质层211中包含高K介质能够降低漏电风险。
在一实施例中，所述第一栅介质层和/或所述第二栅介质层211包括自下向上堆叠的氧化硅层和高K介质层。
所述第一栅极结构11的材质可以包括金属或多晶硅等材质，所述第二栅极结构21的材质可以包括金属或多晶硅等材质。
在一实施例中，所述第一栅极结构11和/或所述第二栅极结构21的材质为多晶硅，且所述第一栅介质层和/或所述第二栅介质层211中包含高K介质时，所述第一栅极结构11与所述第一栅介质层之间和/或所述第二栅极结构21与所述第二栅介质层211之间还形成有盖帽层(未图示)，所述盖帽层用于隔开多晶硅与高K介质，以防止影响性能，例如防止出现费米能级钉扎效应(Fermi Level Pinning)而导致工作电压升高。
所述第一栅极结构11和所述第二栅极结构21的形状为T型或H型，所述第一源/漏极区12和所述第二源/漏极区13位于T型的“|”部位或H型的“―”部位两侧的第一体区中，所述第三源/漏极区22和所述第四源/漏极区23位于T型的“|”部位或H型的“―”部位两侧的第二体区241中。
所述半导体器件还包括：
第一体接触区14，形成于T型的“―”部位远离所述第一源/漏极区12和所述第二源/漏极区13一侧的所述第一体区中，或者，形成于H型的“|”部位远离所述第一源/漏极区12和所述第二源/漏极区13一侧的所述第一体区中；
第二体接触区24，形成于T型的“―”部位远离所述第三源/漏极区22和所述第四源/漏极区23一侧的所述第二体区241中，或者，形成于H型的“|”部位远离所述第三源/漏极区22和所述第四源/漏极区23一侧的所述第二体区241中。
所述第一栅极结构11和所述第二栅极结构21中，T型的“|”部位或H型的“―”部位起到半导体器件的栅极的作用；所述第一栅极结构11中，T型的“―”部位或H型的“|”部位起到将所述第一源/漏极区12和所述第二源/漏极区13分别与所述第一体接触区14隔离的作用；所述第二栅极结构21中，T型的“―”部位或H型的“|”部位起到将所述第三源/漏极区22和所述第四源/漏极区23分别与所述第二体接触区24隔离的作用。
电容结构包括所述电容器C1、所述第二体区241、所述第二栅极结构21、所述第二栅介质层211和所述第二体接触区24。
所述半导体器件还包括浅沟槽隔离结构(未图示)，形成于所述衬底10中，所述浅沟槽隔离结构用于将所述晶体管M1与所述电容结构隔离开。
所述第三源/漏极区22与所述第一栅极结构11电连接，所述第四源/漏极区23与所述第一源/漏极区12电连接；由于所述第三源/漏极区22和所述第四源/漏极区23的掺杂类型均与所述第二体区241的掺杂类型相反，使得所述第三源/漏极区22和所述第四源/漏极区23均与所述第二体区241之间形成耗尽层25，所述耗尽层25的宽度W随着所述第二体区241和所述第二栅极结构21上所施加的电势差的变化而变化，进而使得所述第三源/漏极区22、所述第四源/漏极区23和所述耗尽层25构成的电容器C1的电容值发生变化。
其中，所述第三源/漏极区22和所述第四源/漏极区23作为电容器C1的两个极板，两个极板之间的介电层包括所述耗尽层25，所述耗尽层25的宽度W变化即为所述介电层的厚度变化，所述介电层的厚度随着所述第二体区241和所述第二栅极结构21上所施加的电势差的变化而变化，因此，所述电容器C1的电容值能够随着所述第二体区241和所述第二栅极结构21上所施加的电势差的变化而变化。在一实施例中，所述电势差越大，所述耗尽层25的宽度W越大。
在所述半导体器件工作时，除了对所述晶体管M1施加所需的电压以使得所述晶体管M1工作之外，还对所述电容结构中的所述第二体区241和所述第二栅极结构21施加所需的电势差，以使得所述电容结构中的所述电容器C1具有所需的电容值。
其中，对所述晶体管M1施加电压包括：对所述第一栅极结构11、所述第一体区(所述第一体接触区14)、所述第一源/漏极区12和所述第二源/漏极区13这些结构施加电压和/或接地。例如，对所述第一栅极结构11施加正电压或负电压，所述第一体区(所述第一体接触区14)接地，所述第一源/漏极区12和所述第二源/漏极区13能够作为电信号的输入和输出。在一实施例中，半导体器件为射频器件时，所述第一源/漏极区12和所述第二源/漏极区13能够作为射频信号的输入和输出。
对所述电容结构中的所述第二体区241和所述第二栅极结构21施加所需的电势差可以包括：对所述第二体区241和所述第二栅极结构21中的其中一个施加电压且另一接地或浮空，或者，对所述第二体区241和所述第二栅极结构21均施加电压。
需要说明的是，由于所述第三源/漏极区22与所述第一栅极结构11电连接，且所述第四源/漏极区23与所述第一源/漏极区12电连接，那么，在对所述晶体管M1中的所述第一栅极结构11和所述第一源/漏极区12施加电压或接地时，相当于也是分别对所述第三源/漏极区22和所述第四源/漏极区23施加电压或接地，因此，在对所述第二体区241施加电压时，需考量到防止所述第三源/漏极区22和所述第四源/漏极区23与所述第二体区241之间出现正偏现象，即防止所述第三源/漏极区22和所述第四源/漏极区23与所述第二体区241构成的PN结导通，进而防止所述电容结构变为电阻结构，从而防止所述晶体管M1中的所述第一源/漏极区12与所述第一栅极结构11之间导通。例如，当所述第三源/漏极区22和所述第四源/漏极区23的掺杂类型为P型，所述第二体区241的掺杂类型为N型时，不能对所述第三源/漏极区22和所述第四源/漏极区23施加正电压且对所述第二体区241施加负电压，即不能施加正向偏压；而是需要对所述第三源/漏极区22和所述第四源/漏极区23施加负电压且对所述第二体区241施加正电压或接地，或者，所述第三源/漏极区22和所述第四源/漏极区23接地且对所述第二体区241施加正电压，即向所述第三源/漏极区22和所述第四源/漏极区23、所述第二体区241施加反向偏压。因此，当所述第三源/漏极区22和所述第四源/漏极区23的掺杂类型为P型时，只能对所述第二体区241施加正电压或接地；当所述第三源/漏极区22和所述第四源/漏极区23的掺杂类型为N型时，只能对所述第二体区241施加负电压或接地。
在一实施例中，所述第一源/漏极区12为源极区，所述第二源/漏极区13为漏极区。此时，所述第三源/漏极区22为源极区，所述第四源/漏极区23为漏极区；或者，所述第四源/漏极区23为源极区，所述第三源/漏极区22为漏极区。
在一实施例中，所述半导体器件还包括：
第一电阻RG，与所述第一栅极结构11电连接；和/或，
第二电阻RSD，电连接在所述第一源/漏极区12与所述第二源/漏极区13之间。
所述第一电阻RG包括自下向上形成于所述衬底10上的第一绝缘层(未图示)和第一导电结构31，所述第二电阻RSD包括自下向上形成于所述衬底10上的第二绝缘层(未图示)和第二导电结构32。
在一实施例中，所述第一绝缘层与所述第二绝缘层位于同一层，所述第一导电结构31与所述第二导电结构32位于同一层。
所述第一导电结构31的材质可以为金属或多晶硅，所述第二导电结构32的材质可以为金属或多晶硅。
所述第一电阻RG和所述第二电阻RSD作为负载，用于稳压。在其他实施例中，所述半导体器件也可以未包括所述第一电阻RG和所述第二电阻RSD。
所述半导体器件还包括：
导电结构，包括导电互连结构34和导电插塞33，所述第一源/漏极区12、所述第二源/漏极区13、所述第一栅极结构11、所述第三源/漏极区22、所述第四源/漏极区23和所述第二栅极结构21上均形成有所述导电插塞33，所述第三源/漏极区22上的所述导电插塞33与所述第一栅极结构11上的所述导电插塞33通过所述导电互连结构34电连接，所述第四源/漏极区23上的所述导电插塞33与所述第一源/漏极区12上的所述导电插塞33通过所述导电互连结构34电连接，所述第二栅极结构21上的所述导电插塞33通过所述导电互连结构34电引出。
所述第一体接触区14和所述第二体接触区24上也形成有所述导电插塞33，使得所述第一体接触区14和所述第二体接触区24上的所述导电插塞33能够分别通过所述导电互连结构34电引出。
所述第一导电结构31的两端上也形成有所述导电插塞33，使得所述第一导电结构31一端上的所述导电插塞33能够通过所述导电互连结构34电连接所述第一栅极结构11上的所述导电插塞33，所述第一导电结构31另一端上的所述导电插塞33能够通过所述导电互连结构34电引出；所述第二导电结构32的两端上也形成有所述导电插塞33，使得所述第二导电结构32两端上的所述导电插塞33能够通过所述导电互连结构34分别电连接所述第一源/漏极区12和所述第二源/漏极区13上的所述导电插塞33。
从上述内容可知，发明提供的半导体器件，由于所述晶体管M1中的所述第一源/漏极区12与所述第一栅极结构11之间连接有具有可调电容值的所述电容器C1，使得所述电容器C1能够满足所述晶体管M1的不同设计需求，无需设置多个电容器来满足器件的不同设计需求，避免导致电容器的占用面积大，节约了研发成本。
在一实施例中，所述电容器C1中的所述第三源/漏极区22和所述第四源/漏极区23的掺杂类型均与所述第二体区241的掺杂类型相反，使得所述第三源/漏极区22和所述第四源/漏极区23均与所述第二体区241之间形成耗尽层25，所述耗尽层25的宽度随着所述第二体区241和所述第二栅极结构21上所施加的电势差的变化而变化，进而使得所述第三源/漏极区22、所述第四源/漏极区23和所述耗尽层25构成的电容器C1的电容值发生变化，因此，通过调整所述第二体区241和所述第二栅极结构21上所施加的电势差大小，即可使得所述电容器C1具有多个不同的电容值，即所述晶体管M1中的所述第一源/漏极区12与所述第一栅极结构11之间设置的所述电容器C1具有可调电容值。
当所述半导体器件为射频开关器件时，由于所述电容器C1具有可调电容值，使得对射频开关器件的电压调控更加灵活。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (16)
1.一种电容结构，其特征在于，包括：
衬底，所述衬底中形成有第二体区；
电容器，包括第三源/漏极区、第四源/漏极区和耗尽层，所述第三源/漏极区和所述第四源/漏极区间隔地形成于所述第二体区中，所述第三源/漏极区和所述第四源/漏极区的掺杂类型均与所述第二体区的掺杂类型相反，使得所述第三源/漏极区和所述第四源/漏极区均与所述第二体区之间能够形成所述耗尽层。
2.如权利要求1所述的电容结构，其特征在于，所述电容结构还包括第二栅极结构，所述第二栅极结构形成于所述第三源/漏极区和所述第四源/漏极区之间的所述第二体区上；所述耗尽层的宽度随着所述第二体区和所述第二栅极结构上所施加的电势差的变化而变化，使得所述电容器的电容值发生变化。
3.如权利要求2所述的电容结构，其特征在于，所述第二栅极结构的形状为T型或H型，所述第三源/漏极区和所述第四源/漏极区位于T型的“|”部位或H型的“―”部位两侧的第二体区中。
4.如权利要求3所述的电容结构，其特征在于，所述电容结构还包括：
第二体接触区，形成于T型的“―”部位远离所述第三源/漏极区和所述第四源/漏极区一侧的所述第二体区中，或者，形成于H型的“|”部位远离所述第三源/漏极区和所述第四源/漏极区一侧的所述第二体区中。
5.一种电容结构的控制方法，其特征在于，包括：
提供如权利要求1～4中任一项所述的电容结构；
对所述电容结构施加电势差，以使得所述电容结构中的电容器具有可调电容值。
6.如权利要求5所述的电容结构的控制方法，其特征在于，所述电容结构还包括第二栅极结构，所述第二栅极结构形成于所述第三源/漏极区和所述第四源/漏极区之间的所述第二体区上；对所述电容结构施加电势差包括：
对所述第二体区和所述第二栅极结构施加电势差，以使得所述耗尽层的宽度发生变化，进而使得所述电容器的电容值发生变化。
7.一种半导体器件，其特征在于，包括：
晶体管，包括第一源/漏极区、第二源/漏极区和第一栅极结构；
电容器，所述电容器具有可调电容值，所述电容器连接在所述第一源/漏极区与所述第一栅极结构之间。
8.如权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括衬底，所述第一栅极结构形成于所述衬底上，所述第一源/漏极区和所述第二源/漏极区形成于所述第一栅极结构两侧的衬底中。
9.如权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括衬底，所述衬底中形成有第二体区；所述电容器包括第三源/漏极区、第四源/漏极区和耗尽层，所述第三源/漏极区和所述第四源/漏极区间隔地形成于所述第二体区中，所述第三源/漏极区和所述第四源/漏极区的掺杂类型均与所述第二体区的掺杂类型相反，使得所述第三源/漏极区和所述第四源/漏极区均与所述第二体区之间能够形成所述耗尽层；
其中，所述第三源/漏极区与所述第一栅极结构电连接，所述第四源/漏极区与所述第一源/漏极区电连接。
10.如权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括第二栅极结构，所述第二栅极结构形成于所述第三源/漏极区和所述第四源/漏极区之间的所述第二体区上。
11.如权利要求10所述的半导体器件，其特征在于，所述耗尽层的宽度随着所述第二体区和所述第二栅极结构上所施加的电势差的变化而变化，使得所述电容器的电容值发生变化。
12.如权利要求7所述的半导体器件，其特征在于，所述第一源/漏极区为源极区，所述第二源/漏极区为漏极区。
13.如权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括：
第一电阻，与所述第一栅极结构电连接；和/或，
第二电阻，电连接在所述第一源/漏极区与所述第二源/漏极区之间。
14.如权利要求9所述的半导体器件，其特征在于，所述第一源/漏极区和所述第二源/漏极区的掺杂类型与所述第三源/漏极区和所述第四源/漏极区的掺杂类型相同。
15.如权利要求10所述的半导体器件，其特征在于，所述第一栅极结构和所述第二栅极结构的形状为T型或H型，所述第一源/漏极区和所述第二源/漏极区位于T型的“|”部位或H型的“―”部位两侧的衬底中，所述第三源/漏极区和所述第四源/漏极区位于T型的“|”部位或H型的“―”部位两侧的第二体区中。
16.如权利要求15所述的半导体器件，其特征在于，所述半导体器件还包括：
第一体区，形成于所述衬底中，所述第一栅极结构形成于所述第一体区上，所述第一源/漏极区和所述第二源/漏极区形成于T型的“|”部位或H型的“―”部位两侧的第一体区中；
第一体接触区，形成于T型的“―”部位远离所述第一源/漏极区和所述第二源/漏极区一侧的所述第一体区中，或者，形成于H型的“|”部位远离所述第一源/漏极区和所述第二源/漏极区一侧的所述第一体区中；
第二体接触区，形成于T型的“―”部位远离所述第三源/漏极区和所述第四源/漏极区一侧的所述第二体区中，或者，形成于H型的“|”部位远离所述第三源/漏极区和所述第四源/漏极区一侧的所述第二体区中。
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