CN119597129A - 复位电路 - Google Patents

Abstract

本申请涉及一种复位电路，所述复位电路包括时钟模块、处理器及复位控制模块，复位控制模块用于：在复位电路所属的系统上电启动过程中，向处理器发送上电复位信号，上电复位信号包括第一预设时长的低电平及第二预设时长的高电平，并在上电复位信号为低电平期间，将上电复位标记清零；处理器用于：在接收到上电复位信号后，执行上电复位，并在上电复位执行完成后，将上电复位标记置为1；复位控制模块还用于：在上电复位信号为高电平期间，对上电复位标记进行检测，并在检测到上电复位标记为1时，确定处理器上电复位完成。本申请的实施例能够提高复位电路的可靠性。

Description

复位电路

技术领域

本申请涉及电子电路技术领域，尤其涉及一种复位电路。

背景技术

复位电路是一种用于控制和保障数字电路正确启动的电路，它可以在系统上电时将所有相关电路初始化至已知状态并在必要时强制系统重新启动。处理器的正常工作离不开复位电路。

相关技术中，采用复位IC(I ntegrated Ci rcu it Ch ip)芯片或RC(Res istor-Capacitance，电阻-电容)充放电电路对处理器进行上电复位。然而，上述复位电路的灵活性不高且可靠性较差，其在复杂的电路使用环境中，存在复位失败导致处理器无法正常运行的风险。因此，亟需一种可靠性高的复位电路。

发明内容

有鉴于此，提出了一种复位电路。

第一方面，本申请的实施例提供了一种复位电路，所述复位电路包括时钟模块、处理器及复位控制模块；所述时钟模块与所述处理器、所述复位控制模块连接，所述处理器与所述复位控制模块连接；所述复位控制模块通过可编程逻辑器件实现；所述时钟模块用于：向所述处理器及所述复位控制模块提供第一时钟信号；所述复位控制模块用于：在所述复位电路所属的系统上电启动过程中，根据所述第一时钟信号，向所述处理器发送上电复位信号，所述上电复位信号包括第一预设时长的低电平及第二预设时长的高电平；在所述上电复位信号为低电平期间，将上电复位标记清零；所述处理器用于：在接收到所述上电复位信号后，执行上电复位；在上电复位执行完成后，将所述上电复位标记置为1；所述复位控制模块还用于：在所述上电复位信号为高电平期间，对所述上电复位标记进行检测；在检测到所述上电复位标记为1时，确定所述处理器上电复位完成。

在一些可能的实现方式中，所述复位控制模块还包括复位状态机，在所述上电复位信号为低电平期间，所述复位状态机处于空闲状态；在所述上电复位信号变为高电平后，所述复位状态机跳转至上电复位握手状态。

在一些可能的实现方式中，所述复位控制模块用于：在检测到所述上电复位标记为1的情况下，向所述复位状态机发送第一信息，所述第一信息用于指示上电复位标记为1；所述复位状态机用于：在接收到所述第一信息的情况下，跳转至看门狗等待状态。

在一些可能的实现方式中，所述复位控制模块用于：在所述上电复位信号为高电平期间，检测到所述上电复位标记一直为0的情况下，重新向所述处理器发送所述上电复位信号。

在一些可能的实现方式中，所述复位状态机用于：在看门狗等待状态，根据所述第一时钟信号，等待第三预设时长后，跳转至看门狗检测状态。

在一些可能的实现方式中，所述处理器用于：在运行应用程序的过程中，根据所述第一时钟信号，向所述复位控制模块持续发送周期方波信号；所述复位控制模块用于：在所述复位状态机处于看门狗检测状态的情况下，对所述方波信号的信号值进行检测，并计算所述信号值的保持时长；在所述信号值的保持时长大于或等于预设的时长阈值的情况下，向所述复位状态机发送第二信息，以使所述复位状态机跳转至看门狗复位状态；在所述复位状态机处于看门狗复位状态的情况下，向所述处理器发送看门狗复位信号，以使所述处理器进行看门狗复位。

在一些可能的实现方式中，所述复位控制模块用于：在所述方波信号的信号值发生变化时，将所述保持时长清零。

在一些可能的实现方式中，所述复位状态机用于：在所述看门狗复位信号结束后，跳转至看门狗等待状态。

在一些可能的实现方式中，所述复位控制模块还包括第一寄存器和第二寄存器，所述第一寄存器用于存储所述上电复位标记，所述第二寄存器用于存储所述方波信号。

在一些可能的实现方式中，所述时钟模块包括晶振及时钟缓冲器，所述晶振与所述时钟缓冲器连接，所述时钟缓冲器与所述处理器及所述复位控制模块连接；所述晶振用于：产生第二时钟信号；所述时钟缓冲器用于：接收所述第二时钟信号，并根据所述第二时钟信号，扇出所述第一时钟信号。

本申请实施例的复位电路包括时钟模块、处理器及通过可编程逻辑器件实现的复位控制模块，用于对处理器进行复位处理。在复位电路所属的系统上电启动过程中，复位控制模块向处理器发送上电复位信号(包括第一预设时长的低电平及第二预设时长的高电平)并在上电复位信号为低电平期间，将上电复位标记清零；处理器在接收到上电复位信号后，执行上电复位，并在上电复位执行完成后，将上电复位标记置为1；同时，复位控制模块在上电复位信号为高电平期间，对上电复位标记进行检测，在检测到上电复位标记为1时，确定处理器上电复位完成。本申请实施例的复位电路，在对处理器进行上电复位时，由复位控制模块向处理器发送上电复位信号，并通过处理器将上电复位标记置为1以及复位控制模块对上电复位标记的检测，来对处理器的上电复位进行握手确认，而且复位控制模块通过可编程逻辑器件实现，配置灵活，使用方便，从而能够提高复位电路的可靠性以及系统的健壮性。

本申请的这些和其他方面在以下(多个)实施例的描述中会更加简明易懂。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本申请的示例性实施例、特征和方面，并且用于解释本申请的原理。

图1示出根据本申请一实施例的复位电路的示意图；

图2示出根据本申请一实施例的复位电路的示意图；

图3示出根据本申请一实施例的复位状态机的状态迁移示意图。

具体实施方式

以下将参考附图详细说明本申请的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本申请，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本申请同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本申请的主旨。

为了解决上述技术问题，本申请提供了一种复位电路，本申请实施例的复位电路包括时钟模块、处理器及复位控制模块；所述时钟模块与所述处理器、所述复位控制模块连接，所述处理器与所述复位控制模块连接；所述复位控制模块通过可编程逻辑器件实现。所述时钟模块用于：向所述处理器及所述复位控制模块提供第一时钟信号。所述复位控制模块用于：在所述复位电路所属的系统上电启动过程中，根据所述第一时钟信号，向所述处理器发送上电复位信号，所述上电复位信号包括第一预设时长的低电平及第二预设时长的高电平；在所述上电复位信号为低电平期间，将上电复位标记清零；所述处理器用于：在接收到所述上电复位信号后，执行上电复位；在上电复位执行完成后，将所述上电复位标记置为1；所述复位控制模块还用于：在所述上电复位信号为高电平期间，对所述上电复位标记进行检测；在检测到所述上电复位标记为1时，确定所述处理器上电复位完成。

本申请实施例的复位电路包括时钟模块、处理器及通过可编程逻辑器件实现的复位控制模块，用于对处理器进行复位处理。在复位电路所属的系统上电启动过程中，复位控制模块向处理器发送上电复位信号(包括第一预设时长的低电平及第二预设时长的高电平)并在上电复位信号为低电平期间，将上电复位标记清零；处理器在接收到上电复位信号后，执行上电复位，并在上电复位执行完成后，将上电复位标记置为1；同时，复位控制模块在上电复位信号为高电平期间，对上电复位标记进行检测，在检测到上电复位标记为1时，确定处理器上电复位完成。

本申请实施例的复位电路，在对处理器进行上电复位时，由复位控制模块向处理器发送上电复位信号，并通过处理器将上电复位标记置为1以及复位控制模块对上电复位标记的检测，来对处理器的上电复位进行握手确认，而且复位控制模块通过可编程逻辑器件实现，配置灵活，使用方便，从而能够提高复位电路的可靠性以及系统的健壮性。

图1示出根据本申请一实施例的复位电路的示意图。如图1所示，复位电路10包括时钟模块110、处理器120及复位控制模块130，时钟模块110与处理器120、复位控制模块130连接，处理器120与复位控制模块130连接。复位电路10用于对处理器120进行复位处理。

其中，时钟模块110作为复位电路10的时钟源，用于向处理器120及复位控制模块130提供其运行所需的第一时钟信号。处理器120及复位控制模块130可根据第一时钟信号进行计时、计数等处理。

处理器120用于运行应用程序，处理器120可以是中央处理器(Centra l Processing Un it，CPU)、数字信号处理器(Digita l Signa l Processor，DSP)、片上系统((System on Chip,SoC)等。本申请对处理器120的具体类型不作限制。

复位控制模块130可用于对处理器120进行上电复位、上电启动异常复位(即启动过程中处理器第一次上电复位失败之后继续进行上电复位)、看门狗复位(处理器运行过程中的复位)等复位处理。复位控制模块130通过可编程逻辑器件实现。例如，复位控制模块130可通过现场可编程逻辑门阵列(Fie ld Programmab le Gate Array，FPGA)、复杂可编程逻辑器件(Comp lex Programmab le Logic Device，CPLD)等实现。本申请对可编程逻辑器件的具体类型不作限制。

图2示出根据本申请一实施例的复位电路的示意图。如图2所示，复位电路10包括时钟模块110、处理器120及复位控制模块130。复位电路10用于对处理器120进行复位处理。

其中，时钟模块110包括晶振(即晶体振荡器)及时钟缓冲器。晶振与时钟缓冲器连接，时钟缓冲器与处理器120及复位控制模块130连接。晶振作为时钟源，用于产生第二时钟信号，并将第二时钟信号发送给时钟缓冲器。时钟缓冲器接收来自晶振的第二时钟信号，并根据第二时钟信号，扇出处理器120及复位控制模块130运行所需的第一时钟信号，从而使得时钟信号与处理器及复位控制模块的运行需求相匹配。

复位控制模块130包括第一寄存器、第二寄存器和复位状态机。第一寄存器用于存储上电复位标记，因此，第一寄存器也可称为上电复位标记寄存器。第二寄存器用于存储处理器在运行应用程序的过程中向复位控制模块发送的周期方波信号。周期方波信号也可称为喂狗信号，因此，第二寄存器也可称为喂狗信号寄存器。

复位状态机用于设置复位电路运行所需的各种状态，并在满足特定条件时完成状态迁移。复位状态机包括空闲状态(id l e，也可以称为初始状态)、上电复位握手状态(por-hd)、看门狗等待状态(wdg-wait)、看门狗检测状态(wdg-chk)和看门狗复位状态(wdg-rst)这五个状态。复位状态机可采用超高速集成电路硬件描述语言(Very-High-Speed I ntegrated Ci rcu it Hardware Descr ipt ion Language，VHDL)、硬件描述语言(例如Ver i log Hardware Descr ipt ion Language，Ver i log HDL)等编程实现，也可通过图形输入方式实现。本领域计数人员可根据实际确定复位状态机的具体实现方式，本申请对此不作限制。

下面对处理器上电复位的过程进行示例性地说明。

在复位电路所属的系统上电启动过程中，复位控制模块加载完毕后，根据第一时钟信号进行计数或计时，向处理器发送上电复位信号，该上电复位信号包括第一预设时长(例如20ms)的低电平(值为0)及第二预设时长(例如80ms)的高电平(值为1)，上电复位信号送至处理器的复位引脚。处理器接收到上电复位信号后，立即执行上电复位，并在上电复位执行完成后，处理器将上电复位标记置为1，同时，处理器进入应用程序，即处理器开始执行应用程序。在通过第一寄存器存储上电复位标记的情况下，处理器可通过本地总线，向第一寄存器中写入1，即将第一寄存器中的上电复位标记置为1。

上述示例中，上电复位信号是低电平(值为0)有效，即第一预设时长的低电平期间，处理器执行上电复位，第二预设时长的高电平期间，处理器与复位控制模块进行上电复位握手。在一些实施方式中，上电复位信号也可以是高电平(值为1)有效，这样上电复位信号可包括第一预设时长的高电平及第二预设时长的低电平。本申请实施例中以上电复位信号低电平有效为例进行说明。

在上电复位信号为低电平期间，复位控制模块对上电复位标记进行清零，即将上电复位标记置为0。在通过第一寄存器存储上电复位标记的情况下，在上电复位信号为低电平期间，复位控制模块将第一寄存器中的上电复位标记置为0。其中，上电复位标记为0表示处理器未执行上电复位或上电复位执行失败，上电复位标记为1表示处理器上电复位执行完成。

在上电复位信号为低电平期间，复位状态机处于为空闲(id le)状态。空闲状态可以看作是复位状态机的初始状态。

在上电复位信号为高电平期间，复位控制模块可对第一寄存器中的上电复位标记进行检测，当检测到上电复位标记为1时，确定处理器上电复位完成。复位控制模块在检测到上电复位标记为1的情况下，向复位状态机发送第一信息，该第一信息用于指示上电复位标记为1。复位状态机在接收到第一信息的情况下，跳转至看门狗等待状态。

在一些可能的实现方式中，在上电复位信号为高电平期间，复位控制模块检测到上电复位标记一直为0时，可认为处理器上电复位执行失败，复位控制模块重新向处理器发送上电复位信号，以使处理器重新执行上电复位处理，直至检测到上电复位标记为1，从而能够在处理器上电遇干扰复位失败后重新进行上电复位处理，直至上电复位成功，实现了上电复位失败后的自动复位，提高了复位电路的可靠性。在处理器重新执行上电复位的过程中，复位状态机仍处于上电复位握手状态。

通过上述方式对处理器进行上电复位后，处理器进入应用程序，即开始执行应用程序。

下面对看门狗复位(处理器中的应用程序跑飞之后的复位)的过程进行示例性地说明。

在运行应用程序的过程中，处理器可根据第一时钟信号进行计数或计时，向复位控制模块持续发送周期方波信号，这里的方波信号可以看作是处理器的心跳信号，其周期可例如是10ms，本申请对方波信号的具体周期不作限制。在复位控制模块包括第二寄存器的情况下，处理器可向第二寄存器持续写入周期方波信号。

在一些可能的实现方式中，复位状态机处于看门狗等待状态时，可根据第一时钟信号进行计数或计时，等待第三预设时长(例如300ms)后，跳转至看门狗检测状态。这里等待第三时长是为了确保处理器开始正常运行应用程序，以及开始向第二寄存器持续写入周期方波信号。

在一些可能的实现方式中，在复位状态机处于看门狗检测状态的情况下，复位控制模块可对第二寄存器中的方波信号的信号值进行检测，并计算信号值的保持时长。在方波信号的信号值发生变化(即方波信号的信号沿)时，对保持时长进行清零。

例如，假设方波信号的周期为10ms，方波信号的信号值依次为0,1,0,1……，那么，复位控制模块检测到方波信号的信号值为0时，开始计算信号值的保持时长；当检测到信号值从0变为1时，对保持时长清零，重新开始计算保持时长；当检测到信号值从1变为0时，对保持时长清零，重新开始计算保持时长，以此类推，来计算信号值的保持时长。由于方波信号的周期为10ms，正常情况下每个信号值的保持时长为5ms。

复位控制模块计算出方波信号的信号值的保持时长后，可判断该保持时长是否大于或等于预设的时长阈值(例如300ms)；在保持时长小于时长阈值的情况下，可认为处理器中的应用程序运行正常，继续对方波信号的信号值进行检测即可。该过程中，复位状态机一直处于看门狗检测状态。

在一些可能的实现方式中，在信号值的保持时长大于或等于预设的时长阈值(例如300ms)的情况下，复位控制模块认为处理器已经长时间没有发送方波信号(即心跳信号)了，处理器中的应用程序已经跑飞。该情况下，复位控制模块会向复位状态机发送第二信息，该第二信息用于指示方波信号的信号值超时。复位状态机在接收到第二信息的情况下，跳转至看门狗复位状态。

在看门狗复位状态，复位控制模块向处理器发送看门狗复位信号，看门狗复位信号包括第四预设时长(例如20ms)的低电平。处理器接收到看门狗复位信号之后，执行看门狗复位。看门狗复位是在处理器中的应用程序跑飞之后执行的复位，其目的是将处理器恢复至初始状态。

在看门狗复位信号结束后，复位状态机跳转至看门狗等待状态。在看门狗等待状态，等待第三预设时长后，复位状态机跳转至看门狗检测状态。在看门狗检测状态，复位控制模块继续通过上述方式对方波信号的信号值及其保持时长进行检测。

通过上述方式，复位控制模块能够对处理器发送的周期方波信号进行动态检测，在方波信号的信号值的保持时长大于或等于时长阈值的情况下，认为处理器中的应用程序已经跑飞，进而向处理器发送看门狗复位信号以使处理器进行看门狗复位，实现了应用程序跑飞情况下对处理器的自动复位，从而能够降低处理器的应用程序跑飞后无法复位的风险，提高了复位电路的可靠性。

需要说明的是，上述实施例中的第一预设时长、第二预设时长、第三预设时长、第四预设时长、时长阈值的具体取值，可由本领域技术人员根据实际情况进行设置，本申请对此不作限制。

图3示出根据本申请一实施例的复位状态机的状态迁移示意图。如图3所示，复位状态机包括初始状态31、上电复位握手状态32、看门狗等待状态33、看门狗检测状态34及看门狗复位状态35这五个状态。

在复位电路所属的系统上电启动过程中，在上电复位信号为低电平期间，复位状态机处于空闲状态31。在上电复位信号变为高电平后，复位状态机从空闲状态31跳转至上电复位握手状态32。

在上电复位握手状态32，复位控制模块在检测到上电复位标记为1的情况下，向复位状态机发送第一信息，该第一信息用于指示上电复位标记为1；复位状态机在接收到第一信息的情况下，从上电复位握手状态32跳转至看门狗等待状态33。复位控制模块在检测到上电复位标记为0的情况下，重新向处理器发送上电复位信号，以使处理器重新执行上电复位，该过程中，复位状态机保持在上电复位握手状态32。

在看门狗等待状态33，根据第一时钟信号，复位状态机等待第三预设时长后，跳转至看门狗检测状态34。

在看门狗检测状态34，处理器在运行应用程序的过程中，根据第一时钟信号，向复位控制模块持续发送周期方波信号；复位控制模块对处理器发送的方波信号的信号值进行检测，并计算信号值的保持时长；在信号值的保持时长大于或等于预设的时长阈值的情况下，向复位状态机发送第二信息，该第二信息用于指示方波信号的信号值的保持时长大于或等于时长阈值；复位状态机在接收到第二信息的情况下，从看门狗检测状态34跳转至看门狗复位状态35。

在看门狗复位状态35，复位控制模块向处理器发送第四预设时长的看门狗复位信号，以使处理器进行看门狗复位。在看门狗复位信号结束后，复位状态机从看门狗复位状态35跳转至看门狗等待状态33，从而继续执行上述相关处理，这里不在赘述。

本申请实施例的复位电路支持对处理器进行上电复位、上电启动异常复位(即启动过程中处理器第一次上电复位失败之后继续进行上电复位)及看门狗复位，从而能够在处理器上电遇干扰复位失败或应用程序跑飞时进行自动复位，提升了复位电路的可靠性及系统的健壮性。

附图中的流程图和框图显示了根据本申请的多个实施例的装置、系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。

也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行相应的功能或动作的硬件(例如电路或ASIC(App l icat ionSpecific I ntegrated Ci rcu it，专用集成电路))来实现，或者可以用硬件和软件的组合，如固件等来实现。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其它变化。在权利要求中，“包括”(compr i s ing)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其它单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上已经描述了本申请的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种复位电路，其特征在于，所述复位电路包括时钟模块、处理器及复位控制模块；所述时钟模块与所述处理器、所述复位控制模块连接，所述处理器与所述复位控制模块连接；所述复位控制模块通过可编程逻辑器件实现；

所述时钟模块用于：向所述处理器及所述复位控制模块提供第一时钟信号；

所述复位控制模块用于：

在所述复位电路所属的系统上电启动过程中，根据所述第一时钟信号，向所述处理器发送上电复位信号，所述上电复位信号包括第一预设时长的低电平及第二预设时长的高电平；在所述上电复位信号为低电平期间，将上电复位标记清零；

所述处理器用于：

在接收到所述上电复位信号后，执行上电复位；在上电复位执行完成后，将所述上电复位标记置为1；

所述复位控制模块还用于：

在所述上电复位信号为高电平期间，对所述上电复位标记进行检测；在检测到所述上电复位标记为1时，确定所述处理器上电复位完成。

2.根据权利要求1所述的复位电路，其特征在于，所述复位控制模块还包括复位状态机，在所述上电复位信号为低电平期间，所述复位状态机处于空闲状态；在所述上电复位信号变为高电平后，所述复位状态机跳转至上电复位握手状态。

3.根据权利要求2所述的复位电路，其特征在于，所述复位控制模块用于：在检测到所述上电复位标记为1的情况下，向所述复位状态机发送第一信息，所述第一信息用于指示上电复位标记为1；

所述复位状态机用于：在接收到所述第一信息的情况下，跳转至看门狗等待状态。

4.根据权利要求1所述的复位电路，其特征在于，所述复位控制模块用于：在所述上电复位信号为高电平期间，检测到所述上电复位标记一直为0的情况下，重新向所述处理器发送所述上电复位信号。

5.根据权利要求3所述的复位电路，其特征在于，所述复位状态机用于：在看门狗等待状态，根据所述第一时钟信号，等待第三预设时长后，跳转至看门狗检测状态。

6.根据权利要求5所述的复位电路，其特征在于，所述处理器用于：在运行应用程序的过程中，根据所述第一时钟信号，向所述复位控制模块持续发送周期方波信号；

所述复位控制模块用于：在所述复位状态机处于看门狗检测状态的情况下，对所述方波信号的信号值进行检测，并计算所述信号值的保持时长；

在所述信号值的保持时长大于或等于预设的时长阈值的情况下，向所述复位状态机发送第二信息，以使所述复位状态机跳转至看门狗复位状态；

在所述复位状态机处于看门狗复位状态的情况下，向所述处理器发送看门狗复位信号，以使所述处理器进行看门狗复位。

7.根据权利要求6所述的复位电路，其特征在于，所述复位控制模块用于：在所述方波信号的信号值发生变化时，将所述保持时长清零。

8.根据权利要求6所述的复位电路，其特征在于，所述复位状态机用于：在所述看门狗复位信号结束后，跳转至看门狗等待状态。

9.根据权利要求6所述的复位电路，其特征在于，所述复位控制模块还包括第一寄存器和第二寄存器，所述第一寄存器用于存储所述上电复位标记，所述第二寄存器用于存储所述方波信号。

10.根据权利要求1所述的复位电路，其特征在于，所述时钟模块包括晶振及时钟缓冲器，所述晶振与所述时钟缓冲器连接，所述时钟缓冲器与所述处理器及所述复位控制模块连接；

所述晶振用于：产生第二时钟信号；

所述时钟缓冲器用于：接收所述第二时钟信号，并根据所述第二时钟信号，扇出所述第一时钟信号。