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CN119451226A - 像素阵列基板 - Google Patents

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CN119451226A
CN119451226A CN202411508369.3A CN202411508369A CN119451226A CN 119451226 A CN119451226 A CN 119451226A CN 202411508369 A CN202411508369 A CN 202411508369A CN 119451226 A CN119451226 A CN 119451226A
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CN
China
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pixel
array substrate
pixel structure
transparent conductive
conductive layer
Prior art date
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Application number
CN202411508369.3A
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English (en)
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许倩雯
郑圣谚
林弘哲
徐雅玲
黄俊儒
何昇儒
廖乾煌
锺岳宏
李珉泽
郭子维
侯舜龄
王奕筑
陈品妏
廖烝贤
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AUO Corp
Original Assignee
AU Optronics Corp
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Publication date
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Application filed by AU Optronics Corp filed Critical AU Optronics Corp
Publication of CN119451226A publication Critical patent/CN119451226A/zh
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Abstract

一种像素阵列基板包括：一基底；多条数据线，设置于该基底上，且在第一方向上排列；多条栅极线，设置于该基底上，且在第二方向上排列，其中第一方向与第二方向交错；多个像素结构，设置于该基底上，其中每一该像素结构包括一主动元件及电性连接至该主动元件的一像素电极，且该主动元件电性连接至对应的一该数据线及对应的一该栅极线；以及一透明导电层，其中一该数据线、该透明导电层及一该像素结构的一该像素电极在垂直于该基底的第三方向上堆叠，且该透明导电层设置于该数据线与该像素结构的该像素电极之间；该透明导电层具有多个开口，重叠于该像素结构的该像素电极，其中该像素结构的该像素电极具有多个狭缝，重叠于该透明导电层的该些开口。

Description

像素阵列基板
本申请是申请人为友达光电股份有限公司，申请日为2021年7月1日，申请号为202110745303.6，发明名称为“像素阵列基板”的发明专利申请的分案申请。
技术领域
本发明涉及一种像素阵列基板。
背景技术
随着显示科技的发达，人们对显示装置的需求，不再满足于高分辨率、高对比、广视角等光学特性，人们还期待显示装置具有优雅的外观。举例而言，人们还期待显示装置的边框窄，甚至无边框。
一般而言，显示装置包括设置于显示区的多个像素结构、设置于显示区的下方的数据驱动电路以及设置于显示区的左侧、右侧或左右两侧的栅极驱动电路。为减少显示装置的边框的左右两侧的宽度，可将栅极驱动电路与数据驱动电路均设置于显示区的下侧。当栅极驱动电路设置于显示区的下侧时，在水平方向上延伸的栅极线须通过在垂直方向上延伸的转接线方能电性连接至栅极驱动电路设置。然而，转接线是穿插在多个像素结构之间，转接线的信号变化容易影响像素电极的电压，不利于显示装置的显示品质。
发明内容
本发明提供一种像素阵列基板，特性佳。
本发明提供另一种像素阵列基板，特性佳。
本发明一实施例的像素阵列基板包括基底、多条数据线、多条栅极线、多个像素结构、多条转接线以及共用线。多条数据线设置于基底上，且在第一方向上排列。多条栅极线设置于基底上，且在第二方向上排列，其中第一方向与第二方向交错。多个像素结构设置于基底上，其中每一像素结构包括主动元件及电性连接至主动元件的像素电极，且主动元件电性连接至对应的数据线及对应的栅极线。多条转接线设置于基底上，电性连接至多条栅极线，且在第一方向上排列。共用线设置于基底上，其中多条数据线及共用线在第一方向上排列。多个像素结构包括第一像素结构，多条数据线包括电性连接至第一像素结构的第一数据线，且多条转接线包括第一转接线。第一数据线具有第一部，设置于第一像素结构的像素电极外，且位于第一像素结构的主动元件旁。每一像素结构具有相对的第一侧及第二侧。在像素阵列基板的俯视图中，第一转接线设置于第一像素结构的主动元件的第一侧，且第一数据线的第一部及共用线设置于第一像素结构的主动元件的第二侧。
本发明一实施例的像素阵列基板包括基底、多条数据线、多条栅极线、多个像素结构及多条转接线。多条数据线设置于基底上，且在第一方向上排列。多条栅极线设置于基底上，且在第二方向上排列，其中第一方向与第二方向交错。多个像素结构设置于基底上，其中每一像素结构包括主动元件及电性连接至主动元件的像素电极，且主动元件电性连接至对应的数据线及对应的栅极线。多条转接线设置于基底上，电性连接至多条栅极线，且在第一方向上排列。多条转接线包括第一转接线。多个像素结构包括第一像素结构及第二像素结构，分别设置于第一转接线的相对两侧。多条数据线包括第一数据线及第二数据线，分别电性连接至第一像素结构及第二像素结构。第一数据线具有第一部，设置于第一像素结构的像素电极外，且位于第一像素结构的主动元件旁。第二数据线具有第二部，设置于第二像素结构的像素电极外，且位于第二像素结构的主动元件旁。在像素阵列基板的俯视图中，第一数据线的第一部设置于第一像素结构的主动元件的第二侧，且第二数据线的第一部设置于第二像素结构的主动元件的第一侧。
在本发明的一实施例中，在上述像素阵列基板的俯视图中，第一数据线的第一部与第一转接线在第一方向上具有第一距离，第一数据线的第一部与共用线在第一方向上具有第二距离，且第一距离大于第二距离。
在本发明的一实施例中，上述的多个像素结构还包括第二像素结构，第一像素结构与第二像素结构相邻设置且在第一方向上排列；多条数据线还包括电性连接至第二像素结构的第二数据线；多条转接线还包括一第二转接线；第二数据线具有第一部，设置于第二像素结构的像素电极外，且位于第二像素结构的主动元件旁；在像素阵列基板的俯视图中，共用线及第二数据线的第一部设置于第二像素结构的主动元件的第一侧，且第二转接线设置于第二像素结构的主动元件的第二侧。
在本发明的一实施例中，在上述的像素阵列基板的俯视图中，第二数据线的第一部与共用线在第一方向上具有第三距离，第二数据线的第一部与第二转接线在第一方向上具有第四距离，且第四距离大于第三距离。
在本发明的一实施例中，上述的多个像素结构还包括第三像素结构，第一像素结构、第二像素结构及第三像素结构在第一方向上按序排列；多条数据线还包括电性连接至第三像素结构的第三数据线；多条转接线还包括第三转接线；第三数据线具有第一部，设置于第三像素结构的像素电极外，且位于第三像素结构的主动元件旁。在像素阵列基板的俯视图中，第二转接线及第三数据线的第一部设置于第三像素结构的主动元件的第一侧，且第三转接线设置于第三像素结构的主动元件的第二侧；或者，在像素阵列基板的俯视图中，第二转接线设置于第三像素结构的主动元件的第一侧，且第三数据线的第一部及第三转接线设置于第三像素结构的主动元件的第二侧。
在本发明的一实施例中，上述的第三像素结构用以显示蓝色。
在本发明的一实施例中，上述的像素阵列基板还包括：透明导电层，其中数据线、透明导电层及像素结构的像素电极在垂直于基底的第三方向上堆叠，且透明导电层设置于数据线与像素结构的像素电极之间。透明导电层具有多个开口，重叠于像素结构的像素电极。
本发明一实施例的像素阵列基板包括基底、多条数据线、多条栅极线、多个像素结构及透明导电层。多条数据线设置于基底上，且在第一方向上排列。多条栅极线设置于基底上，且在第二方向上排列，其中第一方向与第二方向交错。多个像素结构，设置于基底上，其中每一像素结构包括主动元件及电性连接至主动元件的像素电极，且主动元件电性连接至对应的一数据线及对应的一栅极线。数据线、透明导电层及像素结构的像素电极在垂直于基底的第三方向上堆叠，且透明导电层设置于数据线与像素结构的像素电极之间。透明导电层具有多个开口，重叠于像素结构的像素电极。
在本发明的一实施例中，在上述的像素阵列基板的俯视图中，透明导电层的多个开口位于数据线的相对两侧。
在本发明的一实施例中，上述的共用线、透明导电层及像素结构的像素电极在垂直于基底的第三方向上堆叠，且透明导电层设置于共用线与像素结构的像素电极之间。
在本发明的一实施例中，上述的像素结构的像素电极具有多个狭缝，重叠于透明导电层的多个开口。
在本发明的一实施例中，在上述的像素阵列基板的俯视图中，像素电极的多个狭缝设置于第一范围，透明导电层的多个开口设置于第二范围，第一范围及第二范围重叠，且第二范围的面积小于第一范围的面积。
在本发明的一实施例中，上述的像素结构的像素电极具有多个第一分支部，多个第一分支部彼此隔开以定义多个狭缝，第一分支部具有第一线宽，多个第一分支部的相邻两者具有第一间距；透明导电层具有多个第二分支部，多个第二分支部彼此隔开以定义多个开口，第二分支部具有第二线宽，多个第二分支部的相邻两者具有第二间距；透明导电层的第二线宽与第二间距的和大于像素电极的第一线宽与第一间距的和。
在本发明的一实施例中，上述的透明导电层具有与数据线重叠的第一实体部；在像素阵列基板的俯视图中，透明导电层的第一实体部具有定义多个开口的边缘，且透明导电层的第一实体部的边缘位于数据线外。
在本发明的一实施例中，在上述的多个像素结构还包括第四像素结构。第一像素结构与第四像素结构分别设置于第一转接线的相对两侧。多条数据线还包括电性连接至第四像素结构的第四数据线。第四数据线具有第一部，设置于第四像素结构的像素电极外，且位于第四像素结构的主动元件旁。在像素阵列基板的俯视图中，第一数据线的第一部设置于第一像素结构的主动元件的第二侧，且第四数据线的第一部设置于第四像素结构的主动元件的第一侧。
在本发明的一实施例中，在上述的第一像素结构及第四像素结构分别用以显示红色及蓝色。
在本发明的一实施例中，在上述的多个像素结构还包括第五像素结构及第六像素结构。第四像素结构、第一像素结构、第五像素结构及第六像素结构在第一方向上按序排列。第四像素结构、第一像素结构、第五像素结构及第六像素结构分别用以显示蓝色、红色、绿色及蓝色。多条数据线还包括电性连接至第五像素结构的一第五数据线。第五数据线具有第一部，设置于第五像素结构的像素电极外，且位于第五像素结构的主动元件旁。多条数据线还包括电性连接至第六像素结构的第六数据线。第六数据线具有第一部，设置于第六像素结构的像素电极外，且位于第六像素结构的主动元件旁。在像素阵列基板的俯视图中，第五数据线的第一部设置于第五像素结构的主动元件的第二侧，且第六数据线的第一部设置于第六像素结构的主动元件的第一侧。
在本发明的一实施例中，在上述的多个像素结构还包括第五像素结构。第四像素结构、第一像素结构及第五像素结构在第一方向上按序排列。第四像素结构、第一像素结构及第五像素结构分别用以显示蓝色、红色及绿色。多条数据线还包括电性连接至第五像素结构的第五数据线。第五数据线具有第一部，设置于第五像素结构的像素电极外，且位于第六像素结构的主动元件旁。在像素阵列基板的俯视图中，第一数据线的第一部设置于第一像素结构的主动元件的第二侧，且第五数据线的第一部设置于第五像素结构的主动元件的第一侧。
在本发明的一实施例中，在上述的像素阵列基板的俯视图中，透明导电层的实体部的边缘与数据线的边缘具有最小距离，且所述最小距离大于或等于5μm且小于或等于8μm。
在本发明的一实施例中，上述的透明导电层的多个开口在第一方向上排列。
在本发明的一实施例中，上述的透明导电层的多个开口在第二方向上排列。
在本发明的一实施例中，上述的透明导电层的多个开口在第四方向上排列，且第一方向、第二方向及第四方向互不相同。
在本发明的一实施例中，上述的像素结构的像素电极具有多个狭缝，重叠于透明导电层的多个开口；多个狭缝在第五方向上排列；第四方向与第五方向实质上相同。
在本发明的一实施例中，上述的像素结构的像素电极具有多个狭缝，重叠于透明导电层的多个开口；多个狭缝在第五方向上排列；第四方向与第五方向夹有角度θ，且0°<θ≤90°。
在本发明的一实施例中，上述的透明导电层具有多个第二分支部，彼此交错呈网状，以定义多个开口。
附图说明
图1为本发明一实施例的显示装置10的俯视示意图。
图2为本发明一实施例的像素阵列基板100的一区域的俯视示意图。
图3为本发明一实施例的像素阵列基板100的一区域的俯视示意图。
图4为本发明一实施例的像素阵列基板100的一区域的俯视示意图。
图5为本发明一实施例的显示装置10的剖面示意图。
图6为本发明一实施例的像素阵列基板100A的一区域的俯视示意图。
图7为本发明一实施例的像素阵列基板100B的一区域的俯视示意图。
图8为本发明一实施例的像素阵列基板100B的一区域的俯视示意图。
图9为本发明一实施例的像素阵列基板100B的一区域的俯视示意图。
图10为本发明一实施例的像素阵列基板100C的一区域的俯视示意图。
图11为本发明一实施例的像素阵列基板100C的一区域的俯视示意图。
图12为本发明一实施例的像素阵列基板100C的一区域的俯视示意图。
图13为本发明一实施例的像素阵列基板100D的一区域的俯视示意图。
图14为本发明一实施例的像素阵列基板100D的一区域的俯视示意图。
图15为本发明一实施例的像素阵列基板100D的一区域的俯视示意图。
图16为本发明一实施例的像素阵列基板100E的一区域的俯视示意图。
图17为本发明一实施例的像素阵列基板100E的一区域的俯视示意图。
图18为本发明一实施例的像素阵列基板100E的一区域的俯视示意图。
图19为本发明一实施例的像素阵列基板100F的一区域的俯视示意图。
图20为本发明一实施例的像素阵列基板100F的一区域的俯视示意图。
图21为本发明一实施例的像素阵列基板100F的一区域的俯视示意图。
图22为本发明一实施例的像素阵列基板100G的一区域的俯视示意图。
图23为本发明一实施例的像素阵列基板100G的一区域的俯视示意图。
图24为本发明一实施例的像素阵列基板100G的一区域的俯视示意图。
图25为本发明一实施例的像素阵列基板100H的一区域的俯视示意图。
图26为本发明一实施例的像素阵列基板100I的一区域的俯视示意图。
图27为本发明一实施例的像素阵列基板100J的一区域的俯视示意图。
附图标记说明：
10：显示装置
100、100A、100B、100C、100D、100E、100F、100G、100H、100I、100J：像素阵列基板
110：基底
120：像素结构
120-1：第一像素结构
120-2：第二像素结构
120-3：第三像素结构
120-4：第四像素结构
120-5：第五像素结构
120-6：第六像素结构
120-7：第七像素结构
120-8：第八像素结构
120-9：第九像素结构
120-10：第十像素结构
120-11：第十一像素结构
120-12：第十二像素结构
121：主动元件
121a：源极
121b：漏极
121c：栅极
121d：半导体图案
122：像素电极
122a：第一主干部
122b：第二主干部
122c：第一分支部
122s、122s-1、122s-2、122s-3、122s-4：狭缝
130、140、170：绝缘层
140a：贯孔
150：透明导电层
151：第一实体部
151e、DLe：边缘
152、152-1、152-2、152-3、152-4：开口
153、153C-1、153C-2：第二分支部
160：彩色滤光图案层
200：对向基板
210：基底
220：共用电极
300：显示介质
CL：共用线
CL’：共用电极
CL’-1：至少一第一部
CL’-2：至少一第二部
D1：第一距离
D2：第二距离
D3：第三距离
D4：第四距离
DL：数据线
DL1：第一数据线
DL2：第二数据线
DL3：第三数据线
DL4第四数据线
DL5：第五数据线
DL6：第六数据线
DLa：第一部
DLb：第二部
d4：第四方向
d5：第五方向
GL：栅极线
gl：转接线
gl1：第一转接线
gl2：第二转接线
gl3：第三转接线
L1：第一线宽
L2：第二线宽
R：配向区
S1：第一间距
S2：第二间距
RG1：第一范围
RG2：第二范围
W：最小距离
x：第一方向
y：第二方向
z：第三方向
θ：角度
Ι-Ι’：剖线
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1为本发明一实施例的显示装置10的俯视示意图。
图2为本发明一实施例的像素阵列基板100的一区域的俯视示意图。
图3为本发明一实施例的像素阵列基板100的一区域的俯视示意图。图3省略图2的透明导电层150。
图4为本发明一实施例的像素阵列基板100的一区域的俯视示意图。图4省略图2的多个像素电极122。
图5为本发明一实施例的显示装置10的剖面示意图。图5对应图2的剖线Ι-Ι’。
请参照图1、图2及图5，显示装置10包括像素阵列基板100、相对于像素阵列基板100的对向基板200以及设置于像素阵列基板100与对向基板200之间的显示介质300。举例而言，在本实施例中，显示介质300可以是液晶。然而，本发明不限于此，在其它实施例中，显示介质300也可以是多个有机电致发光图案、多个微型发光二极管元件或其它可适用的材料。
像素阵列基板100包括基底110。基底110用以承载像素阵列基板100的多个构件。举例而言，在本实施例中，基板110的材质可以是玻璃。然而，本发明不限于此，根据其它实施例，基板110的材质也可以是石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷等)、或是其它可适用的材料。
像素阵列基板100包括多条数据线DL和多条栅极线GL，设置于基底110上。多条数据线DL在第一方向x上排列，多条栅极线GL第二方向y上排列，其中第一方向x与第二方向y交错。举例而言，在本实施例中，第一方向x与第二方向y可垂直，但本发明不以此为限。
数据线DL与栅极线GL属于不同的膜层。举例而言，在本实施例中，栅极线GL可选择性地属于第一金属层，数据线DL可选择性地属于第二金属层，但本发明不以此为限。
基于导电性的考量，在本实施例中，数据线DL与栅极线GL是使用金属材料。然而，本发明不限于此，根据其他实施例，数据线DL与栅极线GL也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
像素阵列基板100还包括多个像素结构120，设置于基底110上。每一像素结构120包括一主动元件121及电性连接至主动元件121的一像素电极122，且主动元件121电性连接至对应的一条数据线DL及对应的一条栅极线GL。
举例而言，在本实施例中，主动元件121包括一薄膜晶体管，薄膜晶体管具有源极121a、漏极121b、栅极121c及半导体图案121d，绝缘层130夹设于栅极121c与半导体图案121d之间，源极121a和漏极121b分别与半导体图案121d的不同两区电性连接，源极121a电性连接至对应的一条数据线DL，栅极121c电性连接至对应的一条栅极线GL，且漏极121b电性连接至像素电极122。
请参照图2及图3，在本实施例中，像素电极122可选择性地具有多个狭缝122s，以定义像素结构120的至少一配向区R。举例而言，在本实施例中，像素电极122可选择性包括一第一主干部122a、一第二主干部122b及多个第一分支部122c；第一主干部122a与第二主干部122b相交错，以划分多个配向区R；在同一配向区R中，多个第一分支部122c朝同一方向延伸且彼此隔开，以定义多个狭缝122s；但本发明不以此为限。
在本实施例中，像素电极122所在的一子像素区可选择性包括四个配向区R。然而，本发明不限于此，在另一实施例中，一子像素区也可具有其它数量(例如：一个、两个、三个或五个以上)的配向区R。此外，在另一实施例中，像素电极122也可不具有狭缝122s。
请参照图2及图5，在本实施例中，像素阵列基板100还包括共用线CL，设置于基底110上，其中多条数据线DL及共用线CL在第一方向x上排列。共用线CL可与像素电极122部分地重叠，以形成一存储电容。
在本实施例中，栅极121c和栅极线GL可选择性地属于第一金属层，源极121a、漏极121b、数据线DL及共用线CL可选择性地属于第二金属层，像素阵列基板100还可包括设置于第二金属层上的绝缘层140，像素电极122可设置于绝缘层140上且通过绝缘层140的贯孔140a电性连接至薄膜晶体管的漏极121b，但本发明不以此为限。
在本实施例中，像素电极122例如是透光的，透光的像素电极122的材质可包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者的堆叠层。需说明的是，本发明并不限制像素电极122一定要透光；在其它实施例中，像素电极122也可反光、或部分反光且部分透光。
请参照图1及图2，像素阵列基板100还包括多条转接线gl，设置于基板110上，且在第一方向x上排列。在第一方向x上排列的多条转接线gl电性连接至在第二方向y上排列的多条栅极线GL，并穿插于多个像素结构120之间。
举例而言，在本实施例中，栅极线GL可选择性地属于第一金属层，且转接线gl可选择性地属于第二金属层。然而，本发明不以此为限，在其它实施例中，转接线gl也可包括分别属于第一金属层及第二金属层的多个部分。
请参照图2、图3及图4，多个像素结构120包括第一像素结构120-1，多条数据线DL包括电性连接至第一像素结构120-1的第一数据线DL1，且多条转接线gl包括第一转接线gl1。第一数据线DL1具有一第一部DLa，设置于第一像素结构120-1的像素电极122外，且位于第一像素结构120-1的主动元件121旁。
每一像素结构120的主动元件121具有相对的第一侧(例如但不限于：左侧)及第二侧(例如但不限于：右侧)。值得注意的是，在像素阵列基板100的俯视图中，第一像素结构120-1的主动元件121具有相对的第一侧(例如但不限于：左侧)及第二侧(例如但不限于：右侧)，第一转接线gl1设置于第一像素结构120-1的主动元件121的第一侧(例如但不限于：左侧)，且第一数据线DL1的第一部DLa及共用线CL设置于第一像素结构120-1的主动元件121的第二侧(例如但不限于：右侧)。换言之，当一像素结构120的相对两侧分别设有转接线gl及共用线CL时，数据线DL的绕过主动元件121的一部分(即第一部DLa)是设置在较靠近共用线CL且远离转接线gl之处。因此，可减少数据线DL与转接线gl之间的耦合电容，降低转接线gl的信号变化对像素电极122的电位的影响，进而改善显示品质。
请参照图2，在像素阵列基板100的俯视图中，第一数据线DL1的第一部DLa与第一转接线gl1在第一方向x上具有第一距离D1，第一数据线DL1的第一部DLa与共用线CL在第一方向x上具有第二距离D2，且第一距离D1大于第二距离D2。
请参照图2，在本实施例中，多个像素结构120还包括第二像素结构120-2，第一像素结构120-1与第二像素结构120-2相邻设置且在第一方向x上排列；多条数据线DL还包括电性连接至第二像素结构120-2的第二数据线DL2；多条转接线gl还包括第二转接线gl2；第二数据线DL2具有第一部DLa，设置于第二像素结构120-2的像素电极122外，且位于第二像素结构120-2的主动元件121旁。
在像素阵列基板100的俯视图中，第二像素结构120-2的主动元件121具有相对的第一侧(例如但不限于：左侧)及第二侧(例如但不限于：右侧)，共用线CL及第二数据线DL2的第一部DLa设置于第二像素结构120-2的主动元件121的第一侧(例如但不限于：左侧)，且第二转接线gl2设置于第二像素结构120-2的主动元件121的第二侧(例如但不限于：右侧)。换言之，当一像素结构120的相对两侧分别设有共用线CL及转接线gl时，数据线DL的绕过主动元件121的一部分(即第一部DLa)是设置在较靠近共用线CL且远离转接线gl之处。因此，可减少数据线DL与转接线gl之间的耦合电容，降低转接线gl的信号变化对像素电极122的电位的影响，进而改善显示品质。
在像素阵列基板100的俯视图中，第二数据线DL2的第一部DLa与共用线CL在第一方向x上具有第三距离D3，第二数据线DL2的第一部DLa与第二转接线gl2在第一方向x上具有第四距离D4，且第四距离D4大于第三距离D3。
请参照图2，在本实施例中，多个像素结构120还包括第三像素结构120-3，第一像素结构120-1、第二像素结构120-2及第三像素结构120-3在第一方向x上按序排列；第一像素结构120-1、第二像素结构120-2及第三像素结构120-3之间没有其它像素结构120；多条数据线DL还包括电性连接至第三像素结构120-3的第三数据线DL3；多条转接线gl还包括第三转接线gl3；第三数据线DL3具有第一部DLa，设置于第三像素结构120-3的像素电极122外，且位于第三像素结构120-3的主动元件121旁。
在像素阵列基板100的俯视图中，第三像素结构120-3的主动元件121具有相对的第一侧(例如但不限于：左侧)及第二侧(例如但不限于：右侧)，第二转接线gl2及第三数据线DL3的第一部DLa设置于第三像素结构120-3的主动元件121的第一侧(例如但不限于：左侧)，且第三转接线gl3设置于第三像素结构120-3的主动元件121的第二侧(例如但不限于：右侧)。当一像素结构120的相对两侧均设有转接线gl时，数据线DL的绕过主动元件121的一部分(即第一部DLa)可任意地设置在较靠近其中一条转接线gl之处。
在本实施例中，第三像素结构120-3用以显示蓝色。换言之，其相对两侧均设有转接线gl的像素结构120是以用来显示蓝色为佳。因此，能减少转接线gl对显示品质造成的不良影响。此外，在本实施例中，第一像素结构120-1及第二像素结构120-2例如是分别用以显示红色及绿色，但本发明不以此为限。
请参照图2、图4及图5，在本实施例中，像素阵列基板100还包括透明导电层150，其中数据线DL、透明导电层150及像素结构120的像素电极122在垂直于基底110的第三方向z上堆叠，且透明导电层150设置于数据线DL与像素结构120的像素电极122之间。此外，在本实施例中，共用线CL、透明导电层150及像素结构120的像素电极122在垂直于基底110的第三方向z上堆叠，且透明导电层150设置于共用线CL与像素结构120的像素电极122之间。
简言之，在本实施例中，透明导电层150是设置在像素电极122所属的膜层与第二金属层之间，以对第二金属层的构件(例如但不限于：转接线gl)造成一屏蔽效应；因此，能降低第二金属层的构件(例如但不限于：转接线gl)的信号对像素电极122造成的不良影响，进而改善显示品质。
在本实施例中，透明导电层150的电位与共用线CL的电位实质上可相等。在本实施例中，对向基板200除了基底210外可选择性地包括设置于基底210上的一共用电极220(示出于图5)，共用电极220重叠于多个像素结构120的多个像素电极122，显示介质300设置于共用电极220与多个像素电极122之间，共用电极220与每一像素电极122之间的电位差可用以驱动显示介质300，进而使显示装置10能显示画面。在本实施例中，像素阵列基板100的透明导电层150的电位与对向基板200的共用电极220的电位实质上可相等，但本发明不以此为限。
在本实施例中，像素阵列基板100可选择性地还包括一彩色滤光图案层160(标示于图5)，其中彩色滤光图案层160设置于绝缘层140上，而透明导电层150设置于彩色滤光图案层160上；像素阵列基板100还包括一绝缘层170，绝缘层170设置透明导电层150上，而像素电极122设置于绝缘层170上。
请参照图2及图4，值得注意的是，在本实施例中，透明导电层150可具有多个开口152，重叠于像素结构120的像素电极122。透明导电层150的多个开口152有助于减少透明导电层150对像素电极122所形成的电场的干扰，进而增加液晶效率、提升显示装置10的穿透率。
在本实施例中，透明导电层150具有与数据线DL重叠的一第一实体部151；在像素阵列基板100的俯视图中，透明导电层150的第一实体部151具有定义多个开口152的一边缘151e，且透明导电层150的第一实体部151的边缘151e位于数据线DL外。换言之，虽然透明导电层150具有多个开口152，但透明导电层150的第一实体部151仍良好地遮蔽数据线DL与像素电极122重叠的第二部DLb。
举例而言，在本实施例中，在像素阵列基板100的俯视图中，透明导电层150的第一实体部151的边缘151e与数据线DL的边缘DLe具有一最小距离W，且最小距离W大于或等于5μm且小于或等于8μm，但本发明不以此为限。
请参照图2、图3及图4，在本实施例中，在像素阵列基板100的俯视图中，像素电极122的多个狭缝122s设置于第一范围RG1，透明导电层150的多个开口152设置于第二范围RG2，第一范围RG1及第二范围RG2重叠，且第二范围RG2的面积小于第一范围RG1的面积。
在本实施例中，像素结构120的像素电极122具有多个第一分支部122c，多个第一分支部122c彼此隔开以定义多个狭缝122s，一第一分支部122c具有第一线宽L1，多个第一分支部122c的相邻两者具有一第一间距S1；透明导电层150具有多个第二分支部153，多个第二分支部153彼此隔开以定义多个开口152，一第二分支部153具有第二线宽L2，多个第二分支部153的相邻两者具有一第二间距S2；透明导电层150的第二线宽L2及第二间距S2的和大于像素电极122的第一线宽L1与第一间距S1的和。
在本实施例中，在像素阵列基板100的俯视图中，透明导电层150的多个开口152位于数据线DL的相对两侧。在本实施例中，像素电极122的多个狭缝122s包括多个狭缝122s-1、多个狭缝122s-2、多个狭缝122s-3及多个狭缝122s-4，分别设置于由像素电极122的第一主干部122a及第二主干部122b划分的多个配向区R；透明导电层150的多个开口152可包括多个开口152-1、多个开口152-2、多个开口152-3及多个开口152-4，分别重叠于像素电极122的多个狭缝122s-1、多个狭缝122s-2、多个狭缝122s-3及多个狭缝122s-4。
在本实施例中，透明导电层150的多个开口152-1、152-2、152-3或152-4可在第一方向x上排列。在本实施例中，透明导电层150的多个开口152可在第二方向y上延伸。换言之，在本实施例中，透明导电层150的多个开口152可以是直向开口。然而，本发明不以此为限，在其它实施例中，多个开口152也可以是其它形状及/或以其它方式设置，以下配合其它附图举例说明。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
图6为本发明一实施例的像素阵列基板100A的一区域的俯视示意图。
图6的像素阵列基板100A与图2的像素阵列基板100类似，两者的差异在于：在图2实施例中，第三数据线DL3的第一部DLa是设置于第三像素结构120-3的主动元件121的第一侧(例如但不限于：左侧)；但在图6实施例中，第三数据线DL3的第一部DLa是设置于第三像素结构120-3的主动元件121的第二侧(例如但不限于：右侧)。
图7为本发明一实施例的像素阵列基板100B的一区域的俯视示意图。
图8为本发明一实施例的像素阵列基板100B的一区域的俯视示意图。图8省略图7的透明导电层150。
图9为本发明一实施例的像素阵列基板100B的一区域的俯视示意图。图9省略图7的像素电极122。
图7至图9的像素阵列基板100B与图2至图4的像素阵列基板100类似，两者主要的差异在于：两者的透明导电层150的开口152不同。
请参照图7至图9，具体而言，在本实施例中，透明导电层150的多个开口152在第二方向y上排列。透明导电层150的每一开口152可在第一方向x上延伸。换言之，在本实施例中，透明导电层150的多个开口152可以是多个横向开口。
图10为本发明一实施例的像素阵列基板100C的一区域的俯视示意图。
图11为本发明一实施例的像素阵列基板100C的一区域的俯视示意图。图11省略图10的透明导电层150。
图12为本发明一实施例的像素阵列基板100C的一区域的俯视示意图。图12省略图10的像素电极122。
图10至图12的像素阵列基板100C与图2至图4的像素阵列基板100类似，两者主要的差异在于：两者的透明导电层150的开口152不同。
请参照图10至图12，具体而言，在本实施例中，透明导电层150具有多个第二分支部153C-1、153C-2，彼此交错呈网状，以定义多个开口152(标示于图12)。更进一步地说，在本实施例中，多个第二分支部153C-1、153C-2可包括彼此交错的多个第二分支部153C-1及多个第二分支部153C-2，其中多个第二分支部153C-1可选择性地平行于数据线DL的第二部DLb，且多个第二分支部153C-1可选择性地垂直于数据线DL的第二部DLb。
图13为本发明一实施例的像素阵列基板100D的一区域的俯视示意图。
图14为本发明一实施例的像素阵列基板100D的一区域的俯视示意图。图14省略图13的透明导电层150。
图15为本发明一实施例的像素阵列基板100D的一区域的俯视示意图。图15省略图13的像素电极122。
图13至图15的像素阵列基板100D与图2至图4的像素阵列基板100类似，两者主要的差异在于：两者的透明导电层150的开口152不同。
请参照图13至图15，具体而言，在本实施例中，多条数据线DL在第一方向x上排列，多条栅极线GL在第二方向y上排列，透明导电层150的多个开口152在第四方向d4上排列，且第一方向x、第二方向y及第四方向d4互不相同。
更进一步地说，在本实施例中，像素结构120的像素电极122具有多个狭缝122s，像素电极122的多个狭缝122s重叠于透明导电层150的多个开口152，像素电极122的多个狭缝122s在第五方向d5上排列，透明导电层150的多个开口152在第四方向d4上排列，且第四方向d4与第五方向d5实质上相同。
图16为本发明一实施例的像素阵列基板100E的一区域的俯视示意图。
图17为本发明一实施例的像素阵列基板100E的一区域的俯视示意图。图17省略图16的透明导电层150。
图18为本发明一实施例的像素阵列基板100E的一区域的俯视示意图。图18省略图16的像素电极122。
图16至图18的像素阵列基板100E与图13至图15的像素阵列基板100D类似，两者主要的差异在于：两者的透明导电层150的开口152不同。
请参照图16至图18，具体而言，在本实施例中，像素电极122的多个狭缝122s在第五方向d5上排列，透明导电层150的多个开口152在第四方向d4上排列，且第四方向d4与第五方向d5夹有一角度θ，且0°<θ≤90°。
图19为本发明一实施例的像素阵列基板100F的一区域的俯视示意图。
图20为本发明一实施例的像素阵列基板100F的一区域的俯视示意图。图20省略图19的透明导电层150。
图21为本发明一实施例的像素阵列基板100F的一区域的俯视示意图。图21省略图19的像素电极122。
图19至图21的像素阵列基板100F与图10至图12的像素阵列基板100类似，两者主要的差异在于：两者的透明导电层150的开口152不同。
请参照图19至图21，类似地，在本实施例中，透明导电层150具有多个第二分支部153C-1、153C-2(标示于图21)，彼此交错呈网状，以定义多个开口152；透明导电层150的多个第二分支部153C-1、153C-2可包括彼此交错的多个第二分支部153C-1及多个第二分支部153C-2。与图10至图12的实施例不同的是，在本实施例中，多个第二分支部153C-1不平行也不垂直于数据线DL的第二部DLb，且多个第二分支部153C-1不平行也不垂直于数据线DL的第二部DLb。简言之，在本实施例中，透明导电层150的多个第二分支部153C-1、153C-2可交织成斜向设置的网状图案。
图22为本发明一实施例的像素阵列基板100G的一区域的俯视示意图。
图23为本发明一实施例的像素阵列基板100G的一区域的俯视示意图。图23省略图22的透明导电层150。
图24为本发明一实施例的像素阵列基板100G的一区域的俯视示意图。图24省略图22的像素电极122。
图22至图24的像素阵列基板100G与图2至图4的像素阵列基板100类似，两者主要的差异在于：两者的透明导电层150的开口152不同。
请参照图22至图24，在本实施例中，透明导电层150不具有前述像素阵列基板100的开口152，透明导电层150的实体可与像素电极122重叠。
图25为本发明一实施例的像素阵列基板100H的一区域的俯视示意图。图25的像素阵列基板100H与图2的像素阵列基板100类似，以下说明两者主要的差异，两者相同或相似处请参照前述说明，于此便不再重述。
请参照图25，在本实施例中，多个像素结构120还包括第四像素结构120-4；第一像素结构120-1与第四像素结构120-4分别设置于第一转接线gl1的相对两侧；多条数据线DL还包括电性连接至第四像素结构120-4的第四数据线DL4；第四数据线DL4具有第一部DLa，设置于第四像素结构120-4的像素电极122外，且位于第四像素结构120-4的主动元件121旁。特别是，在像素阵列基板100H的俯视图中，第一数据线DL1的第一部DLa设置于第一像素结构120-1的主动元件121的第二侧(例如但不限于：右侧)，且第四数据线DL4的第一部DLa设置于第四像素结构120-4的主动元件121的第一侧(例如但不限于：右侧)。也就是说，在本实施例中，有两个像素结构120相邻于同一条转接线gl且分别位于同一条转接线gl的相对两侧，而分别电性连接至所述两个像素结构120的两条数据线DL的两个第一部DLa均设置在远离所述转接线gl处。
请参照图25，在本实施例中，第一像素结构120-1及第四像素结构120-4分别用以显示红色及蓝色。也就是说，在像素阵列基板100的俯视图中，一转接线gl设置于分别用以显示红色及蓝色的多个像素结构120之间。
请参照图25，在本实施例中，多个像素结构120还包括第五像素结构120-5及、第六像素结构120-6、第七像素结构120-7及第八像素结构120-8。第七像素结构120-7、第八像素结构120-8、第四像素结构120-4、第一像素结构120-1、第五像素结构120-5及第六像素结构120-6在第一方向x上按序排列。第七像素结构120-7、第八像素结构120-8、第四像素结构120-4、第一像素结构120-1、第五像素结构120-5及第六像素结构120-6分别用以显示红色、绿色、蓝色、红色、绿色及蓝色。多条数据线DL还包括电性连接至第五像素结构120-5的第五数据线DL5。第五数据线DL5具有第一部DLa，设置于第五像素结构120-5的像素电极122外，且位于第五像素结构120-5的主动元件121旁。多条数据线DL还包括电性连接至第六像素结构120-6的第六数据线DL6。第六数据线DL6具有第一部DLa，设置于第六像素结构120-6的像素电极122外，且位于第六像素结构120-6的主动元件121旁。
特别是，在像素阵列基板100H的俯视图中，第五数据线DL5的第一部DLa设置于第五像素结构120-5的主动元件121的第二侧(例如但不限于：右侧)，且第六数据线DL6的第一部DLa设置于第六像素结构120-6的主动元件121的第一侧(例如但不限于：左侧)。也就是说，分别电性连接至用以显示绿色及蓝色的两个像素结构120的两条数据线DL的两第一部DLa是相邻设置。
图26为本发明一实施例的像素阵列基板100I的一区域的俯视示意图。图26的像素阵列基板100I与图25的像素阵列基板100H类似，两者的差异在于：在图26的像素阵列基板100I的俯视图中，第一数据线DL1的第一部DLa设置于第一像素结构120-1的主动元件121的第二侧(例如但不限于：右侧)，且第五数据线DL5的第一部DLa设置于第五像素结构120-5的主动元件121的第一侧(例如但不限于：左侧)。也就是说，在图26的实施例中，分别电性连接至用以显示红色及绿色的两个像素结构120的两条数据线DL的两第一部DLa是相邻设置。
图27为本发明一实施例的像素阵列基板100J的一区域的俯视示意图。图27的像素阵列基板100J与图2的像素阵列基板100类似，以下说明两者主要的差异，两者相同或相似处请参照前述说明，于此便不再重述。
请参照图27，在本实施例中，第一像素结构120-1及第二像素结构120-2分别设置于第一转接线gl1的相对两侧。多条数据线DL包括第一数据线DL1及第二数据线DL2，分别电性连接至第一像素结构120-1及第二像素结构120-2。第一数据线DL1具有第一部DLa，设置于第一像素结构120-1的像素电极122外，且位于第一像素结构120-1的主动元件121旁。第二数据线DL2具有第一部DLa，设置于第二像素结构120-2的像素电极122外，且位于第二像素结构120-2的主动元件121旁。
特别是，在像素阵列基板100J的俯视图中，第一转接线gl1设置于第一像素结构120-1的主动元件121的第一侧(例如但不限于：左侧)，第一数据线DL1的第一部DLa设置于第一像素结构120-1的主动元件121的第二侧(例如但不限于：右侧)，第一转接线gl1设置于第二像素结构120-2的主动元件121的第二侧(例如但不限于：右侧)，且第二数据线DL2的第一部DLa设置于第二像素结构120-2的主动元件121的第一侧(例如但不限于：左侧)。也就是说，在本实施例中，有两个像素结构120相邻于同一条转接线g1且分别位于同一条转接线g1的相对两侧，而分别电性连接至所述两个像素结构120的两条数据线DL的两个第一部DLa均设置在远离所述转接线gl处。
请参照图27，在本实施例中，多个像素结构120还包括第九像素结构120-9、第十像素结构120-10、第十一像素结构120-11及第十二像素结构120-12。第十一像素结构120-11、第十二像素结构120-12、第二像素结构120-2、第一像素结构120-1、第九像素结构120-9及第十像素结构120-10在第一方向x上按序排列。第十一像素结构120-11、第十二像素结构120-12、第二像素结构120-2、第一像素结构120-1、第九像素结构120-9及第十像素结构120-10可分别用以显示红色、绿色、蓝色、红色、绿色及蓝色。
此外，图27的像素阵列基板100J不包括图2的像素阵列基板100的共用线CL，而包括共用电极CL’。请参照图27，在本实施例中，共用电极CL’包括至少一第一部CL’-1，共用电极CL’的至少一第一部CL’-1与栅极线GL在第二方向y上排列，且共用电极CL’的至少一第一部CL’-1与像素电极122部分地重叠。在本实施例中，共用电极CL’还包括至少一第二部CL’-2，共用电极CL’的至少一第二部CL’-2与数据线DL在第一方向x上排列，且共用电极CL’的至少一第二部CL’-2与像素电极122部分地重叠。再者，图27的像素阵列基板100J可不包括图2的像素阵列基板100的透明导电层150。

Claims (10)

1.一种像素阵列基板，包括：
一基底；
多条数据线，设置于该基底上，且在一第一方向上排列；
多条栅极线，设置于该基底上，且在一第二方向上排列，其中该第一方向与该第二方向交错；
多个像素结构，设置于该基底上，其中每一该像素结构包括一主动元件及电性连接至该主动元件的一像素电极，且该主动元件电性连接至对应的一该数据线及对应的一该栅极线；以及
一透明导电层，其中一该数据线、该透明导电层及一该像素结构的一该像素电极在垂直于该基底的一第三方向上堆叠，且该透明导电层设置于该数据线与该像素结构的该像素电极之间；
该透明导电层具有多个开口，重叠于该像素结构的该像素电极，其中该像素结构的该像素电极具有多个狭缝，重叠于该透明导电层的该些开口。
2.如权利要求1所述的像素阵列基板，还包括一共用线，其中该共用线、该透明导电层及该像素结构的该像素电极在垂直于该基底的该第三方向上堆叠，且该透明导电层设置于该共用线与该像素结构的该像素电极之间。
3.如权利要求1所述的像素阵列基板，其中在该像素阵列基板的俯视图中，该像素电极的该些狭缝设置于一第一范围，该透明导电层的该些开口设置于一第二范围，该第一范围及该第二范围重叠，且该第二范围的面积小于该第一范围的面积。
4.如权利要求1所述的像素阵列基板，其中该像素结构的该像素电极具有多个第一分支部，该些第一分支部彼此隔开以定义该些狭缝，一该第一分支部具有一第一线宽，该些第一分支部的相邻两者具有一第一间距；该透明导电层具有多个第二分支部，该些第二分支部彼此隔开以定义该些开口，一该第二分支部具有一第二线宽，该些第二分支部的相邻两者具有一第二间距；该透明导电层的该第二线宽与该第二间距的和大于该像素电极的该第一线宽与该第一间距的和。
5.如权利要求1所述的像素阵列基板，其中该透明导电层具有与该数据线重叠的一第一实体部；在该像素阵列基板的俯视图中，该透明导电层的该第一实体部具有定义该些开口的一边缘，且该透明导电层的该第一实体部的该边缘位于该数据线外。
6.如权利要求1所述的像素阵列基板，其中该透明导电层的该些开口在一第四方向上排列，且该第一方向、该第二方向及该第四方向互不相同。
7.如权利要求6所述的像素阵列基板，其中该些狭缝在一第五方向上排列；该第四方向与该第五方向夹有一角度θ，且0°<θ≤90°。
8.如权利要求1所述的像素阵列基板，其中在该像素阵列基板的俯视图中，该透明导电层的实体部的边缘与该数据线的边缘具有最小距离，且所述最小距离大于或等于5μm且小于或等于8μm。
9.如权利要求4所述的像素阵列基板，其中该些第二分支部彼此交错呈网状。
10.如权利要求2所述的像素阵列基板，其中该透明导电层的电位与该共用线的电位实质上相等。
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