TWI714322B - 畫素陣列基板及其驅動方法 - Google Patents

Abstract

一種畫素陣列基板，包括基板、多條資料線、多條閘極線、多個畫素及多條轉接線。多條資料線設置於基板上，且在第一方向上排列。多條閘極線設置於基板上，且在第二方向上排列。第一方向與第二方向交錯。多個畫素設置於基板上。每一畫素包括主動元件及畫素電極，主動元件電性連接至一條資料線及一條閘極線，且畫素電極電性連接至主動元件。多條轉接線在第一方向上排列，且分別電性連接至多條閘極線。多個畫素包括多個第一畫素。在畫素陣列基板的俯視圖中，多個第一畫素的多個畫素電極的至少一者與一條轉接線部分地重疊。此外，一種畫素陣列基板的驅動方法也被提出。

Description

畫素陣列基板及其驅動方法

本發明是有關於一種畫素陣列基板及其驅動方法。

隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。

一般而言，顯示裝置包括設置於顯示區的畫素陣列、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在水平方向上延伸的閘極線須透過在垂直方向上延伸的轉接線方能電性連接至閘極驅動電路設置。然而，轉接線須佔用顯示區的佈局面積，且使得顯示區的線路更加繁多，影響顯示裝置之畫素陣列基板的開口率及其製造良率。

本發明提供一種畫素陣列基板，特性佳。

本發明提供另一種畫素陣列基板，特性也佳。

本發明的一畫素陣列基板，包括基板、多條資料線、多條閘極線、多個畫素及多條轉接線。多條資料線設置於基板上，且在第一方向上排列。多條閘極線設置於基板上，且在第二方向上排列。第一方向與第二方向交錯。多個畫素設置於基板上。每一畫素包括主動元件及畫素電極，主動元件電性連接至一條資料線及一條閘極線，且畫素電極電性連接至主動元件。多條轉接線在第一方向上排列，且分別電性連接至多條閘極線。多個畫素包括多個第一畫素。在畫素陣列基板的俯視圖中，多個第一畫素的多個畫素電極的至少一者與一條轉接線部分地重疊。

在本發明的一實施例中，上述的多個畫素更包括多個第二畫素，其中至少一第二畫素更包括一共用電極。在畫素陣列基板的俯視圖中，第二畫素的畫素電極與第二畫素的共用電極部分地重疊，第二畫素的共用電極與轉接線重疊，且第二畫素的畫素電極與轉接線之間存在一間隙。

在本發明的一實施例中，上述的轉接線具有相連接的第一部及第二部。在畫素陣列基板的俯視圖中，轉接線的第一部與第一畫素的畫素電極部分地重疊，轉接線的第二部與第二畫素的畫素電極之間存在上述間隙，且轉接線之第一部的線寬大於轉接線之第二部的線寬。

在本發明的一實施例中，上述的轉接線具有第二部。在畫素陣列基板的俯視圖中，轉接線的第二部與第二畫素的畫素電極之間存在上述間隙。轉接線之第二部的線寬小於第二畫素之共用電極的線寬。

在本發明的一實施例中，上述的多個畫素更包括多個第二畫素。每一第二畫素包括一共用電極。在畫素陣列基板的俯視圖中，每一第二畫素的畫素電極與第二畫素的共用電極部分地重疊，每一第二畫素的共用電極與對應的一轉接線重疊，且每一第二畫素的畫素電極與轉接線之間存在一間隙。多個畫素包括多個畫素組。至少一畫素組包括沿著一轉接線依序排列的n個第二畫素及一第一畫素。畫素陣列基板更包括夾設於多條閘極線與多條轉接線之間的絕緣層。絕緣層具有多個第一貫孔。一畫素組的n個第二畫素包括依序排列的第1～n個第二畫素，其中第1個第二畫素的主動元件電性連接至一閘極線，一轉接線透過絕緣層的一第一貫孔電性連接至閘極線；n為大於或等於2的正整數。

在本發明的一實施例中，上述的每一畫素組包括沿著一轉接線依序排列的n個第二畫素及一第一畫素，每一畫素組的n個第二畫素包括依序排列的第1～n個第二畫素；第1個第二畫素的主動元件電性連接至一閘極線，一轉接線透過絕緣層的一第一貫孔電性連接至閘極線；每一畫素組的第一畫素為畫素組中最靠近畫素組之多個第二畫素的一個畫素；多個畫素組的多個第一畫素實質上呈階梯狀排列。

在本發明的一實施例中，上述的畫素陣列基板更包括絕緣層。絕緣層具有多個第二貫孔。一轉接線包括主要部及輔助部，絕緣層夾設於主要部與輔助部之間，主要部跨越多條閘極線，輔助部設置於相鄰的兩條閘極線之間且與第一畫素的畫素電極部分地重疊，且主要部的不同兩區透過絕緣層的多個第二貫孔電性連接至輔助部的兩端。

本發明的一畫素陣列基板的驅動方法，用以驅動上述的畫素陣列基板，其中驅動方法包括下列步驟：於第一時間區間內，令電性連接至一畫素組之第1個第二畫素的一閘極線具有閘極開啟電位；以及，於第二時間區間內，令電性連接至畫素組之第一畫素的另一閘極線具有閘極開啟電位，其中第一時間區間和第二時間區間於時序上不重疊。

本發明的另一畫素陣列基板的驅動方法，用以驅動上述的畫素陣列基板，畫素陣列基板的多條閘極線分為多個閘極線組，每一閘極線組包括m條閘極線，m為大於或等於1的正整數，而驅動方法包括下列步驟：令同一閘極線組的m條閘極線同時被開啟，其中每一閘極線組被開啟時，閘極線組的m條閘極線的每一者具有一閘極開啟脈衝；以及以一時間延遲依序開啟多個閘極線組，其中時間延遲的時間長度為t，閘極脈衝的時間長度為T，且n≥{[(T-t)/t]*m}+m。

本發明的另一畫素陣列基板，包括基板、多條資料線、多條閘極線、多個畫素、多條轉接線及屏蔽電極。多條資料線設置於基板上，且在第一方向上排列。多條閘極線設置於基板上，且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素設置於基板上，其中每一畫素包括主動元件及畫素電極，主動元件電性連接至對應的一資料線及一閘極線，且畫素電極電性連接至主動元件。多條轉接線在第一方向上排列，且分別電性連接至多條閘極線。在畫素陣列基板的俯視圖中，至少一畫素的畫素電極與一轉接線之間存在一間隙，屏蔽電極與畫素的畫素電極隔開，且屏蔽電極與轉接線重疊。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明一實施例之顯示裝置10的俯視示意圖。圖1繪示畫素陣列基板100及驅動元件200，而省略顯示裝置10的其它構件。

圖2為本發明一實施例之畫素陣列基板100的俯視示意圖。圖2對應圖1的局部R。圖1省略圖2的多個畫素120、多條資料線DL及多個橋接元件BL。

須說明的是，圖2是概略地繪示畫素陣列基板100，圖2並非畫素陣列基板100的實際佈局（layout），畫素陣列基板100之各種畫素120的實際佈局繪於圖3、圖5～圖7、圖9～圖15。

圖3為本發明一實施例之畫素陣列基板100的一個畫素120A-1的放大示意圖。

圖4為本發明一實施例之畫素陣列基板100的剖面示意圖。圖4對應圖3的剖線A-A’。

圖5為本發明一實施例之畫素陣列基板100的一個畫素120A-2的放大示意圖。

圖6為本發明一實施例之畫素陣列基板100的一個畫素120A-3的放大示意圖。

圖7為本發明一實施例之畫素陣列基板100的一個畫素120C-1的放大示意圖。

圖8為本發明一實施例之畫素陣列基板100的剖面示意圖。圖8對應圖7的剖線B-B’。

圖9為本發明一實施例之畫素陣列基板100的一個畫素120C-2的放大示意圖。

圖10為本發明一實施例之畫素陣列基板100的一個畫素120C-3的放大示意圖。

圖11為本發明一實施例之畫素陣列基板100的一個畫素120C-4的放大示意圖。

圖12為本發明一實施例之畫素陣列基板100的剖面示意圖。圖12對應圖11的剖線C-C’。

圖13為本發明一實施例之畫素陣列基板100的一個畫素120C-5的放大示意圖。

圖14為本發明一實施例之畫素陣列基板100的一個畫素120C-6的放大示意圖。

圖15為本發明一實施例之畫素陣列基板100的一個畫素120C-7的放大示意圖。

以下配合圖1～圖15說明本實施例之畫素陣列基板100的構造。

請參照圖1及圖2，顯示裝置10包括畫素陣列基板100、相對於畫素陣列基板100的對向基板（未繪示）、設置於畫素陣列基板100與對向基板之間的顯示介質（未繪示）和用以驅動畫素陣列基板100的驅動元件200。舉例而言，在本實施例中，驅動元件200可包括一晶片，所述晶片可藉由晶粒-軟片接合製程（Chip On Film；COF）與畫素陣列基板100接合。然而，本發明不限於此，根據其它實施例，所述晶片也可藉由晶粒-玻璃接合製程（Chip On Glass；COG）、軟片式晶粒接合（Tape Automated Bonding；TAB）或其它方式與畫素陣列基板100接合。

畫素陣列基板100包括基板110。基板110主要用以承載畫素陣列基板100的多個構件。舉例而言，在本實施例中，基板110的材質可以是玻璃。然而，本發明不限於此，根據其它實施例，基板110的材質也可以是石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷等）、或是其它可適用的材料。

畫素陣列基板100包括多條資料線DL和多條閘極線GL。多條資料線DL和多條閘極線GL設置於基板110上。多條資料線DL在第一方向x上排列，多條閘極線GL第二方向y上排列，其中第一方向x與第二方向y交錯。舉例而言，在本實施例中，第一方向x與第二方向y可垂直，但本發明不以此為限。

另外，資料線DL與閘極線GL屬於不同的膜層。舉例而言，在本實施例中，閘極線GL可選擇性地屬於第一金屬層，資料線DL可選擇性地屬於第二金屬層，但本發明不以此為限。

基於導電性的考量，在本實施例中，資料線DL與閘極線GL是使用金屬材料。然而，本發明不限於此，根據其他實施例，資料線DL與閘極線GL也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

請參照圖2、圖3及圖4，畫素陣列基板100包括多個畫素120。多個畫素120設置於基板110上。每一畫素120包括一主動元件121及一畫素電極122，主動元件121電性連接至對應的一條資料線DL及對應的一條閘極線GL，且畫素電極122電性連接至主動元件121。

舉例而言，在本實施例中，主動元件121包括一薄膜電晶體，薄膜電晶體具有源極121a、汲極121b、閘極121c及半導體圖案121d，絕緣層130夾設於閘極121c與半導體圖案121d之間，源極121a和汲極121b分別與半導體圖案121d的不同兩區電性連接，源極121a電性連接至對應的一條資料線DL，閘極121c電性連接至對應的一條閘極線GL，且汲極121b電性連接至畫素電極122。在本實施例中，每一畫素120還包括共用電極cl，共用電極cl與畫素電極122部分地重疊，以形成一儲存電容。

舉例而言，在本實施例中，閘極121c和共用電極cl可選擇性地屬於第一金屬層，源極121a和汲極121b可選擇性地屬於第二金屬層，畫素陣列基板100還可包括設置於第二金屬層上的絕緣層140，畫素電極122可設置於絕緣層140上且透過絕緣層140的貫孔140a電性連接至薄膜電晶體的汲極121b，但本發明不以此為限。

在本實施例中，畫素電極122可屬於一透明導電層，其包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。

請參照圖2及圖3，在本實施例中，多個畫素120可排成多個畫素列，每一畫素列的多個畫素120在第一方向x上排列；同一畫素列之多個畫素120的多個共用電極cl可直接連接，以形成一共用電極圖案CL；多個畫素列的多個共用電極圖案CL在第二方向y上排列；畫素陣列基板100還包括在第一方向x上排列的多個橋接元件BL；多個畫素列的多個共用電極圖案CL可藉由多個橋接元件BL互相電性連接。

也就是說，在畫素陣列基板100的俯視圖中，具有相同參考電位的多個共用電極圖案CL與多個橋接元件BL可交織成一個近似於網狀的導電圖案。然而，本發明不限於此，根據其它實施例，多個畫素120的多個共用電極cl也可藉由其它排列方式的多個橋接元件互相電性連接。

舉例而言，在本實施例中，共用電極圖案CL可選擇性地屬於第一金屬層，多個橋接元件BL可選擇性地屬於第二金屬層，多個橋接元件BL可透過絕緣層130的多個貫孔130c電性連接至多個共用電極圖案CL，但本發明不以此為限。

請參照圖1、圖2及圖3，畫素陣列基板100還包括多條轉接線gl。多條轉接線gl設置於基板110上，且在第一方向x上排列。在第一方向x上排列的多條轉接線gl分別電性連接至在第二方向y上排列的多條閘極線GL。

請參照圖2、圖3及圖4，舉例而言，在本實施例中，多條閘極線GL可選擇性地屬於第一金屬層，多條轉接線gl的主要部gla可選擇性地屬於第二金屬層，第一金屬層與第二金屬層之間設有絕緣層130，絕緣層130具有多個第一貫孔130a，多條轉接線gl的主要部gla可透過絕緣層130的多個第一貫孔130a分別與多條閘極線GL電性連接，但本發明不以此為限。

請參照圖1及圖2，在本實施例中，與多條資料線DL電性連接的源極驅動電路設置在基板110的第一側（例如：上側），多條閘極線GL透過多條轉接線gl電性連接至設置在基板110之第一側（例如：上側）的閘極驅動電路。也就是說，在本實施例中，源極驅動電路與閘極驅動電路設置於基板110的同一側。此外，在本實施例中，源極驅動電路與閘極驅動電路可以選擇性地整合於同一驅動元件200（例如：一晶片），但本發明不以此為限。

請參照圖2、圖3及圖4，多個畫素120包括多個第一畫素120A。為清楚表達起見，圖2以具有斑點的多個矩形圖案代表多個第一畫素120A。在畫素陣列基板100的俯視圖中，每一第一畫素120A的一畫素電極122與至少一條轉接線gl部分地重疊。由於第一畫素120A的畫素電極122與至少一條轉接線gl部分地重疊，因此，第一畫素120A之畫素電極122的面積大，而有助於提升畫素陣列基板100的開口率。

請參照圖2、圖3、圖5及圖6，在本實施例中，多個第一畫素120A可包括多種第一畫素120A-1、120A-2、120A-3。請參照圖2，一第一畫素120A-1、一第一畫素120A-2及一第一畫素120A-3可在第一方向x上排列。

請參照圖2、圖3及圖4，第一畫素120A-1之畫素電極122的第一邊緣（例如：右邊緣）設置於一條轉接線gl上，第一畫素120A-1之畫素電極122的第二邊緣（例如：左邊緣）設置於共用電極cl及橋接元件BL上。在本實施例中，橋接元件BL遮蔽相鄰之兩畫素電極122之間的間隙，橋接元件BL也可稱遮光金屬（shielding metal），但本發明不以此為限。

請參照圖2及圖5，第一畫素120A-2之畫素電極122的第一邊緣（例如：右邊緣）及第二邊緣（例如：左邊緣）可分別設置於兩條轉接線gl上。

請參照圖2及圖6，第一畫素120A-3之畫素電極122的第一邊緣（例如：右邊緣）設置於共用電極cl及橋接元件BL上，第一畫素120A-3之畫素電極122的第二邊緣（例如：左邊緣）可設置於一條轉接線gl上。

請參照圖2，在本實施例中，畫素陣列基板100的多個畫素120更包括多個第二畫素120C。為清楚表達起見，圖2以空白的多個矩形圖案代表多個第二畫素120C。

請參照圖2及圖7，在畫素陣列基板100的俯視圖中，第二畫素120C的畫素電極122與第二畫素120C的共用電極cl部分地重疊，第二畫素120C的共用電極cl與轉接線gl重疊，且第二畫素120C的畫素電極122與轉接線gl之間存在一間隙G。也就是說，第二畫素120C的畫素電極122與第二畫素120C的共用電極cl部分地重疊，但第二畫素120C的畫素電極122與轉接線gl不重疊。

由於第二畫素120C的畫素電極122與轉接線gl不重疊，因此，第二畫素120C的畫素電極122與轉接線gl之間的寄生電容小，有助於降低因所述寄生電容所造成的饋通電壓（feedthrough voltage），進而提升顯示裝置10的性能。

請參照圖2、圖3及圖7，在本實施例中，同一條轉接線gl的主要部gla具有相連接的一第一部gla-1及一第二部gla-2；在畫素陣列基板100的俯視圖中，轉接線gl的第一部gla-1與第一畫素120A的畫素電極122部分地重疊，轉接線gl的第二部gla-2與第二畫素120C的畫素電極122之間存在間隙G；特別是，轉接線gl之第一部gla-1的線寬W1大於轉接線gl之第二部gla-2的線寬W2。 也就是說，轉接線gl在第二畫素120C的畫素電極122旁會變細，而使轉接線gl不會與第二畫素120C的畫素電極122重疊。請參照圖7，此外，在本實施例中，轉接線gl之主要部gla的第二部gla-2的線寬W2小於第二畫素120C之共用電極cl的線寬W0。

請參照圖2、圖7、圖9、圖10、圖11、圖13、圖14及圖15，在本實施例中，多個第二畫素120C包括多種第二畫素120C-1、120C-2、120C-3、120C-4、120C-5、120C-6、120C-7。

請參照圖2，多個第二畫素120C-1、120C-2、120C-3在第一方向x上依序排列。

請參照圖2、圖7及圖8，第二畫素120C-1的畫素電極122的第一邊緣（例如：右邊緣）旁設有轉接線gl，第二畫素120C-1的畫素電極122的第一邊緣與共用電極cl重疊但未與轉接線gl重疊，且所述轉接線gl並沒有電性連接至第二畫素120C-1之主動元件121的閘極121c；第二畫素120C-1的畫素電極122的第二邊緣（例如：左邊緣）設置於共用電極cl及橋接元件BL上。

請參照圖2及圖9，第二畫素120C-2的畫素電極122的第一邊緣及第二邊緣（例如：右邊緣及左邊緣）旁分別設有多條轉接線gl，第二畫素120C-2的畫素電極122的第一邊緣及第二邊緣與共用電極cl重疊但未與轉接線gl重疊，且所述多條轉接線gl並沒有電性連接至第二畫素120C-2之主動元件121的閘極121c。

請參照圖2及圖10，第二畫素120C-3的畫素電極122的第一邊緣設置於共用電極cl及橋接元件BL上；第二畫素120C-3的畫素電極122的第二邊緣（例如：左邊緣）旁設有轉接線gl，且所述轉接線gl並沒有電性連接至第二畫素120C-3之主動元件121的閘極121c。

請參照圖2、圖11、圖12、圖13、圖14及圖15，每一第二畫素120C-4、120C-5、120C-6、120C-7的共用電極cl與至少一轉接線gl重疊，且至少一轉接線gl透過設置於第二畫素120C-4、120C-5、120C-6、120C-7旁之絕緣層130的至少一第一貫孔130a電性連接至第二畫素120C-4、120C-5、120C-6、120C-7之主動元件121的閘極121c。

請參照圖2，多個第二畫素120C-4、120C-5在第一方向x上依序排列，多個第二畫素120C-6、120C-5在第二方向y上依序排列，且多個第二畫素120C-6、120C-7在第一方向x上依序排列。

請參照圖2、圖11及圖12，第二畫素120C-4的畫素電極122的第一邊緣（例如：右邊緣）旁設有一條轉接線gl，且所述轉接線gl電性連接至第二畫素120C-4之主動元件121的閘極121c；第二畫素120C-4的畫素電極122的第二邊緣（例如：左邊緣）設置於共用電極cl及橋接元件BL上。

請參照圖2及圖13，第二畫素120C-5的畫素電極122的第一邊緣（例如：右邊緣）旁設有一條轉接線gl，且所述轉接線gl並沒有電性連接至第二畫素120C-5之主動元件121的閘極121c；第二畫素120C-5的畫素電極122的第二邊緣（例如：左邊緣）旁設有另一條轉接線gl，且所述另一條轉接線gl電性連接至第二畫素120C-5之主動元件121的閘極121c。

請參照圖2及圖14，第二畫素120C-6的畫素電極122的第一邊緣（例如：右邊緣）旁設有一條轉接線gl，且所述轉接線gl電性連接至第二畫素120C-6之主動元件121的閘極121c；第二畫素120C-6的畫素電極122的第二邊緣（例如：左邊緣）旁設有另一條轉接線gl，且所述另一條轉接線gl並沒有電性連接至第二畫素120C-6之主動元件121的閘極121c。

請參照圖2及圖15，第二畫素120C-7的畫素電極122的第一邊緣（例如：右邊緣）設置於共用電極cl及橋接元件BL上，第二畫素120C-7的畫素電極122的第二邊緣（例如：左邊緣）旁設有一條轉接線gl，且所述轉接線gl電性連接至第二畫素120C-7之主動元件121的閘極121c。

請參照圖2、圖3及圖7，在本實施例中，每一轉接線gl可包括一主要部gla及一個輔助部glb，主要部gla跨越多條閘極線GL，每一輔助部glb設置於相鄰的兩條閘極線GL之間且與一第一畫素120A的畫素電極122部分重疊，每一輔助部glb的兩端與主要部gla的不同兩區電性連接。也就是說，在本實施例中，每一轉接線gl可由屬於不同導電層的主要部gla與多個輔助部glb並聯而成，以降低其阻值。

舉例而言，在本實施例中，每一轉接線gl的主要部gla可選擇性地形成於第二金屬層，每一轉接線gl的多個輔助部glb可選擇性地形成於第一金屬層，每一輔助部glb的兩端可透過絕緣層130的第二貫孔130b與主要部gla的不同兩區電性連接，但本發明不以此為限。

圖16示出本發明一實施例的畫素陣列基板100在反向掃描時多條轉接線gl1～gl14（或者說，多條閘極線GL1～GL14）的訊號。

請參照圖2及圖16，多個畫素120包括多個畫素組GP。每一畫素組GP包括沿著一轉接線gl（例如：gl14）依序排列的n個第二畫素120C及一個第一畫素120A，n個第二畫素120C及一個第一畫素120A在一反向掃描方向（即第二方向y的反方向）上依序排列，與第1個第一畫素120A電性連接的閘極線GL（例如：GL14）透過絕緣層130的第一貫孔130a電性連接至轉接線gl（例如：gl14），其中n為大於或等於2的正整數。換句話說，在同一畫素組GP中，對應第一貫孔130a設置的一個第二畫素120C與第一畫素120A之間還設有其它第二畫素120C。

在本實施例中，每一畫素組GP的第一畫素120A為畫素組GP中最靠近畫素組GP之多個第二畫素120C的一個畫素120，而多個畫素組GP的多個第一畫素120A實質上呈階梯狀排列。

在本實施例中，每一畫素組GP之多個第二畫素120C的數量n可根據多條閘極線GL的驅動方式（或者說，多條轉接線gl的驅動方式）而定。

具體而言，在本實施例中，多條閘極線GL分為多個閘極線組K，每一閘極線組K包括m條閘極線，同一閘極線組K的m條閘極線GL同時被開啟，m為大於或等於1的正整數；每一閘極線組K被開啟時，閘極線組K的m條閘極線GL的每一條具有一閘極開啟脈衝，閘極脈衝的時間長度為T；以一時間延遲依序開啟多個閘極線組K，時間延遲的時間長度為t，而n≥{[(T-t)/t]*m}+m，T=kt，k為大於或等於1的正整數。

舉例而言，在本實施例中，多條閘極線GL分為多個閘極線組K，每一閘極線組K包括2條閘極線GL（即m=2），同一閘極線組K的2條閘極線GL同時被開啟，每一閘極線組K被開啟時，閘極線組K的2條閘極線GL的每一條具有一閘極開啟脈衝，k=5，閘極脈衝的時間長度T=5t，n≥{[(5t-t)/t]*2}+2，即n≥10。也就是說，在本實施例中，一畫素組GP的多個第二畫素120C的數量不少於10個，一畫素組GP的多個第二畫素120C的數量例如為11或12個，但本發明不以此為限。須說明的是，在本實施例中，k是以5為示例t，但本發明不限於此，在其它實施例中，k也可以是5以外且大於或等於1的其它正整數。

在同一畫素組GP中，與第1個第二畫素120C電性連接的一閘極線GL（例如：GL14）於一時間區間T1內具有一閘極開啟電位，與第一畫素120A電性連接的閘極線GL（例如：GL2）於一時間區間T7內具有一閘極開啟電位，且時間區間T1和時間區間T7於時序上不重疊。

也就是說，當閘極線GL2具有一閘極開啟電位而畫素組GP之第一畫素120A被充電時，相鄰於第一畫素120A之轉接線gl14的訊號已經切換至閘極關閉電位，因此，即便第一畫素120A的畫素電極122與轉接線gl14部分重疊，轉接線gl14的訊號不易影響第一畫素120A之畫素電極122的電位。

另一方面，在同一畫素組GP1中，與其他多個第二畫素120C（例如：第2～10個第二畫素120C）電性連接的多條閘極線GL13～GL5分別於時間區間T1、T2、T3、T4、T5具有閘極開啟電位。當閘極線GL13～GL5具有閘極開啟電位而其他多個第二畫素120C（例如：第2～10個第二畫素120C）被充電時，相鄰於其他多個第二畫素120C（例如：第2～10個第二畫素120C）之轉接線gl14的訊號會從閘極開啟電位切換至閘極關閉電位。然而，其他多個第二畫素120C（例如：第2～10個第二畫素120C）的畫素電極122不與轉接線gl14重疊，轉接線gl14與其他多個第二畫素120C（例如：第2～10個第二畫素120C）的畫素電極122之間的寄生電容小，因此，轉接線gl14之訊號的變動不易過度影響其他多個第二畫素120C（例如：第2～10個第二畫素120C）之畫素電極122的電位。

值得一提的是，在本實施例中，第一畫素120A的畫素電極122與轉接線gl重疊，第一畫素120A的畫素電極122的面積大，而有助於提升畫素陣列基板100的開口率。此外，在本實施例中，轉接線gl可包括分別屬於不同兩金屬電層且透過第二貫孔130b彼此電性連接的主要部gla及輔助部glb，亦即，轉接線gl可採雙層金屬走線的設計，此舉有助於降低轉接線gl的整體阻值，使畫素陣列基板100易驅動。第二畫素120C的畫素電極122不與轉接線gl重疊，而第二畫素120C之畫素電極122的電位不易過度受轉接線gl與第二畫素120C之畫素電極122之間的寄生電容影響。在本實施例中，根據多條閘極線GL的驅動方式，適當地安排多個第一畫素120A及多個第二畫素120C的位置，能實現具有高開口率且易驅動的畫素陣列基板100。

在圖16的實施例中，是以反向掃描的方式驅動畫素陣列基板100。然而，畫素陣列基板100並不限於必須用正向掃描或反向掃描的方式驅動。圖17示出本發明一實施例的畫素陣列基板100在正向掃描時多條轉接線gl1～gl14（或者說，多條閘極線GL1～GL14）的訊號。圖2的畫素陣列基板100也可用圖17所示之正向掃描的方式驅動。本領域具有通常知識者根據前述說明能實現之，於此便不再重述。

下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。

圖18為本發明另一實施例之畫素陣列基板100A的俯視示意圖。圖18省略畫素陣列基板100A的基板。

須說明的是，圖18是概略地繪示畫素陣列基板100A，圖18並非畫素陣列基板100A的實際佈局（layout），畫素陣列基板100A之各種畫素120B的實際佈局繪於圖19、圖20及圖21。此外，圖18省略圖19、圖20及圖21之屏蔽電極170。

圖19為本發明另一實施例之畫素陣列基板100A的一個畫素120B-1的放大示意圖。

圖20為本發明另一實施例之畫素陣列基板100A的一個畫素120B-2的放大示意圖。

圖21為本發明另一實施例之畫素陣列基板100A的一個畫素120B-3的放大示意圖。

請參照圖18、圖19、圖20及圖21，畫素陣列基板100A包括多條資料線DL、多條閘極線GL、多個畫素120以及多條轉接線gl。多條資料線DL在第一方向x上排列，多條閘極線GL第二方向y上排列，其中第一方向x與第二方向y交錯。每一畫素120B包括一主動元件121及一畫素電極122，主動元件121電性連接至對應的一條資料線DL及對應的一條閘極線GL，且畫素電極122電性連接至主動元件121。多條轉接線gl在第一方向x上排列。在第一方向x上排列的多條轉接線gl分別電性連接至在第二方向y上排列的多條閘極線GL。

與前述之畫素陣列基板100不同的是，本實施例的畫素陣列基板100A還包括屏蔽電極170。在畫素陣列基板100A的俯視圖中，至少一畫素120B的畫素電極122與轉接線gl之間存在間隙G，屏蔽電極170與畫素120B的畫素電極122隔開，且屏蔽電極170與轉接線gl重疊。屏蔽電極170能阻擋由轉接線gl所形成的電場，以降低轉接線gl對畫素電極122之電位的不良影響。舉例而言，在本實施例中，屏蔽電極170可與畫素電極122屬於同一透明導電層，但本發明不以此為限。

在本實施例中，多個畫素120B可包括多種畫素120B-1、120B-2、120B-3。一畫素120B-1、一畫素120B-2及一畫素120B-3在第一方向x上排列。

畫素120B-1、畫素120B-2及畫素120B-3 分別與前述之第一畫素120A-1、第一畫素120A-2及第一畫素120A-3類似，其差異在於：多個畫素120B-1、120B-2、120B-3的多個畫素電極122的每一者與相鄰的至少一條轉接線gl之間存在至少一間隙G，且屏蔽電極170與相鄰於畫素120B-1、120B-2、120B-3之多個畫素電極122的多條轉接線gl重疊。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:顯示裝置 100、100A:畫素陣列基板 110:基板 120、120B、120B-1、120B-2、120B-3:畫素 120A、120A-1、120A-2、120A-3:第一畫素 120C、120C-1、120C-2、120C-3、120C-4、120C-5、120C-6、120C-7:第二畫素 121:主動元件 121a:源極 121b:汲極 121c:閘極 121d:半導體圖案 122:畫素電極 130、140:絕緣層 130a:第一貫孔 130b:第二貫孔 130c、140a:貫孔 170:屏蔽電極 200:驅動元件 A-A’、B-B’、C-C’:剖線 BL:橋接元件 CL:共用電極圖案 cl:共用電極 DL:資料線 G:間隙 GP:畫素組 GL、GL1～GL14:閘極線 gl、gl1～gl14:轉接線 gla:主要部 gla-1:第一部 gla-2:第二部 glb:輔助部 K:閘極線組 R:局部 T、t:時間長度 T1～T7:時間區間 W0、W1、W2:線寬 x:第一方向 y:第二方向

圖1為本發明一實施例之顯示裝置10的俯視示意圖。 圖2為本發明一實施例之畫素陣列基板100的俯視示意圖。 圖3為本發明一實施例之畫素陣列基板100的一個畫素120A-1的放大示意圖。 圖4為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖5為本發明一實施例之畫素陣列基板100的一個畫素120A-2的放大示意圖。 圖6為本發明一實施例之畫素陣列基板100的一個畫素120A-3的放大示意圖。 圖7為本發明一實施例之畫素陣列基板100的一個畫素120C-1的放大示意圖。 圖8為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖9為本發明一實施例之畫素陣列基板100的一個畫素120C-2的放大示意圖。 圖10為本發明一實施例之畫素陣列基板100的一個畫素120C-3的放大示意圖。 圖11為本發明一實施例之畫素陣列基板100的一個畫素120C-4的放大示意圖。 圖12為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖13為本發明一實施例之畫素陣列基板100的一個畫素120C-5的放大示意圖。 圖14為本發明一實施例之畫素陣列基板100的一個畫素120C-6的放大示意圖。 圖15為本發明一實施例之畫素陣列基板100的一個畫素120C-7的放大示意圖。 圖16示出本發明一實施例的畫素陣列基板100在反向掃描時多條轉接線gl1～gl14（或者說，多條閘極線GL1～GL14）的訊號。 圖17示出本發明一實施例的畫素陣列基板100在正向掃描時多條轉接線gl1～gl14（或者說，多條閘極線GL1～GL14）的訊號。 圖18為本發明另一實施例之畫素陣列基板100A的俯視示意圖。 圖19為本發明另一實施例之畫素陣列基板100A的一個畫素120B-1的放大示意圖。 圖20為本發明另一實施例之畫素陣列基板100A的一個畫素120B-2的放大示意圖。 圖21為本發明另一實施例之畫素陣列基板100A的一個畫素120B-3的放大示意圖。

100:畫素陣列基板

120:畫素

120A、120A-1、120A-2、120A-3:第一畫素

120C、120C-1、120C-2、120C-3、120C-4、120C-5、120C-6、120C-7:第二畫素

130a:第一貫孔

BL:橋接元件

DL:資料線

GP:畫素組

GL、GL1~GL14:閘極線

g1、g11~g114:轉接線

K:閘極線組

x:第一方向

y:第二方向

Claims (9)

1. 一種畫素陣列基板，包括：一基板；多條資料線，設置於該基板上，且在一第一方向上排列；多條閘極線，設置於該基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；多個畫素，設置於該基板上，其中每一該畫素包括一主動元件及一畫素電極，該主動元件電性連接至對應的一該資料線及一該閘極線，且該畫素電極電性連接至該主動元件；以及多條轉接線，在該第一方向上排列，且分別電性連接至該些閘極線；其中，該些畫素包括多個第一畫素；在該畫素陣列基板的俯視圖中，該些第一畫素的多個畫素電極的至少一者與一該轉接線部分地重疊；，其中該些畫素更包括多個第二畫素，其中至少一該第二畫素更包括一共用電極；在該畫素陣列基板的俯視圖中，該第二畫素的該畫素電極與該第二畫素的該共用電極部分地重疊，該第二畫素的該共用電極與該轉接線重疊，且該第二畫素的該畫素電極與該轉接線之間存在一間隙。
2. 如申請專利範圍第1項所述的畫素陣列基板，其中該轉接線具有相連接的一第一部及一第二部； 在該畫素陣列基板的俯視圖中，該轉接線的該第一部與該第一畫素的該畫素電極部分地重疊，該轉接線的該第二部與該第二畫素的該畫素電極之間存在該間隙，且該轉接線之該第一部的線寬大於該轉接線之該第二部的線寬。
3. 如申請專利範圍第1項所述的畫素陣列基板，其中該轉接線具有一第二部；在該畫素陣列基板的俯視圖中，該轉接線的第二部與該第二畫素的該畫素電極之間存在該間隙，且該轉接線之該第二部的線寬小於該第二畫素之該共用電極的線寬。
4. 一種畫素陣列基板，包括：一基板；多條資料線，設置於該基板上，且在一第一方向上排列；多條閘極線，設置於該基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；多個畫素，設置於該基板上，其中每一該畫素包括一主動元件及一畫素電極，該主動元件電性連接至對應的一該資料線及一該閘極線，且該畫素電極電性連接至該主動元件；以及多條轉接線，在該第一方向上排列，且分別電性連接至該些閘極線；其中，該些畫素包括多個第一畫素；在該畫素陣列基板的俯視圖中，該些第一畫素的多個畫素電極的至少一者與一該轉接線部分地重疊； 其中該些畫素更包括多個第二畫素，且每一該第二畫素包括一共用電極；在該畫素陣列基板的俯視圖中，每一該第二畫素的該畫素電極與該第二畫素的該共用電極部分地重疊，每一該第二畫素的該共用電極與對應的一該轉接線重疊，且每一該第二畫素的該畫素電極與該轉接線之間存在一間隙；該些畫素包括多個畫素組，至少一該畫素組包括沿著該轉接線依序排列的n個第二畫素及一該第一畫素；該畫素陣列基板更包括：一絕緣層，夾設於該些閘極線與該些轉接線之間，且具有多個第一貫孔，其中該畫素組之該n個第二畫素包括依序排列的第1~n個第二畫素，該第1個第二畫素的該主動元件電性連接至一該閘極線，該轉接線透過該絕緣層的一該第一貫孔電性連接至該閘極線，且n為大於或等於2的正整數。
5. 如申請專利範圍第4項所述的畫素陣列基板，其中每一該畫素組包括沿著一該轉接線依序排列的n個第二畫素及一該第一畫素，每一該畫素組的該n個第二畫素包括依序排列的第1~n個第二畫素；該第1個第二畫素的該主動元件電性連接至一該閘極線，該轉接線透過該絕緣層的一該第一貫孔電性連接至該閘極線；每一該畫素組的該第一畫素為該畫素組中最靠近該畫素組之該些第二畫素的一個畫素；該些畫素組的該些第一畫素實質上呈階梯狀排列。
6. 一種畫素陣列基板，包括：一基板；多條資料線，設置於該基板上，且在一第一方向上排列；多條閘極線，設置於該基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；多個畫素，設置於該基板上，其中每一該畫素包括一主動元件及一畫素電極，該主動元件電性連接至對應的一該資料線及一該閘極線，且該畫素電極電性連接至該主動元件；多條轉接線，在該第一方向上排列，且分別電性連接至該些閘極線；其中，該些畫素包括多個第一畫素；在該畫素陣列基板的俯視圖中，該些第一畫素的多個畫素電極的至少一者與一該轉接線部分地重疊；以及一絕緣層，具有多個第二貫孔，其中該轉接線包括一主要部及一輔助部，該絕緣層夾設於該主要部與該輔助部之間，該主要部跨越該些閘極線，該輔助部設置於相鄰的該兩條閘極線之間且與該第一畫素的該畫素電極部分地重疊，且該主要部的不同兩區透過該絕緣層的該些第二貫孔電性連接至該輔助部的兩端。
7. 一種畫素陣列基板的驅動方法，用以驅動如申請專利範圍第4項所述的畫素陣列基板，其中該驅動方法包括：於一第一時間區間內，令電性連接至該畫素組之該第1個第二畫素的一該閘極線具有一閘極開啟電位；以及 於一第二時間區間內，令電性連接至該畫素組之該第一畫素的另一該閘極線具有一閘極開啟電位，其中該第一時間區間和該第二時間區間於時序上不重疊。
8. 一種畫素陣列基板的驅動方法，用以驅動如申請專利範圍第4項所述的畫素陣列基板，其中該些閘極線分為多個閘極線組，每一該閘極線組包括m條閘極線，m為大於或等於1的正整數，該驅動方法包括；令同一該閘極線組的該m條閘極線同時被開啟，其中每一該閘極線組被開啟時，該閘極線組的該m條閘極線的每一者具有一閘極開啟脈衝；以及以一時間延遲依序開啟該些閘極線組，其中該時間延遲的時間長度為t，該閘極脈衝的時間長度為T，且n

   

   {[(T-t)/t]*m}+m。
9. 一種畫素陣列基板，包括：一基板；多條資料線，設置於該基板上，且在一第一方向上排列；多條閘極線，設置於該基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯；多個畫素，設置於該基板上，其中每一該畫素包括一主動元件及一畫素電極，該主動元件電性連接至對應的一該資料線及一該閘極線，且該畫素電極電性連接至該主動元件；多條轉接線，在該第一方向上排列，且分別電性連接至該些閘極線；以及 一屏蔽電極，其中，在該畫素陣列基板的俯視圖中，至少一該畫素的該畫素電極與一該轉接線之間存在一間隙，該屏蔽電極與該畫素的該畫素電極隔開，且該屏蔽電極與該轉接線重疊。

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