CN119276405A - 芯片系统的时间同步方法和装置 - Google Patents

Abstract

本申请公开了一种芯片系统的时间同步方法和装置，属于芯片时间同步技术领域。所述芯片系统的时间同步方法，包括：接收第一级芯片在当前触发输入信号周期发送的第一触发输入信号；响应于第一触发输入信号，基于第一触发输入信号对应的初始触发输入时间和第一触发输入信号对应的当前触发输入信号周期，得到当前触发输入信号周期下的触发输入时间；基于当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定系统时钟周期的频率偏差；基于频率偏差，修正所述系统时钟周期，对所述第一级芯片和各所述第二级芯片进行时间同步。

Description

芯片系统的时间同步方法和装置

技术领域

本申请属于芯片时间同步技术领域，尤其涉及一种芯片系统的时间同步方法和装置。

背景技术

时间敏感网络的网络设备的实现可以通过多芯片组成，如，交换设备可以由多个交换芯片堆叠构成，多芯片组成的系统设备需要在多芯片之间完成多芯片之间的精确时间同步。相关技术中，主要通过一个时钟同步脉冲信号和一组自定义的接口信号，将时间信息同步到其他从芯片。但是，上述方法中从芯片每秒同步一次计时信息，在从芯片晶振或者锁相环相对于主芯片有较大的频偏的情况下，不能满足芯片间计时偏差在纳秒级的需求。

发明内容

本申请旨在至少解决相关技术中存在的技术问题之一。为此，本申请提出一种芯片系统的时间同步方法和装置，能够确保各芯片之间的时间同步达到纳秒级别，在满足时间精度需求的同时，仅需单个触发信号，即可满足时间精度的需求，控制逻辑简单，便于实现。

第一方面，本申请提供了一种芯片系统的时间同步方法，所述芯片系统包括第一级芯片和与所述第一级芯片的输出端连接的至少一个第二级芯片，该方法包括：

接收所述第一级芯片在当前触发输入信号周期发送的第一触发输入信号；

响应于所述第一触发输入信号，基于所述第一触发输入信号对应的初始触发输入时间和所述第一触发输入信号对应的当前触发输入信号周期，得到所述当前触发输入信号周期下的触发输入时间；所述初始触发输入时间为第一个触发输入信号周期内发送的第一触发输入信号对应的触发输入时间；

基于所述当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定所述系统时钟周期的频率偏差；

基于所述频率偏差，修正所述系统时钟周期，对所述第一级芯片和各所述第二级芯片进行时间同步。

根据本申请的芯片系统的时间同步方法，通过在第一级芯片和第二级芯片之间设置一个触发信号，并基于能够配置为微秒级的触发输入信号周期，发送触发信号，从而基于触发信号对应的触发输入时间进行日时间计时累加，得到的第一计时信息，基于系统时钟周期进行计时得到的第二计时信息，并通过第一计时信息和第二计时信息确定的频率偏差，调整系统时钟周期，不断减小系统时钟计时的偏差，提高系统时钟计时的准确度，实现芯片间的实时时间同步，确保各芯片之间的时间同步达到纳秒级别，在满足时间精度需求的同时，仅需单个触发信号，即可满足时间精度的需求，控制逻辑简单，便于实现。

根据本申请的芯片系统的时间同步方法，所述基于所述第一触发输入信号对应的初始触发输入时间和所述第一触发输入信号对应的当前触发输入信号周期，得到所述当前触发输入信号周期下的触发输入时间，包括：

基于所述第一触发输入信号对应的所述触发输入时间对应的触发输入时间参考值和触发输入时延补偿，确定所述初始触发输入时间；

对所述初始触发输入时间和所述当前触发输入信号周期与所述第一个触发输入信号周期之间的周期差值进行累加，得到所述当前触发输入信号周期下的触发输入时间。

根据本申请的芯片系统的时间同步方法，所述基于所述当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定所述系统时钟周期的频率偏差，包括：

以所述当前触发输入信号周期下的触发输入时间为起始值，并基于所述触发输入信号周期，进行日时间计时累加，得到所述第一计时信息；

以所述当前触发输入信号周期下的触发输入时间为起始值，并基于所述系统时钟周期，进行计时累加，得到所述第二计时信息；

对所述第一计时信息和所述第二计时信息作差，得到所述频率偏差；所述系统时钟周期小于所述触发输入信号周期。

根据本申请的芯片系统的时间同步方法，在所述以所述当前触发输入信号周期下的触发输入时间为起始值，并基于所述触发输入信号周期，进行日时间计时累加，得到所述第一计时信息之前，所述方法还包括：

基于所述当前触发输入信号周期对应的前一个触发输入信号周期的第一计时信息和所述当前触发输入信号周期下的触发输入时间，确定所述第一级芯片和所述第二级芯片之间的计时频率偏差；

基于所述计时频率偏差，修正所述前一个触发输入信号周期进行日时间计时累加产生的计时频率偏差。

根据本申请的芯片系统的时间同步方法，在所述基于所述频率偏差，修正所述系统时钟周期，对所述第一级芯片和各所述第二级芯片进行时间同步之后，还包括：

在所述第一计时信息大于所述触发输出时间阈值的情况下，输出所述第一触发输出信号；所述第一触发输出信号为所述第二级芯片对应的下一级芯片的所述第一触发输入信号；所述第一触发输出信号用于供所述下一级芯片进行时间同步。

根据本申请的芯片系统的时间同步方法，所述第一触发输入信号基于触发输入信号极性和触发输入信号脉冲宽度确定。

根据本申请的芯片系统的时间同步方法，在所述接收所述第一级芯片在当前触发输入信号周期发送的第一触发输入信号之前，所述方法还包括：

配置所述系统时钟周期；

配置各级芯片对应的触发输出信号参数和触发输入信号参数；所述触发输出信号参数包括：首次触发输出时间、触发输出信号周期、触发输出信号脉冲宽度以及触发输出信号极性；所述触发输出时间阈值基于所述首次触发输出时间确定；所述触发输入信号参数包括：首次触发输入时间、触发输入信号周期、触发输入信号极性、所述触发输入信号脉冲宽度以及触发输入时延补偿；所述触发输入时间参考值基于所述首次触发输入时间确定。

第二方面，本申请提供了一种芯片系统的时间同步装置，所述芯片系统包括第一级芯片和与所述第一级芯片的输出端连接的至少一个第二级芯片，该装置包括：

第一处理模块，用于接收所述第一级芯片在当前触发输入信号周期发送的第一触发输入信号；

第二处理模块，用于响应于所述第一触发输入信号，基于所述第一触发输入信号对应的初始触发输入时间和所述第一触发输入信号对应的当前触发输入信号周期，得到所述当前触发输入信号周期下的触发输入时间；所述初始触发输入时间为第一个触发输入信号周期内发送的第一触发输入信号对应的触发输入时间；

第三处理模块，用于基于所述当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定所述系统时钟周期的频率偏差；

第四处理模块，用于基于所述频率偏差，修正所述系统时钟周期，对所述第一级芯片和各所述第二级芯片进行时间同步。

根据本申请的芯片系统的时间同步装置，通过在第一级芯片和第二级芯片之间设置一个触发信号，并基于能够配置为微秒级的触发输入信号周期，发送触发信号，从而基于触发信号对应的触发输入时间进行日时间计时累加，得到的第一计时信息，基于系统时钟周期进行计时得到的第二计时信息，并通过第一计时信息和第二计时信息确定的频率偏差，调整系统时钟周期，不断减小系统时钟计时的偏差，提高系统时钟计时的准确度，实现芯片间的实时时间同步，确保各芯片之间的时间同步达到纳秒级别，在满足时间精度需求的同时，仅需单个触发信号，即可满足时间精度的需求，控制逻辑简单，便于实现。

第三方面，本申请提供了一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，所述处理器执行所述程序或指令时实现如上述第一方面所述的芯片系统的时间同步方法。

第四方面，本申请提供了一种非暂态计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上述第一方面所述的芯片系统的时间同步方法。

第五方面，本申请提供了一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述第一方面所述的芯片系统的时间同步方法。

本申请实施例中的上述一个或多个技术方案，至少具有如下技术效果之一：

通过在第一级芯片和第二级芯片之间设置一个触发信号，并基于能够配置为微秒级的触发输入信号周期，发送触发信号，从而基于触发信号对应的触发输入时间进行日时间计时累加，得到的第一计时信息，基于系统时钟周期进行计时得到的第二计时信息，并通过第一计时信息和第二计时信息确定的频率偏差，调整系统时钟周期，不断减小系统时钟计时的偏差，提高系统时钟计时的准确度，实现芯片间的实时时间同步，确保各芯片之间的时间同步达到纳秒级别，在满足时间精度需求的同时，仅需单个触发信号，即可满足时间精度的需求，控制逻辑简单，便于实现。

进一步地，通过将当前触发输入信号周期下的第一计时信息快照到处理触发输入信号的模块，有效基于触发输入时间和快照的当前触发输入信号周期下的第一计时信息，计算得到频率偏差，从而基于频率偏差，对频率偏差进行校正，更新每系统时钟周期累加纳秒时间，进行计时累加，有效降低各芯片系统中频率偏移对芯片间同步时间的影响，使各芯片间达到纳秒级同步，有效提高时间同步精度。

更进一步地，通过比较第一计时信息与触发输出时间阈值之间的关联关系，有效确定发送第一触发输出信号的时刻，从而基于该第一触发输出信号，供下一级芯片进行时间同步，从而实现多级芯片间的时间同步。

本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是本申请实施例提供的芯片系统的时间同步方法的流程示意图之一；

图2是本申请实施例提供的芯片系统的时间同步方法的流程示意图之二；

图3是本申请实施例提供的芯片系统的时间同步方法的流程示意图之三；

图4是本申请实施例提供的芯片系统的时间同步装置的结构示意图；

图5是本申请实施例提供的电子设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。

下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的芯片系统的时间同步方法、芯片系统的时间同步装置、芯片和可读存储介质进行详细地说明。

其中，芯片系统的时间同步方法可应用于终端，具体可由，终端中的硬件或软件执行。

该终端包括但不限于移动电话或平板电脑等便携式通信设备。还应当理解的是，在某些实施例中，该终端可以不是便携式通信设备，而是台式计算机。

以下各个实施例中，描述了包括显示器和触摸敏感表面的终端。然而，应当理解的是，终端可以包括诸如物理键盘、鼠标和控制杆的一个或多个其它物理用户接口设备。

本申请实施例提供的芯片系统的时间同步方法，该芯片系统的时间同步方法的执行主体可以为电子设备或者电子设备中能够实现该芯片系统的时间同步方法的功能模块或功能实体，本申请实施例提及的电子设备包括但不限于手机、平板电脑、电脑、相机和可穿戴设备等，下面以电子设备作为执行主体为例对本申请实施例提供的芯片系统的时间同步方法进行说明。

如图1所示，该芯片系统的时间同步方法包括：步骤110、步骤120、步骤130和步骤140。

如图3所示，芯片系统包括第一级芯片和与第一级芯片的输出端连接的至少一个第二级芯片。

在第一级芯片为主芯片的情况下，第二级芯片可以为主芯片的从芯片。

第二级芯片相对于其下一级的芯片可以为该下一级芯片的主芯片，下一级芯片为第二级芯片的从芯片，即第二级芯片为新的第一级芯片，第二级芯片的下一级芯片为第二级芯片。

下面以第一级芯片为主芯片，第二级芯片为从芯片为例进行说明。

第二级芯片接收第一级芯片发送第一触发输入信号，第二级芯片可以作为执行主体处理该第一触发输入信号，以使第二级芯片进行时间同步。

第二级芯片还可以作为相对于其下一级的芯片的第一级芯片，发送第一触发输入信号，下一级芯片作为新的第二级芯片，基于接收的第一触发输入信号进行时间同步。步骤110、接收第一级芯片在当前触发输入信号周期发送的第一触发输入信号；

在该步骤中，当前触发输入信号周期为当前采集时刻所对应的时间周期。

触发输入信号周期可以预先进行配置。

触发输入信号周期的具体数值可基于实际情况确定，本申请不作限定。

第一触发输入信号为第一级芯片发送给第二级芯片的触发输出信号，第二级芯片接收的与该触发输出信号对应的触发输入信号。

第一触发输入信号用于触发第二级芯片基于系统时钟周期进行计时累加。

在实际执行过程中，第一级芯片可以在每个触发输入信号周期内向第二级芯片发送一个触发输出信号，此时，第二级芯片可以接收到与第一级芯片发送的触发输出信号对应的触发输入信号。

以触发输入信号周期为1微秒为例，第二级芯片在第一次接收到第一级芯片发送的第一触发输入信号之后的1微秒，将再次收到第一级芯片发送的第一触发输入信号。

在实际执行过程中，在第二级芯片接收到第一级芯片发送的触发输入信号之后，可以记录该触发输入信号对应的时间。

步骤120、响应于第一触发输入信号，基于第一触发输入信号对应的初始触发输入时间和第一触发输入信号对应的触发输入信号周期，得到当前触发输入信号周期下的触发输入时间；

在该步骤中，初始触发输入时间为第一个触发输入信号周期内发送的第一触发输入信号对应的触发输入时间。

触发输入时间为当前触发输入信号周期下接收到的第一触发输入信号对应的时间。

在实际执行过程中，可以基于第一个触发输入信号周期内发送的第一触发输入信号对应的触发输入时间和当前触发输入信号周期的具体数值，计算得到当前触发输入信号周期下的触发输入时间。

在一些实施例中，步骤120还可以包括：

基于第一触发输入信号对应的触发输入时间对应的触发输入时间参考值和触发输入时延补偿，确定初始触发输入时间；

对初始触发输入时间和当前触发输入信号周期与第一个触发输入信号周期之间的周期差值进行累加，得到当前触发输入信号周期下的触发输入时间。

在该实施例中，触发输入时间参考值为预先设置的首次接收到触发输入信号的触发输入时间。

触发输入时间参考值可以表示为(first_trgi_s，first_trgi_ns)。

触发输入时延补偿为预先设置的时延补偿值。

触发输入时延补偿可以表示为trgi_dly_comp。

触发输入时间参考值和触发输入时延补偿可以预先进行配置。

触发输入时间为系统时钟周期进行计时累加的起始值。

触发输入时间可以表示为(trgi_load_s，trgi_load_ns)。

可以理解的是，触发输入信号周期不同，触发输入时间也将不同。

在实际执行过程中，在第一次收到触发输入信号的情况下，可以将初始触发输入时间(trgi_load_s，trgi_load_ns)更新为触发输入时间参考值(first_trgi_s，first_trgi_ns)与触发输入时延补偿trgi_dly_comp的和，从而得到初始触发输入时间，基于初始触发输入时间累加当前触发输入信号周期减1个触发输入信号周期时长，得到当前触发输入信号周期下的触发输入时间。

以当前触发输入信号周期为第4个周期，且触发输入信号周期为1微秒为例，在初始触发输入时间为(trgi_load_s，trgi_load_ns)的情况下，当前触发输入信号周期下的触发输入时间为(trgi_load_s，trgi_load_ns)+4微秒。

步骤130、基于当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定系统时钟周期的频率偏差；

在该步骤中，第一计时信息为将触发输入时间作为起始值进行日时间计时累加得到的计时信息。

第二计时信息为在进行日时间计时累加的同时，将触发输入时间作为起始值，基于系统时钟周期进行计时累加得到的计时信息。

频率偏差为系统时钟周期的晶振或锁相环工作过程中出现的频率偏移。

系统时钟周期可以为被1秒整除的周期，也可以为不能被1秒整除的周期。

系统时钟周期可以预先进行配置。

在实际执行过程中，在各第二级芯片接收到第一触发输入信号之后，可以将该第一触发输入信号在当前触发输入信号周期下的触发输入时间作为起始值，进行日时间计时累加，从而得到第一计时信息。

在基于触发输入时间进行日时间计时累加的同时，也将触发输入时间作为起始值，基于系统时钟周期同步进行计时，得到第二计时信息。

可以理解的是，在基于系统时钟周期进行计时累加的计时结果准确的情况下，第一计时信息与第二计时信息相同。

在基于系统时钟周期进行计时累加的计时结果不准确的情况下，第一计时信息和第二信息之间可能存在差异。

在第一计时信息与第二计时信息不同的情况下，可以通过两者的实际数值，计算得到系统时钟进行计时产生的频率偏差。

步骤140、基于频率偏差，修正系统时钟周期，对第一级芯片和各第二级芯片进行时间同步。

在该步骤中，在实际执行过程中，在通过第一计时信息与第二计时信息得到频率偏差之后，可以基于频率偏差，调节系统时钟周期，使得基于系统时钟周期进行下一个触发输入信号周期的计时信息更加准确。

在实际执行过程中，在第一计时信息与第二计时信息不同的情况下，在下一个触发输入信号周期内，第一计时信息将赋值给第二计时信息，以基于该第一计时信息和系统时钟周期进行新的触发输入信号周期的计时累加，得到新的第二计时信息。

在新的触发输入信号周期内，同样基于第一计时信息和触发输入信号周期，进行日时间计时累加，得到新的第一计时信息。

在实际执行过程中，可以基于各触发输入信号周期内得到的频率偏差，修正系统时钟周期，不断重复，使得第一计时信息和第二计时信息不断接近，从而使第二计时信息等于第一计时信息，基于准确的系统时钟周期的计时信息，实现第一级芯片和各第二级芯片之间的时间同步。

在实际执行过程中，在接收到第一触发输入信号之后，以触发输入时间为基准，修正系统时钟周期，即将触发输入时间发送到TOD计时模块，以触发输入时间为基准，进行日时间计时累加，得到第一计时信息，此外，还基于系统时钟周期进行计时累加，得到第二计时信息，从而基于第一计时信息和第二计时信息，确定系统时钟周期的频率偏差，以基于频率偏差修正系统时钟周期，使第一级芯片和第二级芯片之间时间同步。

在实际执行过程中，可以通过加载接口将触发输入时间加载到TOD计时模块，以基于系统时钟周期进行计时累加。

可以理解的是，在后续收到新的触发输入信号的情况下，可以将触发输入时间(trgi_load_s，trgi_load_ns)加上触发输入信号周期得到新的触发输入时间。

触发输入信号周期可以表示为trgi_period，即新的触发输入时间为(trgi_load_s，trgi_load_ns)+trgi_period。

如图2所示，在接收到第一触发输入信号之后，将第一触发输入信号的触发输入时间加载到TOD计时模块，进行TOD计时累加，基于TOD计时累加得到的第一计时信息，得到第一计时信息，从而基于第一计时信息，更新第一级芯片和第二级芯片的时间，实现第一级芯片和第二级芯片之间的时间同步。

第一计时信息为日时间(time of day，TOD)计时模块基于系统时钟周期计时累加得到的值。

第一计时信息可以表示为TOD(s，ns)。

如图2所示，TOD(s，ns)还可以输出至其他模块，用于其他模块的时间同步。

根据本申请实施例提供的芯片系统的时间同步方法，通过在第一级芯片和第二级芯片之间设置一个触发信号，并基于能够配置为微秒级的触发输入信号周期，发送触发信号，从而基于触发信号对应的触发输入时间进行日时间计时累加，得到的第一计时信息，基于系统时钟周期进行计时得到的第二计时信息，并通过第一计时信息和第二计时信息确定的频率偏差，调整系统时钟周期，不断减小系统时钟计时的偏差，提高系统时钟计时的准确度，实现芯片间的实时时间同步，确保各芯片之间的时间同步达到纳秒级别，在满足时间精度需求的同时，仅需单个触发信号，即可满足时间精度的需求，控制逻辑简单，便于实现。

在一些实施例中，步骤130还可以包括：

以当前触发输入信号周期下的触发输入时间为起始值，并基于触发输入信号周期，进行日时间计时累加，得到第一计时信息；

以当前触发输入信号周期下的触发输入时间为起始值，并基于系统时钟周期，进行计时累加，得到第二计时信息；

对第一计时信息和第二计时信息作差，得到频率偏差；系统时钟周期小于触发输入信号周期。

在该实施例中，在实际执行过程中，TOD计时模块以当前触发输入信号周期下的触发输入时间为起始值，并基于触发输入信号周期，进行日时间计时累加，得到第一计时信息TOD(s，ns)，即第一计时信息。

例如，在实际执行过程中，以触发输入时间为A，触发输入信号周期为1微秒为例，在触发输入信号周期内接收得到一个第一触发输入信号的情况下，第一计时信息将增加1微秒，即此时，第一计时信息为A+1。

在实际执行过程中，在基于第一触发输入信号对应的触发输入时间进行日时间计时累加的过程中，也在基于系统时钟周期同步进行计时累加。

系统时钟周期小于触发输入信号周期，例如，触发输入信号周期为1微秒，系统时钟周期为1纳秒，以触发输入初始时间为起始值，基于触发输入信号周期为1微秒进行计时得到的第一计时信息，基于系统时钟周期为1纳秒，进行计时得到的第二计时信息可能不同，即系统时钟周期存在频率偏差。

对第一计时信息和第二计时信息进行作差，可以得到频率偏差。

例如，在第二计时信息大于第一计时信息的情况下，表征系统时钟周期进行计时累加的频率相对较快，存在频率偏差，此时，可以基于计算得到频率偏差，修正系统时钟周期，从而在下一个触发输入信号周期内是第一计时信息和第二计时信息更接近。

在一些实施例中，在系统时钟周期不能被1秒整除的情况下，每个系统时钟周期还需要累加小数纳秒值，即日时间计时累加(累加纳秒值，累加小数纳秒值)，可以表示为TOD(add_ns，add_subns)。

根据本申请实施例提供的芯片系统的时间同步方法，通过对触发输入时间进行日时间计时累加，得到第一计时信息，并基于系统时钟同步计时的第二计时信息，得到系统时钟周期的频率偏差，有效通过触发信号对应的外部时间源，修正系统时钟周期，提高系统时钟计时的准确性，从而在后续基于准确的系统时钟周期进行芯片间的时间同步。

在一些实施例中，在以当前触发输入信号周期下的触发输入时间为起始值，并基于触发输入信号周期，进行日时间计时累加，得到第一计时信息之前，方法还可以包括：

基于当前触发输入信号周期对应的前一个触发输入信号周期的第一计时信息和当前触发输入信号周期下的触发输入时间，确定第一级芯片和第二级芯片之间的计时频率偏差；

基于计时频率偏差，修正前一个触发输入信号周期进行日时间计时累加产生的计时频率偏差。

在该实施例中，前一个触发输入信号周期为当然触发输入信号周期之前最接近的一个触发输入信号周期。

计时频率偏差为进行日时间计时累加过程中产生的频率偏差。

在得到前一个触发输入信号周期的第一计时信息之后，当前触发输入信号周期对应的触发输入时间也将更新，此时，基于前一个触发输入信号周期的第一计时信息和当前触发输入信号周期对应的触发输入时间的差值，确定第一级芯片和各第二级芯片之间的计时频率偏差，从而基于计时频率偏差，修正当前触发输入信号周期下的系统时钟周期，以提高在当前触发输入信号周期下的计时准确度。

如图2所示，在实际执行过程中，在得到前一个触发输入信号周期的第一计时信息TOD(s，ns)之后，可以将该TOD(s，ns)快照到处理触发输入信号信息的模块，即触发输入模块，触发输出模块可以计算快照的TOD(s，ns)和当前触发输入信号周期的触发输入时间之间的差值，同时基于触发输入信号周期，计算得到第一级芯片和第二级芯片之间的计时频率偏差freq_drift。

在实际执行过程中，可以定期读取计时频率偏差，将计时频率偏差转换为计时累加的校准小数纳秒值和校准方向。

其中，校准小数纳秒值可以表示为drift_subns，校准方向可以表示为drift_direction。

可以理解的是，校准方向包括正向和负向。

在实际执行过程中，在基于系统时钟周期进行计时累加的过程中，根据add_ns、add_subns、drift_subns以及drift_direction进行计时累加，其中，drift_subns以及drift_direction用于调节频率，add_ns以及add_subns用于调节相位，在每个系统时钟周期，通过配置的频率和相位进行计时累加，使得第一计时信息增加或者减少指定的时间，从而得到第一计时信息。

根据本申请实施例提供的芯片系统的时间同步方法，通过将当前触发输入信号周期下的第一计时信息快照到处理触发输入信号的模块，有效基于触发输入时间和快照的当前触发输入信号周期下的第一计时信息，计算得到频率偏差，从而基于频率偏差，对频率偏差进行校正，更新每系统时钟周期累加纳秒时间，进行计时累加，有效降低各芯片系统中频率偏移对芯片间同步时间的影响，使各芯片间达到纳秒级同步，有效提高时间同步精度。

在一些实施例中，在步骤120之后，方法还可以包括：

在第一计时信息大于触发输出时间阈值的情况下，输出第一触发输出信号。

在该实施例中，触发输出时间阈值为预先设置的首次发送触发输出信号的触发输出时间。

第一触发输出信号为第二级芯片对应的下一级芯片的第一触发输入信号。

第一触发输出信号用于供下一级芯片进行时间同步。

在实际执行过程中，在第一计时信息大于触发输出时间阈值的情况下，可以输出第一触发输出信号。

如图3所示，主芯片向其下一级从芯片发送触发信号，该从芯片基于触发信号实现与主芯片之间的时间同步，该从芯片又作为其下一级的从芯片的主芯片，向其下一级的从芯片发送触发信号，基于从芯片发送的触发信号，实现该从芯片与其下一级芯片的时间通过不，从而实现多级芯片之间的时间同步。

可以理解的是，触发信号包括触发输入信号和触发输出信号。

主芯片发送的触发输出信号对应从芯片的触发输入信号。

根据本申请实施例提供的芯片系统的时间同步方法，通过比较第一计时信息与触发输出时间阈值之间的关联关系，有效确定发送第一触发输出信号的时刻，从而基于该第一触发输出信号，供下一级芯片进行时间同步，从而实现多级芯片间的时间同步。

在一些实施例中，第一触发输入信号基于触发输入信号极性和触发输入信号脉冲宽度确定。

在该实施例中，第一触发输入信号的电平根据触发输入信号极性控制选择高电平或者低电平。

可以理解的是，第一触发输出信号为第二级芯片对应的下一级芯片的第一触发输入信号，从而，第一触发输出信号同样基于触发输入信号极性和触发输入信号脉冲宽度确定。

每经过触发输出信号周期，可以输出一个宽度为触发输出信号脉冲宽度，且极性为触发输出信号极性的脉冲信号。

可以理解的是，第一触发输入信号和第一触发输出信号为宽度为触发输出信号脉冲宽度，且极性为触发输出信号极性的脉冲信号。

根据本申请实施例提供的芯片系统的时间同步方法，通过触发输入信号极性和触发输入信号脉冲宽度，确定脉冲输入信号，从而有效接收第一触发输入信号或发送第一触发输出信号，以基于第一触发输入信号和第一触发输出信号，实现各芯片间的时间同步，满足时间精度需求。

在一些实施例中，在步骤110之前，方法还可以包括：

配置系统时钟周期；

配置各级芯片对应的触发输出信号参数和触发输入信号参数。

在该实施例中，系统时钟周期的具体数值可以基于实际情况确定，本申请不作限定。

系统时钟周期可以是被1秒整除的周期，也可以是不能被1秒整除的周期。

触发输出信号参数为触发输出信号对应的参数。

触发输出信号参数包括：首次触发输出时间、触发输出信号周期、触发输出信号脉冲宽度以及触发输出信号极性。

触发输出时间阈值基于首次触发输出时间确定。

触发输入信号参数为触发输入信号对应的参数。

触发输入信号参数包括：首次触发输入时间、触发输入信号周期、触发输入信号极性、触发输入信号脉冲宽度以及触发输入时延补偿。

触发输入时间参考值基于首次触发输入时间确定。

可以理解的是，配置的触发输出信号周期trgo_period和触发输入信号周期trgi_period的值越小，在后续基于触发输入信号和触发输出信号使各芯片间时间同步的精度越高。

在一些实施例中，触发输出信号参数和触发输入信号参数还可以包括：重启首次触发使能。

在该实施例中，重启首次触发使能为更新配置的触发输出信号参数和触发输入信号参数。

在实际执行过程中，还可以重新配置触发输出信号参数和触发输入信号参数，在配置重启首次触发使能之后，可以基于新的配置数据，输出第一触发输出信号。

根据本申请实施例提供的芯片系统的时间同步方法，通过预先配置系统时钟周期、触发输入信号参数和触发输出信号参数，使各级芯片在接收到触发输入信号或者需要发送触发输出信号的情况下，能够基于配置的参数即配置的周期、极性以及宽度等，有效发送或者接收触发信号，从而提升触发信号接收和发送的稳定性。

本申请实施例提供的芯片系统的时间同步方法，执行主体可以为芯片系统的时间同步装置。本申请实施例中以芯片系统的时间同步装置执行芯片系统的时间同步方法为例，说明本申请实施例提供的芯片系统的时间同步装置。

本申请实施例还提供一种芯片系统的时间同步装置。

芯片系统包括第一级芯片和与第一级芯片的输出端连接的至少一个第二级芯片。

如图4所示，该芯片系统的时间同步装置包括：第一处理模块410、第二处理模块420、第三处理模块430和第四处理模块440。

第一处理模块410，用于接收第一级芯片在当前触发输入信号周期发送的第一触发输入信号；

第二处理模块420，用于基于第一触发输入信号对应的初始触发输入时间和第一触发输入信号对应的当前触发输入信号周期，得到当前触发输入信号周期下的触发输入时间；初始触发输入时间为第一个触发输入信号周期内发送的第一触发输入信号对应的触发输入时间；

第三处理模块430，用于基于当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定系统时钟周期的频率偏差；

第四处理模块440，用于基于频率偏差，修正系统时钟周期，对第一级芯片和各第二级芯片进行时间同步。

根据本申请实施例提供的芯片系统的时间同步装置，通过在第一级芯片和第二级芯片之间设置一个触发信号，并基于能够配置为微秒级的触发输入信号周期，发送触发信号，从而基于触发信号对应的触发输入时间进行日时间计时累加，得到的第一计时信息，基于系统时钟周期进行计时得到的第二计时信息，并通过第一计时信息和第二计时信息确定的频率偏差，调整系统时钟周期，不断减小系统时钟计时的偏差，提高系统时钟计时的准确度，实现芯片间的实时时间同步，确保各芯片之间的时间同步达到纳秒级别，在满足时间精度需求的同时，仅需单个触发信号，即可满足时间精度的需求，控制逻辑简单，便于实现。

在一些实施例中，第二处理模块420还可以用于：

基于第一触发输入信号对应的触发输入时间对应的触发输入时间参考值和触发输入时延补偿，确定初始触发输入时间；

对初始触发输入时间和当前触发输入信号周期与第一个触发输入信号周期之间的周期差值进行累加，得到当前触发输入信号周期下的触发输入时间。

在一些实施例中，第三处理模块430还可以用于：

以当前触发输入信号周期下的触发输入时间为起始值，并基于触发输入信号周期，进行日时间计时累加，得到第一计时信息；

以当前触发输入信号周期下的触发输入时间为起始值，并基于系统时钟周期，进行计时累加，得到第二计时信息；

对第一计时信息和第二计时信息作差，得到频率偏差；系统时钟周期小于触发输入信号周期。

在一些实施例中，该装置还可以包括第四处理模块，用于：

基于当前触发输入信号周期对应的前一个触发输入信号周期的第一计时信息和当前触发输入信号周期下的触发输入时间，确定第一级芯片和第二级芯片之间的计时频率偏差；

基于计时频率偏差，修正前一个触发输入信号周期进行日时间计时累加产生的计时频率偏差。

在一些实施例中，该装置还可以包括第五处理模块，用于：

在第一计时信息大于触发输出时间阈值的情况下，输出第一触发输出信号；第一触发输出信号为第二级芯片对应的下一级芯片的第一触发输入信号；第一触发输出信号用于供下一级芯片进行时间同步。

在一些实施例中，该装置还可以包括第六处理模块，用于：

配置系统时钟周期；

配置各级芯片对应的触发输出信号参数和触发输入信号参数；触发输出信号参数包括：首次触发输出时间、触发输出信号周期、触发输出信号脉冲宽度以及触发输出信号极性；触发输出时间阈值基于首次触发输出时间确定；触发输入信号参数包括：首次触发输入时间、触发输入信号周期、触发输入信号极性、触发输入信号脉冲宽度以及触发输入时延补偿；触发输入时间参考值基于首次触发输入时间确定。

本申请实施例中的芯片时间同步装置可以是电子设备，也可以是电子设备中的部件，例如集成电路或芯片。该电子设备可以是终端，也可以为除终端之外的其他设备。示例性的，电子设备可以为手机、平板电脑、笔记本电脑、掌上电脑、车载电子设备、移动上网装置(Mobile Internet Device，MID)、增强现实(augmented reality，AR)/虚拟现实(virtual reality，VR)设备、机器人、可穿戴设备、超级移动个人计算机(ultra-mobilepersonal computer，UMPC)、上网本或者个人数字助理(personal digital assistant，PDA)等，还可以为服务器、网络附属存储器(Network Attached Storage，NAS)、个人计算机(personal computer，PC)、电视机(television，TV)、柜员机或者自助机等，本申请实施例不作具体限定。

本申请实施例中的芯片时间同步装置可以为具有操作系统的装置。该操作系统可以为安卓(Android)操作系统，可以为IOS操作系统，还可以为其他可能的操作系统，本申请实施例不作具体限定。

本申请实施例提供的芯片时间同步装置能够实现图1至图3的方法实施例实现的各个过程，为避免重复，这里不再赘述。

本申请实施例还提供一种芯片系统的时间同步系统。

如图2所示，该芯片系统的时间同步系统包括：触发输入模块、日时间计时模块、触发输出模块以及配置与状态接口模块。

在该实施例中，配置与状态接口模块用于配置系统时钟周期、触发输入信号参数以及触发输出信号参数。

触发输入模块用于接收配置与状态接口模块配置的首次触发输入时间(first_trgi_s,first_trgi_ns)、触发输入信号周期(trgi_period)、触发输入信号极性(trgi_pol)以及触发输入时延补偿(trgi_dly_comp)等参数。

触发输入模块还用于接收触发输入信号，并记录收到触发输入信号时，需要加载到日时间计时模块的计时值。

日时间计时模块用于基于接收的触发输入模块发送的计时值进行计时累加，以得到第一计时信息。

触发输出模块用于接收配置与状态接口模块配置的首次触发输出时间(first_trgo_s,first_trgo_ns)、触发输出信号周期(trgo_period)、触发输出信号脉冲宽度(trgo_width)、触发输出信号极性(trgo_pol)等参数。

触发输出模块还用于发送触发输出信号。

在实际执行过程中，配置与状态接口模块可以配置更新触发输入模块的配置寄存器，并配置触发输入模块重启首次触发使能，配置重启触发使能后，触发输入模块根据新的配置寄存器运行接收触发输入信号，并执行相应的动作。

在实际执行过程中，通过协同配置主芯片的trgo_period和从芯片的trgi_period、触发信号极性，以及首次触发时间(first_trgo_s，first_trgo_ns)、(first_trgi_s，first_trgi_ns)，可实现主芯片与从芯片的精确时间同步。

可以理解的是，配置的trgo_period和trgi_period的值越小，各芯片间时间同步的精度越高。

根据本申请实施例提供的芯片系统的时间同步系统，通过在第一级芯片和第二级芯片之间设置一个触发信号，并基于能够配置为微秒级的触发输入信号周期，发送触发信号，从而基于触发信号对应的触发输入时间进行日时间计时累加，得到的第一计时信息，基于系统时钟周期进行计时得到的第二计时信息，并通过第一计时信息和第二计时信息确定的频率偏差，调整系统时钟周期，不断减小系统时钟计时的偏差，提高系统时钟计时的准确度，实现芯片间的实时时间同步，确保各芯片之间的时间同步达到纳秒级别，在满足时间精度需求的同时，仅需单个触发信号，即可满足时间精度的需求，控制逻辑简单，便于实现。

在一些实施例中，如图5所示，本申请实施例还提供一种电子设备500，包括处理器501、存储器502及存储在存储器502上并可在处理器501上运行的计算机程序，该程序被处理器501执行时实现上述芯片时间同步方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

需要说明的是，本申请实施例中的电子设备包括上述所述的移动电子设备和非移动电子设备。

本申请实施例还提供一种非暂态计算机可读存储介质，该非暂态计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时实现上述芯片时间同步方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

其中，所述处理器为上述实施例中所述的电子设备中的处理器。所述可读存储介质，包括计算机可读存储介质，如计算机只读存储器ROM、随机存取存储器RAM、磁碟或者光盘等。

本申请实施例还提供一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述芯片时间同步方法。

其中，所述处理器为上述实施例中所述的电子设备中的处理器。所述可读存储介质，包括计算机可读存储介质，如计算机只读存储器ROM、随机存取存储器RAM、磁碟或者光盘等。

本申请实施例另提供了一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，实现上述芯片时间同步方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

应理解，本申请实施例提到的芯片还可以称为系统级芯片、系统芯片、芯片系统或片上系统芯片等。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对相关技术做出贡献的部分可以以计算机软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，或者网络设备等)执行本申请各个实施例所述的方法。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (11)

1.一种芯片系统的时间同步方法，其特征在于，所述芯片系统包括第一级芯片和与所述第一级芯片的输出端连接的至少一个第二级芯片，所述方法包括：

接收所述第一级芯片在当前触发输入信号周期发送的第一触发输入信号；

响应于所述第一触发输入信号，基于所述第一触发输入信号对应的初始触发输入时间和所述第一触发输入信号对应的当前触发输入信号周期，得到所述当前触发输入信号周期下的触发输入时间；所述初始触发输入时间为第一个触发输入信号周期内发送的第一触发输入信号对应的触发输入时间；

基于所述当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定所述系统时钟周期的频率偏差；

基于所述频率偏差，修正所述系统时钟周期，对所述第一级芯片和各所述第二级芯片进行时间同步。

2.根据权利要求1所述的芯片系统的时间同步方法，其特征在于，所述基于所述第一触发输入信号对应的初始触发输入时间和所述第一触发输入信号对应的当前触发输入信号周期，得到所述当前触发输入信号周期下的触发输入时间，包括：

基于所述第一触发输入信号对应的所述触发输入时间对应的触发输入时间参考值和触发输入时延补偿，确定所述初始触发输入时间；

对所述初始触发输入时间和所述当前触发输入信号周期与所述第一个触发输入信号周期之间的周期差值进行累加，得到所述当前触发输入信号周期下的触发输入时间。

3.根据权利要求1所述的芯片系统的时间同步方法，其特征在于，所述基于所述当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定所述系统时钟周期的频率偏差，包括：

以所述当前触发输入信号周期下的触发输入时间为起始值，并基于所述触发输入信号周期，进行日时间计时累加，得到所述第一计时信息；

以所述当前触发输入信号周期下的触发输入时间为起始值，并基于所述系统时钟周期，进行计时累加，得到所述第二计时信息；

对所述第一计时信息和所述第二计时信息作差，得到所述频率偏差；所述系统时钟周期小于所述触发输入信号周期。

4.根据权利要求3所述的芯片系统的时间同步方法，其特征在于，在所述以所述当前触发输入信号周期下的触发输入时间为起始值，并基于所述触发输入信号周期，进行日时间计时累加，得到所述第一计时信息之前，所述方法还包括：

基于所述当前触发输入信号周期对应的前一个触发输入信号周期的第一计时信息和所述当前触发输入信号周期下的触发输入时间，确定所述第一级芯片和所述第二级芯片之间的计时频率偏差；

基于所述计时频率偏差，修正所述前一个触发输入信号周期进行日时间计时累加产生的计时频率偏差。

5.根据权利要求1-4任一项所述的芯片系统的时间同步方法，其特征在于，在所述基于所述频率偏差，修正所述系统时钟周期，对所述第一级芯片和各所述第二级芯片进行时间同步之后，还包括：

在所述第一计时信息大于所述触发输出时间阈值的情况下，输出所述第一触发输出信号；所述第一触发输出信号为所述第二级芯片对应的下一级芯片的所述第一触发输入信号；所述第一触发输出信号用于供所述下一级芯片进行时间同步。

6.根据权利要求1-4任一项所述的芯片系统的时间同步方法，其特征在于，所述第一触发输入信号基于触发输入信号极性和触发输入信号脉冲宽度确定。

7.根据权利要求1-4任一项所述的芯片系统的时间同步方法，其特征在于，在所述接收所述第一级芯片在当前触发输入信号周期发送的第一触发输入信号之前，所述方法还包括：

配置所述系统时钟周期；

配置各级芯片对应的触发输出信号参数和触发输入信号参数；所述触发输出信号参数包括：首次触发输出时间、触发输出信号周期、触发输出信号信号脉冲宽度以及触发输出信号极性；所述触发输出时间阈值基于所述首次触发输出时间确定；所述触发输入信号参数包括：首次触发输入时间、触发输入信号周期、触发输入信号极性、所述触发输入信号脉冲宽度以及触发输入时延补偿；所述触发输入时间参考值基于所述首次触发输入时间确定。

8.一种芯片系统的时间同步装置，其特征在于，所述芯片系统包括第一级芯片和与所述第一级芯片的输出端连接的至少一个第二级芯片，包括：

第一处理模块，用于接收所述第一级芯片在当前触发输入信号周期发送的第一触发输入信号；

第二处理模块，用于基于所述第一触发输入信号对应的初始触发输入时间和所述第一触发输入信号对应的当前触发输入信号周期，得到所述当前触发输入信号周期下的触发输入时间；所述初始触发输入时间为第一个触发输入信号周期内发送的第一触发输入信号对应的触发输入时间；

第三处理模块，用于基于所述当前触发输入信号周期下的触发输入时间进行日时间计时累加得到的第一计时信息，以及基于系统时钟周期进行计时累加得到的第二计时信息，确定所述系统时钟周期的频率偏差；

第四处理模块，用于基于所述频率偏差，修正所述系统时钟周期，对所述第一级芯片和各所述第二级芯片进行时间同步。

9.一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，其特征在于，所述处理器用于运行程序或指令，所述处理器执行所述程序或指令时实现如权利要求1-8任一项所述的芯片系统的时间同步方法。

10.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求1-7任一项所述的芯片系统的时间同步方法。

11.一种计算机程序产品，包括计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1-7任一项所述的芯片系统的时间同步方法。