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CN119092540A - 一种耗尽型GaN器件及HEMT级联型器件 - Google Patents

一种耗尽型GaN器件及HEMT级联型器件 Download PDF

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CN119092540A
CN119092540A CN202411194703.2A CN202411194703A CN119092540A CN 119092540 A CN119092540 A CN 119092540A CN 202411194703 A CN202411194703 A CN 202411194703A CN 119092540 A CN119092540 A CN 119092540A
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CN
China
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gan device
dielectric layer
depletion
source electrode
electrode
Prior art date
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Application number
CN202411194703.2A
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Inventor
任永硕
王荣华
梁辉南
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Runxin Microelectronics Dalian Co ltd
Original Assignee
Runxin Microelectronics Dalian Co ltd
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    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
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    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
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    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
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Abstract

本发明属于半导体技术领域，具体公开了耗尽型GaN器件及HEMT级联型器件，耗尽型GaN器件包括源电极、漏电极、栅电极、金属连接条以及由下至上依次设置的第一介电层、衬底、叠层结构和第二介电层，源电极和漏电极均位于叠层结构和第二介电层中，栅电极位于第二介电层中，金属连接条贯穿叠层结构和第二介电层的厚度方向，且金属连接条的一端与衬底连接，金属连接条的另一端与源电极或栅电极连接。本发明的HEMT级联型器件，在封装后，实现了在耗尽型GaN器件的源电极与栅电极之间并联电容，能够有效钳制瞬态下的GaN器件的源电极与栅电极之间的电压差，使得整个HEMT级联型器件的电压匹配。

Description

一种耗尽型GaN器件及HEMT级联型器件
本申请是申请日为2024年6月13日、申请号为202410757661.2、发明名称为“耗尽型GaN器件及其制备方法、HEMT级联型器件”的发明专利申请的分案申请。
技术领域
本发明属于半导体技术领域，具体涉及一种耗尽型GaN器件以及包括该耗尽型GaN器件的HEMT级联型器件。
背景技术
AlGaN/GaN HEMT(高电子迁移率晶体管)目前主要存在两种器件类型，级联型和增强型。其中，增强型主要是采用P-GaN方式，存在栅薄弱、电阻率高等诸多问题。而级联型采用耗尽型GaN器件与低压MOS(MOSFET：Metal-Oxide-Semiconductor Field-EffectTransistor的缩写，全称为金属-氧化物半导体场效应晶体管)器件进行级联，此时驱动完全由低压MOS器件决定，具有高可靠性，同时GaN电阻率能控制在最佳水平，低压MOS器件引入的寄生参数很小，使得整体器件体现出高性能。
虽然耗尽型GaN器件与低压MOS器件组成的共源共栅级联器件，目前已经广泛应用，但其中高压GaN与低压MOS的动态、稳态匹配问题，尤其是电压匹配问题，业内尚且没有统一有效的解决方案。发展至今，级联器件的电压匹配问题已然成为该领域最大的问题之一，亟待解决。
发明内容
鉴于此，为了克服现有技术的缺陷，本发明的目的是提供一种耗尽型GaN器件及包括耗尽型GaN器件的HEMT级联型器件，通过在GaN器件的背面设计电容结构，并结合器件的结构设计以及封装，实现了在耗尽型GaN器件的源电极与栅电极之间并联电容，从而使得整个HEMT级联型器件结构的电压匹配。
为了达到上述目的，本发明采用以下的技术方案：
一种耗尽型GaN器件，包括源电极、漏电极、栅电极、金属连接条以及由下至上依次设置的第一介电层、衬底、叠层结构和第二介电层，所述叠层结构包括由下至上依次设置的成核层、缓冲层、沟道层、势垒层和盖帽层，所述源电极和漏电极均位于所述势垒层、盖帽层和第二介电层中，所述栅电极位于所述第二介电层中；所述第一介电层及金属连接条用于在耗尽型GaN器件与MOS器件封装后，使所述耗尽型GaN器件的源电极与栅电极之间形成并联电容结构，所述金属连接条贯穿所述叠层结构和第二介电层的厚度方向，且所述金属连接条的一端与所述衬底连接，所述金属连接条的另一端与所述源电极或栅电极连接；
所述第一介电层通过如下方法制备得到：在所述衬底远离所述成核层的一侧进行刻蚀形成刻蚀槽，在所述刻蚀槽中进行沉积形成所述第一介电层；所述刻蚀槽的中心与单个所述耗尽型GaN器件的正面切割道的中心重合。
通过第一介电层以及金属连接条的设置，使得在封装器件后，第一介电层与其上下电极之间共同形成电容结构，并且电容结构的上电极连接到GaN器件的源电极或栅电极中的其中一个电极，电容结构的下电极连接到GaN器件的源电极或栅电极中的另外一个电极，从而实现了在耗尽型GaN器件的源电极与栅电极之间并联电容，能够有效钳制瞬态下的GaN器件的源电极与栅电极之间的电压差，即钳制了低压MOS器件的漏电极与源电极之间的电压差，使得整个级联型器件的电压匹配，有利于保护级联型器件。
根据本发明的一些优选实施方面，所述刻蚀槽包括第一槽部，所述第一槽部所围合形成的区域的形状与单个耗尽型GaN器件的正面切割道围成的区域形状相同，所述第一槽部所围合形成的区域的面积等于单个耗尽型GaN器件的正面切割道围成的区域的面积。本发明的一些实施例中，刻蚀槽必须包括第一槽部，并且第一槽部必须在衬底的四周边沿开设一圈。这是由于在后续操作过程中，当沿单个耗尽型GaN器件的正面切割道切割后，第一介电层会断开，又由于第一介电层的厚度很薄，封装焊料可能会造成介质层两侧短路，这样的设置能够防止封装焊料时电容的上下极短路。
根据本发明的一些优选实施方面，所述刻蚀槽还包括第二槽部，所述第二槽部位于所述第一槽部所围合形成的区域内。本发明的一些实施例中，刻蚀槽可以只有第一槽部，还可以设置为具有第一槽部和第二槽部，在对衬底的下表面进行刻蚀形成刻蚀槽时，可以通过增加图形化刻蚀，在第一槽部所围合形成的区域内部刻蚀出第二槽部，这样的设置有利于增加电容面积，从而使得电容可调的范围更大。第二槽部的设置方式有多种，可为规则形状或不规则形状；可设置多个，当设置多个时，可间隔设置。
根据本发明的一些优选实施方面，所述刻蚀槽的宽度为10～500μm，所述刻蚀槽的深度为1～200μm，所述第一介电层的厚度为10～10000nm。第一介电层的厚度根据所需电容、耗尽型GaN器件的衬底面含第一槽部和/或第二槽部的总面积以及第一介电层的介电常数计算得来。
根据本发明的一些优选实施方面，所述第一介电层的厚度小于或等于所述第二槽部的宽度的一半。
本发明还提供了一种上述的耗尽型GaN器件的制备方法，包括如下步骤：
在所述衬底上进行氮化物外延生长，依次形成成核层、缓冲层、沟道层、势垒层和盖帽层，所述成核层、缓冲层、沟道层、势垒层和盖帽层构成所述叠层结构；
在所述盖帽层上，进行图形化处理，刻蚀形成源电极孔和漏电极孔；
在所述源电极孔和漏电极孔中填充金属，进行退火形成欧姆接触，分别形成所述源电极和漏电极；
在所述源电极和漏电极的上方进行沉积形成第二介电层，并刻蚀出栅电极孔和漏电极开窗口，或，刻蚀出栅电极孔、漏电极开窗口和源电极开窗口；当金属连接条的另一端与GaN器件的源电极连接时，需要刻蚀出栅电极孔、漏电极开窗口和源电极开窗口；当金属连接条的另一端与GaN器件的栅电极连接时，只需刻蚀出栅电极孔和漏电极开窗口；
在所述第二介电层上填充金属并刻蚀掉多余金属，形成栅电极；
从所述第二介电层向下刻蚀至衬底形成通孔，所述通孔穿透所述叠层结构和第二介电层，在所述第二介电层上及通孔中填充金属并刻蚀掉多余金属，形成金属连接条；在刻蚀形成通孔之前，可根据衬底的厚度选择是否需要进行研磨，通常情况需要研磨衬底的背面；
在所述衬底远离所述叠层结构的一面刻蚀形成刻蚀槽，在所述刻蚀槽中进行沉积形成第一介电层；得到所述耗尽型GaN器件。
本发明还提供了一种HEMT级联型器件，包括MOS器件和框架，还包括如上所述的耗尽型GaN器件，所述HEMT级联型器件由所述耗尽型GaN器件与MOS器件共源共栅级联形成。
根据本发明的一些优选实施方面，所述耗尽型GaN器件的第一介电层远离所述叠层结构的一面与所述框架连接。本发明的一些实施例中，根据封装工艺，可选地，在第一介电层远离叠层结构的一面进行背镀工艺长背镀层，若第一介电层远离叠层结构的一面通过银胶与框架连接，则有无背镀层均可；若第一介电层远离叠层结构的一面通过焊锡膏与框架连接，则必须形成背镀层。
根据本发明的一些优选实施方面，还包括基板，所述MOS器件设置在所述基板的正面，所述GaN器件和基板均设置在所述HEMT级联型器件的源电极上；所述GaN器件的源电极与所述基板电连接，所述GaN器件的漏电极与所述HEMT级联型器件的漏电极电连接，所述GaN器件的栅电极与所述HEMT级联型器件的源电极电连接，所述MOS器件的源电极与所述HEMT级联型器件的源电极电连接，所述MOS器件的栅电极与所述HEMT级联型器件的栅电极电连接。前述的设置适用于当GaN器件的金属连接条远离衬底的另一端与GaN器件的源电极连接，本发明的一些实施例中，封装时，GaN器件的栅电极与HEMT级联型器件的源电极电连接，进而与框架电连接，且第一介电层远离叠层结构的一面与框架电连接，从而实现GaN器件的第一介电层形成电容结构，该电容结构的上电极(衬底)与GaN器件的源电极连接，其下电极(背镀层或焊料-银胶或焊料)与GaN器件的栅电极连接，从而使得耗尽型GaN器件的源电极与栅电极之间并联电容。此外，基板的中间层为绝缘层，基板的正面及反面均为导电层。MOS器件通过基板的设置得以实现MOS器件的背面的漏电极与框架之间的电性隔离。
根据本发明的一些优选实施方面，还包括基岛，所述耗尽型GaN器件与MOS器件均设置在所述基岛上，所述GaN器件的源电极与所述基岛电连接，所述GaN器件的漏电极与所述HEMT级联型器件的漏电极电连接，所述GaN器件的栅电极与所述HEMT级联型器件的源电极电连接，所述MOS器件的源电极与所述HEMT级联型器件的源电极电连接，所述MOS器件的栅电极与所述HEMT级联型器件的栅电极电连接。前述的设置适用于当GaN器件的金属连接条远离衬底的另一端与GaN器件的栅电极连接，封装时，GaN器件的源电极与HEMT级联型器件的源电极电连接，进而与框架电连接，且第一介电层远离叠层结构的一面与框架电连接，从而实现GaN器件的第一介电层形成电容结构，该电容结构的上电极(衬底)与GaN器件的栅电极连接，电容结构的下电极(背镀层或焊料-银胶或焊料)与GaN器件的源电极连接，从而使得耗尽型GaN器件的源电极与栅电极之间并联电容。
由于采用了以上的技术方案，相较于现有技术，本发明的有益之处在于：
(1)本发明的包括耗尽型GaN器件的HEMT级联型器件，通过GaN器件的第一介电层以及金属连接条的设置，使得在封装后，第一介电层与其上下电极之间共同形成电容结构，从而实现了在耗尽型GaN器件的源电极与栅电极之间并联电容，能够有效钳制瞬态下的GaN器件的源电极与栅电极之间的电压差，即钳制了低压MOS器件的漏电极与源电极之间的电压差，从而使得整个HEMT级联型器件的电压匹配，有利于保护级联型器件；
(2)本发明通过有效利用GaN器件底部的无效区域，在微调少量工序的基础上实现了在GaN器件的源电极与栅电极之间并联电容，相比于外部级联电容，本发明的制备方法能够大幅简化制备工艺，有利于降低成本。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一至实施例四中耗尽型GaN器件的制备方法中形成叠层结构后的截面示意图；
图2为本发明实施例一至实施例四中耗尽型GaN器件的制备方法中形成源电极孔和漏电极孔后的截面示意图；
图3为本发明实施例一至实施例四中耗尽型GaN器件的制备方法中形成源电极和漏电极后的截面示意图；
图4为本发明实施例一至实施例四中耗尽型GaN器件的制备方法中形成第二介电层后的截面示意图；
图5为本发明实施例一和实施例二中耗尽型GaN器件的制备方法中形成栅电极孔、源电极开窗口和漏电极开窗口后的截面示意图；
图6为本发明实施例三和实施例四中耗尽型GaN器件的制备方法中形成栅电极孔和漏电极开窗口后的截面示意图；
图7为本发明实施例一和实施例二中耗尽型GaN器件的制备方法中形成栅电极后的截面示意图；
图8为本发明实施例三和实施例四中耗尽型GaN器件的制备方法中形成栅电极后的截面示意图；
图9为本发明实施例一和实施例二中耗尽型GaN器件的制备方法中形成通孔后的截面示意图；
图10为本发明实施例三和实施例四中耗尽型GaN器件的制备方法中形成通孔后的截面示意图；
图11为本发明实施例一和实施例二中耗尽型GaN器件的制备方法中形成金属连接条后的截面示意图；
图12为本发明实施例三和实施例四中耗尽型GaN器件的制备方法中形成金属连接条后的截面示意图；
图13为本发明实施例一中耗尽型GaN器件的制备方法中形成刻蚀槽后的截面示意图；
图14为本发明实施例二中耗尽型GaN器件的制备方法中形成刻蚀槽后的截面示意图；
图15为本发明实施例三中耗尽型GaN器件的制备方法中形成刻蚀槽后的截面示意图；
图16为本发明实施例四中耗尽型GaN器件的制备方法中形成刻蚀槽后的截面示意图；
图17为本发明实施例一中耗尽型GaN器件的制备方法中形成第一介电层后的截面示意图；
图18为本发明实施例二中耗尽型GaN器件的制备方法中形成第一介电层后的截面示意图；
图19为本发明实施例三中耗尽型GaN器件的制备方法中形成第一介电层后的截面示意图；
图20为本发明实施例四中耗尽型GaN器件的制备方法中形成第一介电层后的截面示意图；
图21为本发明的实施例一和实施例二中HEMT级联型器件的俯视结构示意图；
图22为本发明的实施例三和实施例四中HEMT级联型器件的俯视结构示意图；
图23为本发明的实施例一至实施例四中HEMT级联型器件的等效电路图；
其中，附图标记为：
GaN器件-10，衬底-1，叠层结构-2，成核层-20，缓冲层-21，沟道层-22，势垒层-23，盖帽层-24，源电极孔-241，漏电极孔-242，源电极-3，漏电极-4，第一介电层-5，刻蚀槽-51，第一槽部-511，第二槽部-512，第二介电层-6，栅电极孔-61，源电极开窗口-62，漏电极开窗口-63，栅电极-7，金属连接条-8，通孔-81，MOS器件-30，MOS源电极-301，MOS栅电极-302，MOS漏电极-303，框架-40，基板-50，基岛-60，器件栅电极-701，器件漏电极-702，器件源电极-703，打线-80。
具体实施方式
为了使本技术领域的人员更好地理解本发明的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
本发明的用于HEMT级联型器件的耗尽型GaN器件10，包括源电极3、漏电极4、栅电极7、金属连接条8和由下至上依次设置的第一介电层5、衬底1、叠层结构2和第二介电层6，叠层结构2包括由下至上依次设置的成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24。其中，源电极3和漏电极4均位于势垒层23、盖帽层24和第二介电层6中，栅电极7位于第二介电层6中；沟道层22与势垒层23的界面处形成二维电子气。
进一步地，金属连接条8贯穿叠层结构2和第二介电层6的厚度方向，并且金属连接条8的一端向下延伸至与衬底1连接，金属连接条8的另一端与GaN器件10的源电极3或栅电极7连接。当金属连接条8的另一端与GaN器件10的源电极3连接时，在制备该耗尽型GaN器件10过程中形成有一个源电极开窗口62，源电极开窗口62位于第二介电层6中。
在制备该耗尽型GaN器件10过程中，还在衬底1远离成核层20的一侧进行刻蚀形成了刻蚀槽51，第一介电层5由在刻蚀槽51中进行沉积得到。本发明中，刻蚀槽51的中心与单个耗尽型GaN器件10的正面切割道的中心重合；刻蚀槽51的宽度为10～500μm；刻蚀槽51的深度为1～200μm，第一介电层5的厚度为10～10000nm。
进一步地，刻蚀槽51可设置为只有第一槽部511，刻蚀槽51还可设置为包括第一槽部511和第二槽部512。其中，第一槽部511在衬底1的四周边沿开设一圈，用于防止在封装焊料时电容的上下极短路；第二槽部512位于第一槽部511所围合形成的区域内，第二槽部512用于增加电容面积，从而使得电容可调的范围更大。
刻蚀槽51的第一槽部511所围合形成的区域的形状、面积分别与单个耗尽型GaN器件10的正面切割道围成的区域的形状、面积相同。对于第二槽部512，其设置方式有多种：第二槽部512的形状可为规则形状或不规则形状；第二槽部512还可设置一个或多个，当第二槽部512设置多个时，可间隔设置。并且，第一介电层5的厚度小于或等于第二槽部512的宽度的一半。
本发明还提供一种HEMT级联型器件，其包括低压MOS器件30和如上所述的耗尽型GaN器件10，通过将低压MOS器件30与耗尽型GaN器件10共源共栅级联，即可形成HEMT级联型器件。
本发明的GaN器件10与MOS器件30共同封装形成HEMT级联型器件后，GaN器件10中的第一介电层5与其上下电极之间能够共同形成电容结构，使得在耗尽型GaN器件10的源电极3与栅电极7之间并联电容，能够有效钳制瞬态下的GaN器件10的源电极3与栅电极7之间的电压差，即钳制了低压MOS器件30的MOS漏电极303与MOS源电极301之间的电压差，使得整个级联型器件的电压匹配，有利于保护级联型器件。
实施例1器件结构
如图17和图21所示，本实施例中的HEMT级联型器件，包括耗尽型GaN器件10、低压MOS器件30、基板50和框架40；基板50的中间层为绝缘层，基板50的正面及反面均为导电层。MOS器件30设置在基板50的正面，GaN器件10和基板50均设置在HEMT级联型器件的器件源电极703上。
具体地，本实施例的GaN器件10包括源电极3、漏电极4、栅电极7、金属连接条8和由下至上依次设置的第一介电层5、衬底1、叠层结构2和第二介电层6，叠层结构2包括由下至上依次设置的成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24。源电极3和漏电极4均位于势垒层23、盖帽层24和第二介电层6中，栅电极7位于第二介电层6中；沟道层22与势垒层23的界面处形成二维电子气。
在制备得到本实施例的耗尽型GaN器件10过程中，在衬底1远离成核层20的一侧通过刻蚀得到的刻蚀槽51仅包括第一槽部511，第一槽部511所围合形成的区域的形状、面积分别与单个耗尽型GaN器件10的正面切割道围成的区域的形状、面积相同。本实施例的第一介电层5由在第一槽部511中进行沉积得到的。
金属连接条8贯穿整个叠层结构2和第二介电层6的厚度方向，并且金属连接条8的一端向下延伸至与衬底1连接，本实施例中，在制备该耗尽型GaN器件10的过程中形成有一个源电极开窗口62，源电极开窗口62位于第二介电层6中，使得形成的金属连接条8的另一端与GaN器件10的源电极3连接。
进一步地，封装时，GaN器件10的第一介电层5远离叠层结构2的一面通过银胶与框架40电连接，GaN器件10的源电极3通过打线80与基板50电连接，GaN器件10的漏电极4通过打线80与HEMT级联型器件的器件漏电极702电连接，GaN器件10的栅电极7通过打线80与HEMT级联型器件的器件源电极703电连接，MOS器件30的MOS源电极301通过打线80与HEMT级联型器件的器件源电极703电连接，MOS器件30的MOS栅电极302通过打线80与HEMT级联型器件的器件栅电极701电连接。
通过本实施例中的耗尽型GaN器件10结构的设置以及封装设计，使得GaN器件10的第一介电层5形成电容结构，该电容结构的上电极与GaN器件10的源电极3连接，其下电极与GaN器件10的栅电极7连接，从而使得耗尽型GaN器件10的源电极3与栅电极7之间并联电容，其等效电路图如图23所示，能够有效钳制瞬态下的GaN器件10的源电极3与栅电极7之间的电压差，即钳制了低压MOS器件30的MOS漏电极303与MOS源电极301之间的电压差，从而使得整个HEMT级联型器件的电压匹配。
实施例2器件结构
如图18和图21所示，本实施例中的HEMT级联型器件，与实施例1的区别在于：在制备得到本实施例的耗尽型GaN器件10过程中，在衬底1远离成核层20的一侧通过刻蚀得到的刻蚀槽51不仅包括第一槽部511，还包括第二槽部512，本实施例的第一介电层5由在第一槽部511和第二槽部512中进行沉积得到。其中，第二槽部512位于第一槽部511所围合形成的区域内，本实施例的第二槽部512设置有多个，第二槽部512的形状为长条状，其沿衬底1的长度方向和宽度方向都均匀间隔地进行设置，且第一介电层5的厚度小于或等于第二槽部512的宽度的一半，避免第一介电层5过厚无法起到增加电容面积的作用。
通过本实施例中的耗尽型GaN器件10结构的设置以及封装设计，使得GaN器件10的第一介电层5形成电容结构，该电容结构的上电极与GaN器件10的源电极3连接，其下电极与GaN器件10的栅电极7连接，从而使得耗尽型GaN器件10的源电极3与栅电极7之间并联电容，其等效电路图如图23所示，能够有效钳制瞬态下的GaN器件10的源电极3与栅电极7之间的电压差，即钳制了低压MOS器件30的MOS漏电极303与MOS源电极301之间的电压差，从而使得整个HEMT级联型器件的电压匹配。
实施例3器件结构
如图19和图22所示，本实施例中的HEMT级联型器件，包括耗尽型GaN器件10、低压MOS器件30、基岛60和框架40，GaN器件10与MOS器件30均设置在基岛60上。
具体地，本实施例的GaN器件10包括源电极3、漏电极4、栅电极7、金属连接条8和由下至上依次设置的第一介电层5、衬底1、叠层结构2和第二介电层6，叠层结构2包括由下至上依次设置的成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24。源电极3和漏电极4均位于势垒层23、盖帽层24和第二介电层6中，栅电极7位于第二介电层6中；沟道层22与势垒层23的界面处形成二维电子气。
在制备得到本实施例的耗尽型GaN器件10过程中，在衬底1远离成核层20的一侧通过刻蚀得到的刻蚀槽51仅包括第一槽部511，第一槽部511所围合形成的区域的形状、面积分别与单个耗尽型GaN器件10的正面切割道围成的区域的形状、面积相同。本实施例的第一介电层5由在第一槽部511中进行沉积得到。
金属连接条8贯穿整个叠层结构2和第二介电层6的厚度方向，并且金属连接条8的一端向下延伸至与衬底1连接，金属连接条8的另一端与GaN器件10的栅电极7连接。本实施例中，在制备该耗尽型GaN器件10过程中无需形成源电极开窗口62。
进一步地，封装时，GaN器件10的第一介电层5远离叠层结构2的一面通过银胶与框架40电连接，GaN器件10的源电极3通过打线80与基岛60电连接，GaN器件10的漏电极4通过打线80与HEMT级联型器件的器件漏电极702电连接，GaN器件10的栅电极7通过打线80与HEMT级联型器件的器件源电极703电连接，MOS器件30的MOS源电极301通过打线80与HEMT级联型器件的器件源电极703电连接，MOS器件30的MOS栅电极302通过打线80与HEMT级联型器件的器件栅电极701电连接。
通过本实施例中的耗尽型GaN器件10结构的设置以及封装设计，使得GaN器件10的第一介电层5形成电容结构，该电容结构的上电极与GaN器件10的栅电极7连接，其下电极与GaN器件10的源电极3连接，也使得耗尽型GaN器件10的源电极3与栅电极7之间并联电容，其等效电路图如图23所示，能够有效钳制瞬态下的GaN器件10的源电极3与栅电极7之间的电压差，即钳制了低压MOS器件30的MOS漏电极303与MOS源电极301之间的电压差，从而使得整个HEMT级联型器件的电压匹配。
实施例4器件结构
如图20和图22所示，本实施例中的耗尽型GaN器件10，与实施例3的区别在于：在制备得到本实施例的耗尽型GaN器件10过程中，在衬底1远离成核层20的一侧通过刻蚀得到的刻蚀槽51不仅包括第一槽部511，还包括第二槽部512，本实施例的第一介电层5由在第一槽部511和第二槽部512中进行沉积得到，且本实施例中的第一介电层5的设置与实施例2中的第一介电层5的设置相同。其中，第二槽部512位于第一槽部511所围合形成的区域内，本实施例的第二槽部512设置有多个，第二槽部512的形状为长条状，其沿衬底1的长度方向和宽度方向都均匀间隔地进行设置。
通过本实施例中的耗尽型GaN器件10结构的设置以及封装设计，使得GaN器件10的第一介电层5形成电容结构，该电容结构的上电极与GaN器件10的栅电极7连接，其下电极与GaN器件10的源电极3连接，也使得耗尽型GaN器件10的源电极3与栅电极7之间并联电容，其等效电路图如图23所示，能够有效钳制瞬态下的GaN器件10的源电极3与栅电极7之间的电压差，即钳制了低压MOS器件30的MOS漏电极303与MOS源电极301之间的电压差，从而使得整个HEMT级联型器件的电压匹配。
实施例5制备方法
本实施例提供了用于制备上述实施例1中的耗尽型GaN器件10结构的制备方法，具体包括如下步骤：
步骤一、形成叠层结构2
如图1所示，在衬底1上进行氮化物外延生长，依次形成成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24，材料包括GaN、AlGaN、AlN、AlGaNInN、SiN等III族氮化物材料。成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24构成叠层结构2，从而组成完整的半导体外延层结构，并能够在沟道层22和势垒层23之间的异质结界面形成高浓度的二维电子气，产生导电沟道。
衬底1为硅、氮化镓、铝镓氮、铟镓氮、铝铟镓氮、砷化镓、碳化硅、金刚石、蓝宝石、锗或其他任何能生长III族氮化物材料的材料中的一种或多种组合。
步骤二、形成电极
如图2所示，在外延层盖帽层24上，进行图形化刻蚀形成源电极孔241和漏电极孔242，并在源电极孔241和漏电极孔242中填充金属，金属包括Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合，填充方式包括蒸镀、溅射等方式，配合图形化的剥离或刻蚀形成特定结构，并进行退火形成欧姆接触，分别形成源电极3和漏电极4，如图3所示。
步骤三、形成第二介电层6
在源电极3和漏电极4的上方沉积包括SiN、SiO2、SiON、Al2O3中的一种或多种组合，形成第二介电层6，如图4所示，并刻蚀出栅电极孔61、源电极开窗口62和漏电极开窗口63，如图5所示。在第二介电层6上填充金属，金属包括Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合，填充方式包括蒸镀、溅射等方式。配合图形化的剥离或刻蚀形成特定的结构，刻蚀掉多余金属，形成栅电极7，如图7所示。
步骤四、形成金属连接条8
研磨衬底1远离成核层20的一面，从第二介电层6向下刻蚀至衬底1形成通孔81，如图9所示，通孔81穿透整个叠层结构2和第二介电层6，并在第二介电层6上及通孔81中填充金属，金属包括Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合，填充方式包括蒸镀、溅射等方式。配合图形化的剥离或刻蚀形成特定的结构，刻蚀掉多余金属，形成金属连接条8，金属连接条8的一端与衬底1连接，金属连接条8的另一端与源电极3连接，如图11所示。
步骤五、形成第一介电层5
在衬底1远离成核层20的一面刻蚀形成刻蚀槽51，如图13所示，本实施例中的刻蚀槽51仅包括第一槽部511；再在第一槽部511中沉积包括SiN、SiO2、SiON、Al2O3中的一种或多种组合，形成第一介电层5，如图17所示；最终得到耗尽型GaN器件10。
实施例6制备方法
本实施例提供了用于制备上述实施例2中的耗尽型GaN器件10结构的制备方法，本实施例的制备方法与实施例5相比，区别在于步骤五的形成第一介电层5。本实施例中，在步骤五中，在衬底1远离成核层20的一面刻蚀形成刻蚀槽51时，增加图形化刻蚀，使得刻蚀槽51包括第一槽部511和第二槽部512，如图14所示，第一槽部511围绕GaN器件10的衬底1的四周边沿开设一圈，第一槽部511所围合形成的区域的形状与单个GaN器件10的正面切割道围成的区域形状相同，第一槽部511所围合形成的区域的面积等于单个GaN器件10的正面切割道围成的区域的面积；第二槽部512位于第一槽部511所围合形成的区域内，第二槽部512设置有多个，第二槽部512的形状为长条状，其沿衬底1的长度方向和宽度方向都均匀间隔地进行设置。再在第一槽部511和第二槽部512中沉积包括SiN、SiO2、SiON、Al2O3中的一种或多种组合，形成本实施例中的第一介电层5，如图18所示；最终得到耗尽型GaN器件10。
实施例7制备方法
本实施例提供了用于制备上述实施例3中的耗尽型GaN器件10结构的制备方法，具体包括如下步骤：
步骤一、形成叠层结构2
如图1所示，在衬底1上进行氮化物外延生长，依次形成成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24，材料包括GaN、AlGaN、AlN、AlGaNInN、SiN等III族氮化物材料。成核层20、缓冲层21、沟道层22、势垒层23和盖帽层24构成叠层结构2，从而组成完整的半导体外延层结构，并能够在沟道层22和势垒层23之间的异质结界面形成高浓度的二维电子气，产生导电沟道。
衬底1为选自硅、氮化镓、铝镓氮、铟镓氮、铝铟镓氮、砷化镓、碳化硅、金刚石、蓝宝石、锗或其他任何能生长III族氮化物材料的材料中的一种或多种组合。
步骤二、形成电极
如图2所示，在外延层盖帽层24上，进行图形化刻蚀形成源电极孔241和漏电极孔242，并在源电极孔241和漏电极孔242中填充金属，金属包括Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合，填充方式包括蒸镀、溅射等方式，配合图形化的剥离或刻蚀形成特定结构，并进行退火形成欧姆接触，分别形成源电极3和漏电极4，如图3所示。
步骤三、形成第二介电层6
在源电极3和漏电极4的上方沉积包括SiN、SiO2、SiON、Al2O3中的一种或多种组合，形成第二介电层6，如图4所示，并刻蚀出栅电极孔61和漏电极开窗口63，如图6所示。在第二介电层6上填充金属，金属包括Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合，填充方式包括蒸镀、溅射等方式。配合图形化的剥离或刻蚀形成特定的结构，刻蚀掉多余金属，形成栅电极7，如图8所示。
步骤四、形成金属连接条8
研磨衬底1远离成核层20的一面，从第二介电层6向下刻蚀至衬底1形成通孔81，如图10所示，通孔81穿透整个叠层结构2和第二介电层6，并在第二介电层6上及通孔81中填充金属，金属包括Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合，填充方式包括蒸镀、溅射等方式。配合图形化的剥离或刻蚀形成特定的结构，刻蚀掉多余金属，形成金属连接条8，金属连接条8的一端与衬底1连接，金属连接条8的另一端与栅电极7连接，如图12所示。
步骤五、形成第一介电层5
在衬底1远离成核层20的一面刻蚀形成刻蚀槽51，如图15所示，本实施例中的刻蚀槽51仅包括第一槽部511，第一槽部511围绕GaN器件10的衬底1的四周边沿开设一圈，第一槽部511所围合形成的区域的形状与单个GaN器件10的正面切割道围成的区域形状相同，第一槽部511所围合形成的区域的面积等于单个GaN器件10的正面切割道围成的区域的面积；再在第一槽部511中沉积包括SiN、SiO2、SiON、Al2O3中的一种或多种组合，形成第一介电层5，如图19所示；最终得到耗尽型GaN器件10。
实施例8制备方法
本实施例提供了用于制备上述实施例4中的耗尽型GaN器件10结构的制备方法，本实施例的制备方法与实施例7相比，区别在于步骤五的形成第一介电层5。本实施例中，在步骤五中，在衬底1远离成核层20的一面刻蚀形成刻蚀槽51时，增加图形化刻蚀，使得刻蚀槽51包括第一槽部511和第二槽部512，如图16所示，第一槽部511围绕GaN器件10的衬底1的四周边沿开设一圈，第一槽部511所围合形成的区域的形状与单个GaN器件10的正面切割道围成的区域形状相同，第一槽部511所围合形成的区域的面积等于单个GaN器件10的正面切割道围成的区域的面积；第二槽部512位于第一槽部511所围合形成的区域内，第二槽部512设置有多个，第二槽部512的形状为长条状，其沿衬底1的长度方向和宽度方向都均匀间隔地进行设置。再在第一槽部511和第二槽部512中沉积包括SiN、SiO2、SiON、Al2O3中的一种或多种组合，形成本实施例中的第一介电层5，如图20所示；最终得到耗尽型GaN器件10。
本发明的HEMT级联型器件，通过GaN器件10的第一介电层5以及金属连接条8的设置，使得在封装后，第一介电层5与其上下电极之间共同形成电容结构，从而实现了在耗尽型GaN器件10的源电极3与栅电极7之间并联电容，能够有效钳制瞬态下的GaN器件10的源电极3与栅电极7之间的电压差，即钳制了低压MOS器件30的MOS漏电极303与MOS源电极301之间的电压差，从而使得整个HEMT级联型器件的电压匹配，有利于保护级联型器件。
本发明的上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种耗尽型GaN器件，其特征在于，包括源电极、漏电极、栅电极、金属连接条以及由下至上依次设置的第一介电层、衬底、叠层结构和第二介电层，所述第一介电层及金属连接条用于在耗尽型GaN器件与MOS器件封装后，使所述耗尽型GaN器件的源电极与栅电极之间形成并联电容结构，所述第一介电层通过如下方法制备得到：在所述衬底远离所述叠层结构的一侧进行刻蚀形成刻蚀槽，在所述刻蚀槽中进行沉积形成所述第一介电层；所述金属连接条通过如下方法制备得到：从所述第二介电层向下刻蚀至衬底形成通孔，在所述第二介电层上及通孔中填充金属并刻蚀掉多余金属形成所述金属连接条，所述通孔及金属连接条均贯穿所述叠层结构和第二介电层的厚度方向。
2.根据权利要求1所述的耗尽型GaN器件，其特征在于，所述金属连接条的一端与所述衬底连接，所述金属连接条的另一端与所述源电极连接。
3.根据权利要求2所述的耗尽型GaN器件，其特征在于，在制备所述耗尽型GaN器件的过程中形成有源电极开窗口，所述源电极开窗口位于所述第二介电层中，所述源电极开窗口用于使得所述金属连接条的另一端与所述源电极连接。
4.根据权利要求1所述的耗尽型GaN器件，其特征在于，所述金属连接条的一端与所述衬底连接，所述金属连接条的另一端与所述栅电极连接。
5.根据权利要求3或4所述的耗尽型GaN器件，其特征在于，所述刻蚀槽的中心与单个所述耗尽型GaN器件的正面切割道的中心重合。
6.根据权利要求5所述的耗尽型GaN器件，其特征在于，所述刻蚀槽包括第一槽部，所述第一槽部绕所述衬底的四周边沿开设一圈。
7.根据权利要求6所述的耗尽型GaN器件，其特征在于，所述第一槽部所围合形成的区域的形状、面积分别与单个耗尽型GaN器件的正面切割道围成的区域的形状、面积相同。
8.根据权利要求1所述的耗尽型GaN器件，其特征在于，所述第一介电层的材质为SiN、SiO2、SiON、Al2O3中的一种或多种组合。
9.根据权利要求4所述的耗尽型GaN器件，其特征在于，所述金属连接条的材质为Ti、Al、TiN、Au、AlCu、AlSiCu中的一种或多种组合。
10.一种HEMT级联型器件，其特征在于，包括如权利要求1～9任意一项所述的耗尽型GaN器件。
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