CN118731909B - 一种基于fpga的脉冲激光雷达装置 - Google Patents

Abstract

本发明公开了一种基于FPGA的脉冲激光雷达装置，涉及激光测距技术领域，该装置包括FPGA芯片，FPGA芯片内部署有激光发射器和激光收发模块，激光收发模块连接有光学镜头与APD模块，光学镜头与APD模块连接有光收发一体芯片，光收发一体芯片与FPGA芯片连接，光收发一体芯片还连接有反射信号优化电路。本发明减少了由于噪声影响的误差，更精确定位了反射信号，从而使获得的飞行时间更加精确；使用FPGA芯片进行控制和处理，大大简化系统结构，减小系统体积，而且降低了制造成本，并提升测量效率。

Description

一种基于FPGA的脉冲激光雷达装置

技术领域

本发明涉及激光测距技术领域，具体涉及一种基于FPGA的脉冲激光雷达装置。

背景技术

目前激光测距一般有相位式和脉冲式两种形式，其中脉冲式是通过获得脉冲激光发射时间和反射脉冲信号接收时间之间的差值，即获得脉冲激光飞行时间，从而去测量距离。接收反射脉冲信号时不但需要一系列电路去确定其时间，而且在脉冲激光飞行过程中会有包括环境光，电路干扰等多类噪声存在。这样造成成本高和系统结构复杂，而且噪声会导致测量结果不精确，后续处理困难等问题。

发明内容

本发明的目的在于，提供一种基于FPGA的脉冲激光雷达装置，用于存在干扰的情况下获得激光发射到反射之间的高可靠性飞行时间。

为实现上述目的，本发明采用的技术方案如下：

本发明提供的一种基于FPGA的脉冲激光雷达装置，包括FPGA芯片，FPGA芯片内部署有激光发射器和激光收发模块，激光收发模块连接有光学镜头与APD模块，光学镜头与APD模块连接有光收发一体芯片，光收发一体芯片与FPGA芯片连接，光收发一体芯片还连接有反射信号优化电路；

FPGA芯片按照预设的发射频率控制激光发射器发射多组脉冲激光，每组脉冲激光经待测物体反射后形成一组反射脉冲信号，每组反射脉冲信号包含真实反射脉冲信号和假反射脉冲信号，反射脉冲信号经激光收发模块、光学镜头与APD模块接收后在光收发一体芯片中转化为电信号，反射信号优化电路对电信号进行放大和除噪再输出放大信号；FPGA芯片根据发射频率对多组脉冲激光对应的多组放大信号进行分组采集形成直方图，根据直方图得到真实反射脉冲信号并获得飞行时间的粗略计数，再基于粗略计数在FPGA芯片的进位链获取精细计数，最后根据粗略计数和精细计数得到激光发射到反射之间的飞行时间。

本发明的部分实施例中，一种基于FPGA的脉冲激光雷达装置还包括对外通信电路，对外通信电路与FPGA芯片连接，FPGA芯片中的飞行时间通过对外通信电路传输至外部微处理器或电脑进行显示或处理，通过处理得到待测距离。

本发明的部分实施例中，配置FPGA芯片中的脉冲激光发射时钟与处理时钟，脉冲激光发射时钟的频率对应脉冲激光发射时的发射频率，处理时钟的频率对应分组采集时采集速度的频率。

本发明的部分实施例中，处理时钟的频率大于脉冲激光发射时钟的频率。

本发明的部分实施例中，对于一次发射频率时间范围内N组脉冲激光对应的N组放大信号，每组放大信号中包含真实反射脉冲信号和假反射脉冲信号对应的待采样信号。

本发明的部分实施例中，在处理时钟的每个频率设定一个权值储存地址计数器，权值储存地址计数器的初始权值为0；当处理时钟一个频率采集到待采样信号，对应权值储存地址计数器的权值加1，重复操作完成第一组放大信号至第N组放大信号的采集并得到每组放大信号的第一直方图；将第一组放大信号至第N组放大信号的第一直方图中同一权值储存地址计数器的权值累加，得到第二直方图，第二直方图中权值累加为N对应的待采样信号为真实反射脉冲信号，权值累加不为N对应的待采样信号为假反射脉冲信号，假反射脉冲信号即为噪声信号。

本发明的部分实施例中，在处理时钟的每个频率设定一个权值储存地址计数器；对于第一组放大信号，当处理时钟一个频率采集到待采样信号，对应权值储存地址计数器计数一次，判断为连续并生成数据为1，当处理时钟一个频率未采集到待采样信号，对应权值储存地址计数器不计数，判断为非连续并生成数据为0，将生成的所有数据汇总为数据1并使用存储器进行存储；对于第二组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号和第二组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据2，将数据1更新为数据2并使用存储器进行存储；对于第三组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号、第二组放大信号和第三组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据3，将数据2更新为数据3并使用存储器进行存储；同理，对于第N组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号至第N组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据N，将第N-1组放大信号生成的数据N-1更新为数据N并使用存储器进行存储，基于数据N得到第三直方图；第三直方图中数据为1对应的待采样信号为真实反射脉冲信号，数据不为1对应的待采样信号为假反射脉冲信号，假反射脉冲信号即为噪声信号。

本发明的部分实施例中，使用相位偏移增大处理时钟的频率。

本发明的部分实施例中，使用两组相位偏移90度的时钟组成新的处理时钟。

与现有技术相比，本发明具有以下有益效果：

本发明减少了由于噪声影响的误差，更精确定位了反射信号，从而使获得的飞行时间更加精确；使用FPGA芯片进行控制和处理，大大简化系统结构，减小系统体积，而且降低了制造成本，并提升测量效率。

附图说明

图1为本发明结构示意图。

图2为本发明基于处理时钟的第一种采集方法图。

图3为本发明基于处理时钟的第一种采集方法得到的第二直方图。

图4为本发明基于处理时钟的第二种采集方法图。

图5为本发明基于处理时钟的第二种采集方法得到的第三直方图。

图6为本发明增大处理时钟的频率的示意图。

具体实施方式

术语解释：

FPGA芯片：现场可编程门阵列芯片；

APD：雪崩光电二极管。

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明进一步详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明公开的一种基于FPGA的脉冲激光雷达装置，包括FPGA芯片，FPGA芯片内部署有激光发射器和激光收发模块，激光收发模块连接有光学镜头与APD模块，光学镜头与APD模块连接有光收发一体芯片，光收发一体芯片与FPGA芯片连接，光收发一体芯片还连接有反射信号优化电路；

FPGA芯片按照预设的发射频率控制激光发射器发射多组脉冲激光，每组脉冲激光经待测物体反射后形成一组反射脉冲信号，每组反射脉冲信号包含真实反射脉冲信号和假反射脉冲信号，反射脉冲信号经激光收发模块、光学镜头与APD模块接收后在光收发一体芯片中转化为电信号，反射信号优化电路对电信号进行放大和除噪再输出放大信号；FPGA芯片根据发射频率对多组脉冲激光对应的多组放大信号进行分组采集形成直方图，根据直方图得到真实反射脉冲信号并获得飞行时间的粗略计数，再基于粗略计数在FPGA芯片的进位链获取精细计数，最后根据粗略计数和精细计数得到激光发射到反射之间的飞行时间。本发明公开的一种基于FPGA的脉冲激光雷达装置，还包括对外通信电路，对外通信电路与FPGA芯片连接，FPGA芯片中的飞行时间通过对外通信电路传输至外部微处理器或电脑进行显示或处理，通过处理得到待测距离。由于FPGA芯片的灵活性，可以配置网口、FMC、RS232等一系列通信模式传输给外部微处理器或者电脑。

除了基本的脉冲激光雷达装置的架构，更重要的是FPGA芯片内部的处理。作为优选，配置FPGA芯片中的脉冲激光发射时钟与处理时钟，脉冲激光发射时钟的频率对应脉冲激光发射时的发射频率，处理时钟的频率对应分组采集时采集速度的频率。脉冲激光发射时钟与处理时钟均在FPGA芯片中配置。作为更优选，处理时钟的频率大于脉冲激光发射时钟的频率。

脉冲激光发射时钟可以配置更换，但是在一次发射频率时间范围内即一轮测试中不得更改，以下使用4MHz举例。不超过量程情况下，由于发射的激光为一段短脉冲，以发射时间为起点，根据反射墙面（待测物体）距离的不同，反射信号可能在4MHz频率时间范围内的任意位置，即4MHz频率时间范围内任意位置会有反射回来的短脉冲。对于一次发射频率时间4MHz频率内的N组发射信号，发射信号对应所述脉冲激光，每组发射信号经待测物体反射后得到一组反射信号，反射信号对应所述反射脉冲信号，反射脉冲信号转化为电信号再经放大和除噪得到一组放大信号，每组放大信号中包含真实反射脉冲信号和假反射脉冲信号对应的待采样信号。在不改变反射墙面位置以及理想情况下，FPGA芯片应该只能识别到一组反射脉冲信号对应放大信号中的一次真实反射脉冲信号，但是由于噪声的存在，FPGA芯片可能识别到多次假反射脉冲信号，从而无法判读真实反射信号脉冲的位置。为此需要引入直方图的使用，保持反射墙面距离固定条件不变，反射脉冲信号返回的位置在4MHz频率时间范围内是固定的，而噪声在其内是完全随机的。

针对一次发射频率时间范围内的N组放大信号，使用处理时钟去采样。作为优选，本发明提供了基于处理时钟的第一种采集方法，如图2所示，在处理时钟的每个频率设定一个权值储存地址计数器，权值储存地址计数器的初始权值为0；当处理时钟一个频率采集到待采样信号，对应权值储存地址计数器的权值加1，这样一组反射信号脉冲就被记录，重复操作完成第一组放大信号至第N组放大信号的采集并得到每组放大信号的第一直方图；将第一组放大信号至第N组放大信号的第一直方图中同一权值储存地址计数器的权值累加，得到第二直方图，如图3所示。由于真实反射脉冲信号位置固定，对应一定有权值，即在第二直方图上为N倍权值，为此第二直方图中权值累加为N对应的待采样信号为真实反射脉冲信号，而噪声信号是随机的，即无法达到对应N倍权值，权值累加不为N对应的待采样信号为假反射脉冲信号，即噪声信号。权值储存地址计数器的一次累加权值也可设置为加n，对应的第二直方图中待采样信号的权值累加为时，该待采样信号为真实反射脉冲信号；权值累加不为的待采样信号为假反射脉冲信号。

对于N个权值数据的存储，一般情况下使用空间深度为N的存储器，当N值过大时，存储器的资源也同样开销巨大。不管是处理时钟的最大频率还是存储器资源，都是受FPGA本身限制的。因此为了减少FPGA开销，还需对直方图处理的相关算法进行优化。为了减少存储器资源的使用，优化对于N个权值数据的存储。

由于N组反射信号是一次发射频率时间范围内（例如一个4MHz内）间断到来的，不是同一时刻到来。作为优选，本发明提供了基于处理时钟的第二种采集方法，如图4所示，在处理时钟的每个频率设定一个权值储存地址计数器；对于第一组放大信号，当处理时钟一个频率采集到待采样信号，对应权值储存地址计数器计数一次，判断为连续并生成数据为1，当处理时钟一个频率未采集到待采样信号，对应权值储存地址计数器不计数，判断为非连续并生成数据为0，将生成的所有数据汇总为数据1并使用存储器进行存储。由于真实反射脉冲信号位置固定，而噪声信号是随机的，那么真实反射脉冲信号是连续且稳定存在的，即同一频率下权值储存地址计数器均会计数一次，而噪声信号在不同频率下被计数，即其采集的位置是随机变化。因此对于第二组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号和第二组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据2，将数据1更新为数据2并使用存储器进行存储；对于第三组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号、第二组放大信号和第三组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据3，将数据2更新为数据3并使用存储器进行存储；同理，对于第N组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号~第N组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据N，将第N-1组放大信号生成的数据N-1更新为数据N并使用存储器进行存储，基于数据N得到第三直方图，如图5所示；第三直方图中数据为1对应的待采样信号为真实反射脉冲信号，数据不为1对应的待采样信号为假反射脉冲信号，假反射脉冲信号即为噪声信号。这样就不需要完全存储深度为N的全部数据，只需使用远小于N的存储器，极端情况下可以只存储一组数据，最终数据结果即可反映真实反射脉冲信号，不需要使用大量存储器资源，大大节省了资源开销。

直方图虽然可以更精确定位真实反射脉冲信号位置，但是其精确性还与处理时钟的频率有关，处理时钟的频率越大，粗略计数的分辨率越高，即每计数一次的时间越短，所需精细计数的进位链资源量越低。而精细计数的作用是使用进位链来计数粗略计数分辨率达不到的地方，因此处理时钟的频率越高，精细计数所需的进位链资源就越少。所以，提高处理时钟频率可以大大节省资源开销。以上提升时钟频率的方式是为了应对FPGA本身的限制，因为FPGA根据芯片不同有自己的最大时钟设置限制，想要在设置限制的基础上再提升时钟频率就需要做一些等效处理，上面使用相位偏移方法进行扩频，相当于将FPGA可以设置最大时钟频率进行了提高。

为了提高处理时钟频率，提升粗略计数分辨率，作为优选，使用相位偏移增大处理时钟的频率。首先生成多路FPGA允许的最大处理时钟，即初始时钟，这些处理时钟虽然频率相同，但是可以设置按一定角度的相位偏移。相位偏移使相同频率的时钟上升下降沿错位，即通过初始时钟可以得到相同频率下的相位偏移时钟，这两者由于有相位差，上升沿与下降沿会出现错位，使用这两个时钟上升下降沿同一当作处理时钟去采样，这就是等效高频时钟，即等效于提升处理时钟的频率。作为更优选，如图4所示，使用两组相位偏移90度的时钟组成新的处理时钟：使用初始时钟和初始时钟相位偏移90度的时钟，即相位偏移时钟，组成等效高频时钟。

最后应说明的是：以上各实施例仅仅为本发明的较优实施例用以说明本发明的技术方案，而非对其限制，当然更不是限制本发明的专利范围；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围；也就是说，但凡在本发明的主体设计思想和精神上作出的毫无实质意义的改动或润色，其所解决的技术问题仍然与本发明一致的，均应当包含在本发明的保护范围之内；另外，将本发明的技术方案直接或间接的运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (5)

1.一种基于FPGA的脉冲激光雷达装置，其特征在于，包括FPGA芯片，FPGA芯片内部署有激光发射器和激光收发模块，激光收发模块连接有光学镜头与APD模块，光学镜头与APD模块连接有光收发一体芯片，光收发一体芯片与FPGA芯片连接，光收发一体芯片还连接有反射信号优化电路；

FPGA芯片按照预设的发射频率控制激光发射器发射多组脉冲激光，每组脉冲激光经待测物体反射后形成一组反射脉冲信号，每组反射脉冲信号包含真实反射脉冲信号和假反射脉冲信号，反射脉冲信号经激光收发模块、光学镜头与APD模块接收后在光收发一体芯片中转化为电信号，反射信号优化电路对电信号进行放大和除噪再输出放大信号；FPGA芯片根据发射频率对多组脉冲激光对应的多组放大信号进行分组采集形成直方图，根据直方图得到真实反射脉冲信号并获得飞行时间的粗略计数，再基于粗略计数在FPGA芯片的进位链获取精细计数，最后根据粗略计数和精细计数得到激光发射到反射之间的飞行时间；

配置FPGA芯片中的脉冲激光发射时钟与处理时钟，脉冲激光发射时钟的频率对应脉冲激光发射时的发射频率，处理时钟的频率对应分组采集时采集速度的频率；

对于一次发射频率时间范围内N组脉冲激光对应的N组放大信号，每组放大信号中包含真实反射脉冲信号和假反射脉冲信号对应的待采样信号；

在处理时钟的每个频率设定一个权值储存地址计数器；对于第一组放大信号，当处理时钟一个频率采集到待采样信号，对应权值储存地址计数器计数一次，判断为连续并生成数据为1，当处理时钟一个频率未采集到待采样信号，对应权值储存地址计数器不计数，判断为非连续并生成数据为0，将生成的所有数据汇总为数据1并使用存储器进行存储；对于第二组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号和第二组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据2，将数据1更新为数据2并使用存储器进行存储；对于第三组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号、第二组放大信号和第三组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据3，将数据2更新为数据3并使用存储器进行存储；同理，对于第N组放大信号，当处理时钟一个频率采集到待采样信号，且对应权值储存地址计数器在第一组放大信号至第N组放大信号均计数一次，判断为连续并生成数据为1，反之则判断为非连续并生成数据为0，将生成的所有数据汇总为数据N，将第N-1组放大信号生成的数据N-1更新为数据N并使用存储器进行存储，基于数据N得到第三直方图；第三直方图中数据为1对应的待采样信号为真实反射脉冲信号，数据不为1对应的待采样信号为假反射脉冲信号，假反射脉冲信号即为噪声信号；

使用相位偏移增大处理时钟的频率。

2.根据权利要求1所述的一种基于FPGA的脉冲激光雷达装置，其特征在于，还包括对外通信电路，对外通信电路与FPGA芯片连接，FPGA芯片中的飞行时间通过对外通信电路传输至外部微处理器或电脑进行显示或处理，通过处理得到待测距离。

3.根据权利要求1所述的一种基于FPGA的脉冲激光雷达装置，其特征在于，处理时钟的频率大于脉冲激光发射时钟的频率。

4.根据权利要求1所述的一种基于FPGA的脉冲激光雷达装置，其特征在于，在处理时钟的每个频率设定一个权值储存地址计数器，权值储存地址计数器的初始权值为0；当处理时钟一个频率采集到待采样信号，对应权值储存地址计数器的权值加1，重复操作完成第一组放大信号至第N组放大信号的采集并得到每组放大信号的第一直方图；将第一组放大信号至第N组放大信号的第一直方图中同一权值储存地址计数器的权值累加，得到第二直方图，第二直方图中权值累加为N对应的待采样信号为真实反射脉冲信号，权值累加不为N对应的待采样信号为假反射脉冲信号，假反射脉冲信号即为噪声信号。

5.根据权利要求1所述的一种基于FPGA的脉冲激光雷达装置，其特征在于，使用两组相位偏移90度的时钟组成新的处理时钟。