CN118486719A - 一种叠层结构的级联型氮化镓功率器件及其制备方法 - Google Patents
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Abstract
本发明公开一种叠层结构的级联型氮化镓功率器件及其制备方法，氮化镓功率器件包括：增强型硅基MOSFET芯片、耗尽型GaN HEMT芯片和封装框架；增强型硅基MOSTET芯片的源极与耗尽型GaN HEMT芯片层叠设置，且位于增强型硅基MOSFET芯片的第二表面的漏极与位于耗尽型GaN HEMT芯片第一表面的源极电气连接，耗尽型GaN HEMT芯片的源极和栅极位于耗尽型GaN HEMT芯片的第一表面，漏极位于耗尽型GaN HEMT芯片的第二表面，将增强型硅基MOSTET芯片和耗尽型GaN HEMT芯片层叠设置，相比于采用二维平面的方式封装可减小器件面积，由于位于增强型硅基MOSFET芯片的第二表面的漏极与位于耗尽型GaN HEMT芯片的第一表面的源极直接接触，相比于采用引线连接，可以减少封装连线，降低寄生电感。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种叠层结构的级联型氮化镓功率器件及其制备方法。
背景技术
氮化镓具有禁带宽度宽、击穿场强高、电子饱和漂移速度快等一系列优点，与SiC材料一起作为第三代功率半导体材料的主要代表。
GaN HEMT(高电子迁移率晶体管)芯片可分为增强型(E-mode)和耗尽型(D-mode)两种类型。E-Mode型的GaN HEMT的漏极D和源极S之间处于常闭状态，而D-Mode型的GaNHEMT的漏极D和源极S之间由于二维电子气的作用处于常开的状态。在电力电子的电路拓扑结构中，要求开关器件处于常闭状态，常开状态的器件要求复杂的驱动控制电路，所以对于D-mode型的GaN HEMT芯片需要与增强型硅基MOSFET芯片通过Cascode(级联)的连接方式变成E-mode型的氮化镓芯片。
现有技术中，通常将D-mode型的GaN HEMT芯片与增强型硅基MOSFET芯片采用二维平面的方式封装，占用面积较大、封装连线较多、寄生电感较大。
发明内容
本发明提供一种叠层结构的级联型氮化镓功率器件及其制备方法，用以解决现有技术中存在的级联型氮化镓功率器件的占用面积大、封装连线较多、寄生电感较大的问题。
第一方面，本申请提供一种叠层结构的级联型氮化镓功率器件，包括：增强型硅基MOSFET芯片、耗尽型GaN HEMT芯片和封装框架；
所述封装框架的基岛、所述耗尽型GaN HEMT芯片和增强型硅基MOSFET芯片依次层叠设置，且所述封装框架的基岛与位于所述耗尽型GaN HEMT芯片的第二表面的漏极电气连接，所述增强型硅基MOSFET芯片的第二表面与位于所述耗尽型GaN HEMT芯片的第一表面的源极电气连接；
所述增强型硅基MOSTET芯片的源极与所述耗尽型GaN HEMT芯片的栅极和所述封装框架的第一引脚电气连接，所述增强型硅基MOSFET芯片的栅极与所述封装框架的第二引脚电气连接；
其中，所述耗尽型GaN HEMT芯片的源极和所述耗尽型GaN HEMT芯片的栅极位于所述耗尽型GaN HEMT芯片的第一表面，所述耗尽型GaN HEMT芯片的漏极位于所述耗尽型GaNHEMT芯片的第二表面；
所述封装框架的第三引脚与所述封装框架的基岛电气连接。
在一种可能的实现方式中，所述增强型硅基MOSTET芯片的源极与所述耗尽型GaNHEMT芯片的栅极和所述封装框架的第一引脚通过铜夹片电气连接。
在一种可能的实现方式中，所述增强型硅基MOSFET芯片的栅极与所述封装框架的第二引脚通过铜夹片电气连接。
在一种可能的实现方式中，位于所述增强型硅基MOSFET芯片的第二表面的漏极与位于所述耗尽型GaN HEMT芯片的第一表面的源极通过导电材料焊接或粘接。
第二方面，本申请提供一种如第一方面任一所述的叠层结构的级联型氮化镓功率器件的制作方法，包括：
将耗尽型GaN HEMT芯片的第二表面与封装框架的基岛电气连接；
将位于增强型硅基MOSTET芯片的第二表面的漏极与所述耗尽型GaN HEMT芯片的第一表面的源极电气连接；
将所述封装框架的第二引脚与所述增强型硅基MOSTET芯片的栅极电气连接，以及将所述封装框架的第一引脚与所述增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接；
其中，所述耗尽型GaN HEMT芯片的源极和所述耗尽型GaN HEMT芯片的栅极位于所述耗尽型GaN HEMT芯片的第一表面，所述耗尽型GaN HEMT芯片的漏极位于所述耗尽型GaNHEMT芯片的第二表面；
所述封装框架的基岛与所述封装框架的第三引脚电气连接。
在一种可能的实现方式中，将所述封装框架的第二引脚与所述增强型硅基MOSTET芯片的栅极电气连接，包括：
将所述封装框架的第二引脚通过铜夹片与所述增强型硅基MOSTET芯片的栅极电气连接。
在一种可能的实现方式中，将所述封装框架的第一引脚与所述增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接，包括：
将所述封装框架的第二引脚通过铜夹片与所述增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接。
在一种可能的实现方式中，将耗尽型GaN HEMT芯片的第二表面与封装框架的基岛电气连接，包括：
将所述封装框架的基岛通过导电材料与所述耗尽型GaN HEMT芯片的第二表面焊接或粘接。
在一种可能的实现方式中，将位于增强型硅基MOSTET芯片的第二表面的漏极与所述耗尽型GaN HEMT芯片的第一表面的源极电气连接，包括：
将位于所述增强型硅基MOSFET芯片的第二表面的漏极通过导电材料与所述耗尽型GaN HEMET芯片的第一表面的源极焊接或粘接。
在一种可能的实现方式中，通过下列方法制作所述耗尽型GaN HEMT芯片：
在衬底的第一表面完成氮化镓外延的生长，形成外延层；
在所述外延层表面生成栅介质层；
采用通孔工艺刻蚀所述衬底的背离所述第一表面的第二表面至所述外延层，形成漏极连接孔；
在所述漏极连接孔边缘形成第一介质层；
在所述漏极连接孔内填充导电材料，并刻蚀掉所述衬底的第二表面的导电材料；
刻蚀所述栅介质层，形成源极窗口和漏极窗口，并沉积源漏金属；
对所述源漏金属进行刻蚀，得到源极和漏极；
在所述栅介质层表面形成多层第二介质层；
对所述多层第二介质层进行刻蚀，得到栅极窗口和场板窗口；
在所述栅极窗口和所述场板窗口内沉积第一金属，并进行刻蚀，得到栅极和场板；
沉积第三介质层；
刻蚀所述第三介质层和所述多层第二介质层，形成源极连接孔，以及刻蚀第三介质层，形成栅极连接孔；
在所述源极连接孔和所述栅极连接孔沉积第二金属，并进行刻蚀，形成源极焊盘和栅极焊盘；
在所述衬底的所述第二表面沉积第三金属，形成漏极焊盘。
本发明有益效果如下：
本申请提供的一种叠层结构的级联型氮化镓功率器件及其制备方法，该氮化镓功率器件包括：增强型硅基MOSFET芯片、耗尽型GaN HEMT芯片和封装框架；封装框架的基岛、耗尽型GaN HEMT芯片和增强型硅基MOSFET芯片依次层叠设置，且封装框架的基岛与耗尽型GaN HEMT芯片的第二表面电气连接，位于增强型硅基MOSFET芯片的第二表面的漏极与位于耗尽型GaN HEMT芯片的第一表面的源极电气连接；增强型硅基MOSTET芯片的源极与耗尽型GaN HEMT芯片的栅极和封装框架的第一引脚电气连接，作为级联型氮化镓功率器件的源极，增强型硅基MOSFET芯片的漏极与耗尽型GaN HEMT芯片的源极电气连接，增强型硅基MOSFET芯片的栅极与封装框架的第二引脚电气连接，作为级联型氮化镓功率器件的栅极；其中，耗尽型GaN HEMT芯片的源极和栅极位于耗尽型GaN HEMT芯片的第一表面，耗尽型GaNHEMT芯片的漏极位于耗尽型GaN HEMT芯片的第二表面，封装框架的基岛和封装框架的第三引脚电气连接，作为级联型氮化镓功率器件的漏极。由于耗尽型GaN HEMT芯片的源极和栅极位于耗尽型GaN HEMT芯片的第一表面，漏极位于耗尽型GaN HEMT芯片的第二表面，增强型硅基MOSFET芯片与耗尽型GaN HEMT芯片层叠设置，且位于增强型硅基MOSFET芯片的第二表面的漏极与位于耗尽型GaN HEMT芯片的第一表面的源极电气连接，层叠设置的氮化镓功率器件相比于采用二维平面的方式封装可减小器件面积，此外，由于增强型硅基MOSFET芯片的漏极和耗尽型GaN HEMT芯片的源极直接接触，相比于采用引线连接，可以减少封装连线，降低寄生电感。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种叠层结构的级联型氮化镓功率器件的结构示意图；
图2为本发明实施例提供的一种级联型氮化镓功率器件的等效电路图；
图3为本发明实施例提供的一种叠层结构的级联型氮化镓功率器件的剖面图；
图4为本发明实施例提供的另一种叠层结构的级联型氮化镓功率器件的结构示意图；
图5为本发明实施例提供的一种叠层结构的级联型氮化镓功率器件的制备方法流程示意图；
图6为本发明实施例提供的一种耗尽型GaN HEMT芯片的制备流程示意图；
图7为发明实施例提供的一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图8为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图9为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图10为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图11为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图12为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图13为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图14为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图15为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图16为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图17为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图18为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图19为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图20为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图21为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图22为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图23为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图24为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图25为发明实施例提供的另一种制备耗尽型GaN HEMT芯片的过程的结构示意图；
图标：
1-衬底；2-外延层；201-AlN形核层；202-GaN外延层；203-AlGaN势垒层；3-栅介质层；4-漏极连接孔；5-第一介质层；6-导电材料；7-源极窗口；8-栅极窗口；9-源漏金属；10-源极；11-漏极；12-第二介质层；14-栅极窗口；15-场板窗口；16-第一金属；17-第三介质层；18-源极连接孔；19-栅极连接孔；20-第二金属；21-源极焊盘；22-栅极焊盘；23-漏极焊盘；25-隔离区；26-第四介质层；111-第一引脚；112-第二引脚；113-第三引脚；114-基到；121-铜夹片；122-引线。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
随着科技和社会发展水平的提高，对更高性能的器件具有越来越高的需求，GaN器件在国防和民用领域都具有非常广阔的应用前景，在电力电子领域中可进一步提高电力电子系统的效率及减小体积、降低制造成本。
常用的P GaN增强型的GaN HEMT芯片的制造工艺较耗尽型的更复杂，阈值电压低，其完全导通所需要的驱动电压与栅极击穿电压接近，对驱动电路要求高，可靠性风险相对较大，使其在中高压的工业应用领域受限。而耗尽型的GaN HEMT芯片具有更好的稳定性和更成熟的制备工艺，采用增强型硅基MOSFET芯片与耗尽型GaN HEMT芯片制备共源共栅的级联型结构，即级联型氮化镓功率器件，解决了目前增强型P GaN的栅极可靠性问题，有利于在较高电压的工业应用领域应用。
相关技术中提供的级联型氮化镓功率器件采用二维平面放置，两颗芯片占用面积大，不利于封装布局，同时由于连接两颗芯片的封装连线较多，导致寄生电感较大。
基于上述技术问题，本发明提供一种叠层结构的级联型氮化镓功率器件，如图1所示，该级联型氮化镓功率器件包括：增强型硅基MOSFET芯片T1、耗尽型GaN HEMT芯片T2和封装框架；
封装框架的基岛114、耗尽型GaN HEMT芯片T2和增强型硅基MOSFET芯片T1依次层叠设置，且封装框架的基岛114与耗尽型GaN HEMT芯片T2的第二表面电气连接，位于增强型硅基MOSFET芯片T1的第二表面的漏极D1与位于耗尽型GaN HEMT芯片T2的第一表面的源极S2电气连接；
增强型硅基MOSTET芯片T1的源极S1与耗尽型GaN HEMT芯片T2的栅极G2和封装框架11的第一引脚111电气连接，作为级联型氮化镓功率器件的源极S，增强型硅基MOSFET芯片T1的漏极D1与耗尽型GaN HEMT芯片T2的源极S2电气连接，增强型硅基MOSFET芯片T1的栅极G1与封装框架11的第二引脚112电气连接，作为级联型氮化镓功率器件的栅极G；
其中，耗尽型GaN HEMT芯片T2的源极S2和栅极G2位于耗尽型GaN HEMT芯片T2的第一表面，耗尽型GaN HEMT芯片T2的漏极D2位于耗尽型GaN HEMT芯片T2的第二表面，封装框架的基岛114和封装框架的第三引脚113电气连接，作为级联型氮化镓功率器件的漏极D。
本申请实施例中，增强型硅基MOSFET芯片T1的源极S1和栅极G1位于增强型硅基MOSFET芯片T1的第一表面，增强型硅基MOSFET芯片T1的漏极D1位于增强型硅基MOSFET芯片T1的第二表面。
由于耗尽型GaN HEMT芯片T2的源极S2和栅极G2位于耗尽型GaN HEMT芯片T2的第一表面，漏极D2位于耗尽型GaN HEMT芯片T2的第二表面，增强型硅基MOSFET芯片T1与耗尽型GaN HEMT芯片T2层叠设置，且位于增强型硅基MOSFET芯片T1的第二表面的漏极D1与位于耗尽型GaN HEMT芯片T2的第一表面的源极S2电气连接，层叠设置的氮化镓功率器件相比于采用二维平面的方式封装可减小器件面积，此外，由于增强型硅基MOSFET芯片T1的漏极D1和耗尽型GaN HEMT芯片T2的源极S2直接接触，相比于采用引线连接，可以减少封装连线，降低寄生电感。
在一种实施例中，增强型硅基MOSFET芯片T1为低压增强型硅基MOSFET芯片，耗尽型GaN HEMT芯片T2为高压耗尽型GaN HEMT芯片。
本申请实施例中增强型硅基MOSTET芯片T1的源极S1与耗尽型GaN HEMT芯片T2的栅极G2和封装框架的第一引脚111电气连接，形成级联型氮化镓功率器件的源极S；耗尽型GaN HEMT芯片T2的漏极D2与封装框架的基岛114电气连接，封装框架的第三引脚113和封装框架的基岛114电气连接，形成级联型氮化镓功率器件的漏极D；增强型硅基MOSFET芯片T1的栅极G1与封装框架的第二引脚112电气连接，形成级联型氮化镓功率器件的栅极G。
如图2所示，为本申请实施例提供的一种级联型氮化镓功率器件的等效电路图，左侧为垂直结构的增强型硅基MOSFET芯片T1，增强型硅基MOSFET芯片T1包括栅极G1、源极S1和漏极D1。右侧为耗尽型GaN HEMT芯片T2，该耗尽型GaN HEMT芯片T2包括栅极G2、源极S2和漏极D2。级联型氮化镓功率器件的输入/输出端口包括栅极G(相当于G1)、源极S(相当于S1和G2)和漏极D(相当于D2)，封装内部D1和S2形成电连接，S1和G2形成电连接。
如图3所示，为本申请实施例提供的一种叠层结构的级联型氮化镓功率器件的剖面结构示意图，从图3中可以看出，增强型硅基MOSFET芯片T1的源极S1和增强型硅基MOSFET芯片T1的栅极G1位于增强型硅基MOSFET芯片T1的第一表面，增强型硅基MOSFET芯片T1的漏极D1位于增强型硅基MOSFET芯片T1的第二表面；耗尽型GaN HEMT芯片T2的源极S1和耗尽型GaN HEMT芯片T2的栅极G2(图3中未示出)位于耗尽型GaN HEMT芯片T2的第一表面，耗尽型GaN HEMT芯片T2的漏极D2位于耗尽型GaN HEMT芯片T2的第二表面。
从图3中还可以看出，封装框架的基岛114、增强型硅基MOSFET芯片T1与耗尽型GaNHEMT芯片T2层叠设置，且封装框架的基岛114与耗尽型GaN HEMT芯片T2的漏极D2电气连接，增强型硅基MOSFET芯片T1的漏极D1与耗尽型GaN HEMT芯片T2的源极S2电气连接，具体的，封装框架的基岛114与耗尽型GaN HEMT芯片T2的漏极D2通过导电材料焊接或粘接，增强型硅基MOSFET芯片T1的漏极D1与耗尽型GaN HEMT芯片的源极S2通过导电材料焊接或粘接，即层叠设置的封装框架的基岛114、耗尽型GaN HEMT芯片T2和增强型硅基MOSFET芯片T1，均采用直接接触的电气连接，可以减少封装连线，降低寄生电感。
在一种实施例中，如图1所示，增强型硅基MOSTET芯片T1的源极S1与耗尽型GaNHEMT芯片T2的栅极G2通过铜夹片121电气连接，并通过铜夹片121与封装框架的第一引脚111电气连接。
增强型硅基MOSFET芯片T1的栅极G1与封装框架的第二引脚112通过铜夹片121电气连接。
本申请实施例中，铜夹片可以提供大电路通路，同时利用其较大的表面积提供辅助散热的作用。
在具体实施中，如图1所示，封装框架可以采用铜金属框架，封装框架的基岛114与第三引脚113相连，并设为该级联型氮化镓功率器件的漏极D引脚，封装框架的第二引脚112设为该级联型氮化镓功率器件的栅极G引脚，封装框架的第一引脚111设为该级联型氮化镓功率器件的源极S引脚。
在另一种实施例中，如图4所示，增强型硅基MOSTET芯片T1的源极S1与耗尽型GaNHEMT芯片T2的栅极G2和封装框架的第一引脚111通过引线122电气连接。
增强型硅基MOSFET芯片T1的栅极G1与封装框架的第二引脚112通过引线122电气连接。
其中，引线122可以为铜线，也可以为铝线，铜线或者铝线线径及数量满足相关的电流要求即可。
本申请实施例提供的层叠结构的级联型氮化镓功率器件，耗尽型GaN HEMT芯片T2的漏极D2的焊盘(pad)设置于耗尽型GaN HEMT芯片T2的背面，也就是耗尽型GaN HEMT芯片T2的第二表面，耗尽型GaN HEMT芯片T2的背面的漏极D2通过导电材料焊接或粘接到封装框架的基岛114上，封装框架的第三引脚113直接与封装框架的基岛114作为一个整体，从而实现框架漏极引脚的电气连接。
本申请实施例中的封装框架的基岛114处可以镀有金属材料，比如银材料。
基于同一发明构思，本发明实施例还提供了一种叠层结构的级联型氮化镓功率器件的制备方法，该制备方法的实现原理与前述叠层结构的级联型氮化镓功率器件的实现原理类似，该制备方法的具体实现方式可以参见前述叠层结构的级联型氮化镓功率器件的实施例，重复之处不再赘述。
具体地，如图5所示，为本发明实施例提供的一种叠层结构的级联型氮化镓功率器件的制备方法，具体包括如下步骤：
S501、将耗尽型GaN HEMT芯片的第二表面与封装框架的基岛电气连接；
S502、将位于增强型硅基MOSTET芯片的第二表面的漏极与所述耗尽型GaN HEMT芯片的第一表面的源极电气连接；
S503、将所述封装框架的第二引脚与所述增强型硅基MOSFET芯片的栅极电气连接，以及将所述封装框架的第一引脚与所述增强型硅基MOSFET芯片的源极和所述耗尽型GaN HEMT芯片的栅极电气连接；
其中，所述耗尽型GaN HEMT芯片的源极和所述耗尽型GaN HEMT芯片的栅极位于所述耗尽型GaN HEMT芯片的第一表面，所述耗尽型GaN HEMT芯片的漏极位于所述耗尽型GaNHEMT芯片的第二表面；
所述封装框架的基岛与所述封装框架的第三引脚电气连接。
在实施中，增强型硅基MOSFET芯片的源极和增强型硅基MOSFET芯片的栅极位于增强型硅基MOSFET芯片的第一表面，增强型硅基MOSFET芯片的漏极位于增强型硅基MOSFET芯片的第二表面。
在一种实施例中，将所述封装框架上的第二引脚与所述增强型硅基MOSTET芯片的栅极电气连接，包括：
将所述封装框架的第二引脚通过铜夹片与所述增强型硅基MOSTET芯片的栅极电气连接。
在一种实施例中，将所述封装框架的第一引脚与所述增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接，包括：
将所述封装框架的第一引脚通过铜夹片与所述增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接。
本申请实施例中，通过铜夹片可以提供大电路通路，同时利用其较大的表面积提供辅助散热的作用。
在另一种实施例中，将封装框架的第二引脚还可以通过引线与增强型硅基MOSTET芯片的栅极电气连接，将封装框架的第一引脚还可以通过引线与增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接。
本申请实施例中的耗尽型GaN HEMT芯片的源极与耗尽型GaN HEMT芯片的栅极位于耗尽型GaN HEMT芯片的第一表面，耗尽型GaN HEMT芯片的漏极位于耗尽型GaN HEMT芯片的第二表面，如图7～图25所示，为本申请实施例提供的耗尽型GaN HEMT芯片的制备过程中的结构示意图，结合图7～图25所示的耗尽型GaN HEMT芯片的制备过程中的结构示意图，对本发明实施例提供的一种耗尽型GaN HEMT芯片的制备方法进行详细说明。
如图6所示，为本发明实施例提供的一种耗尽型GaN HEMT芯片的制备流程示意图，具体包括如下步骤：
S601、在衬底的第一表面完成氮化镓外延的生长，形成外延层；
如图7所示，准备一衬底1，该衬底1可以为Si衬底、SiC衬底、蓝宝石衬底等，在该衬底1上依次生长AlN形核层201、GaN外延层202和AlGaN势垒层203，其中，AlN形核层201、GaN外延层202和AlGaN势垒层203为外延层2。
S602、在所述外延层表面生成栅介质层；
如图8所示，在外延层2的AlGaN势垒层203的表面生成栅介质层3。
在具体实施中，生成栅介质层3后，可以在隔离区域进行离子注入，形成隔离区24。
如图25所示，首先通过涂胶、曝光、显影工艺，定义出隔离区域，然后在隔离区域通过离子注入等形成隔离区24，在具体实施中，隔离区24也可以通过采用台面刻蚀加填充截止实现。
S603、采用通孔工艺刻蚀所述衬底至所述外延层，形成漏极连接孔；
如图9所示，将衬底1翻面，采用通孔工艺，由衬底1的背离第一表面的第二表面开始刻蚀，刻蚀至外延层2的AlGaN势垒层203，形成漏极连接孔4。
将衬底1翻面后，可以对衬底1进行减薄处理，将衬底1减薄一定厚度(约50um～500um左右)，并对其进行表面清洗。
对衬底1进行表面清洗后，在衬底1的第二表面形成一层介质层，如图25所示的第四介质层26，形成了第四介质层26后，采用通孔工艺刻蚀第四介质层26和衬底1至外延层2，形成漏极连接孔4。
形成漏极连接孔4的过程中，刻蚀第四介质层26、衬底1和外延层2，刻蚀至外延层2的AlGaN势垒层203。
S604、在所述漏极连接孔的边缘形成第一介质层；
如图10所示，在漏极连接孔4的边缘形成第一介质层5，第二介质层5的作用为防止金属通过衬底等层漏电。
需要说明的是，在漏极连接孔4的边缘形成第一介质层5的过程中，会在衬底1的背离第一表面的第二表面也会形成第一介质层5，如图10所示。
S605、在所述漏极连接孔内填充导电材料，并刻蚀掉所述第一介质层的表面的导电材料；
如图11所示，在漏极连接孔4内填充导电材料6，在漏极连接孔4内填充导电材料6的过程中，在第一介质层5的表面也会存在导电材料6。
如图12所示，刻蚀掉第一介质层5的表面的导电材料6。
需要说明的是，本申请实施例中的导电材料6为高温导电材料。
S606、刻蚀所述栅介质层，形成源极窗口和漏极窗口，并沉积源漏金属；
如图13所示，将晶圆再翻面，通过光刻刻蚀等工艺，刻蚀栅介质层3和外延层2的AlGaN势垒层203，形成源极窗口4和栅极窗口5；
如图14所示，在源极窗口7和栅极窗口8内，沉积源漏金属9。
S607、对源漏金属进行刻蚀，得到源极和漏极；
如图15所示，通过光刻、刻蚀、退火工艺，将栅介质层表面的源漏金属9刻蚀掉，得到源极10和漏极11。
S608、在所述栅介质层表面形成多层第二介质层；
需要说明的是，本申请实施例中的多层包括两层，比如，可以在栅介质层表面形成两层第二介质层，也可以在栅介质层表面形成三层第二介质层，还可以在栅介质层表面形成四层第二介质层。各个第二介质层的材质不同。与栅介质层3直接接触的第二介质层12起保护源极表面和漏极表面的作用。其他第二介质层12用于刻蚀出场板的台阶。
如图16所示，在栅介质层3表面形成三层第二介质层12。
S609、对所述多层第二介质层进行刻蚀，得到栅极窗口和场板窗口。
如图17所示，通过光刻刻蚀等工艺，对三层第二介质层12进行刻蚀，得到栅极窗口14和场板窗口15。其中，图17中，刻蚀与栅介质层3接触的第二介质层12得到的窗口为栅极窗口14，刻蚀其他第二介质层12得到的阶梯状的窗口为场板窗口15。
需要说明的是，本申请实施例中的场板窗口可以包括一层台阶，也可以包括多层台阶，如图17所示，该场板窗口15包括两层台阶。
S610、在所述栅极窗口和所述场板窗口内沉积第一金属，并进行刻蚀，得到栅极和场板；
如图18所示，在栅极窗口14和场板窗口15内沉积第一金属16。
如图19所示，通过光刻刻蚀等工艺，对第一金属16进行刻蚀，得到栅极和场板。
当场板窗口包括多层台阶时，通过光刻刻蚀等工艺，对第一金属进行刻蚀时，得到多层场板。
S611、沉积第三介质层；
如图20所示，沉积第三介质层17。第三介质层17用于保护栅极及场板。
S612、刻蚀所述第三介质层和所述多层第二介质层，形成源极连接孔，以及刻蚀第三介质层，形成栅极连接孔；
如图21所示，通过光刻刻蚀等工艺，刻蚀第三介质层17和多层第二介质层12，形成源极连接孔18，刻蚀第三介质层17，形成栅极连接孔19。
S613、在所述源极连接孔和所述栅极连接孔沉积第二金属，并进行刻蚀，形成源极焊盘和栅极焊盘；
如图22所示，在源极连接孔18和栅极连接孔19沉积第二金属20。
如图23所示，刻蚀第二金属20，形成源极焊盘21和栅极焊盘22。形成源极焊盘21和栅极焊盘22后，可以对表面钝化、旋涂PI胶、烘烤，然后进行PI显影及开口，漏出源极焊盘和栅极焊盘。漏出源极焊盘和栅极焊盘后，可以贴膜对其进行保护。
S614、在所述衬底的所述第二表面沉积第三金属，形成漏极焊盘。
如图24所示，在衬底1的第二表面沉积第三金属，形成漏极焊盘23。
本发明实施例中，耗尽型GaN HEMT芯片的漏极置于芯片的第二表面，通过导电材料焊接或粘接到封装框架的基岛上，耗尽型GaN HEMT芯片的源极和栅极置于芯片的第一表面，耗尽型GaN HEMT芯片的源极通过导电材料焊接或粘接到增强型硅基MOSFET芯片的第二表面，其中，增强型硅基MOSFET芯片的漏极置于增强型硅基MOSFET芯片的第二表面，从而减小级联型氮化镓功率器件的面积，减少封装引线，降低寄生电感，同时封装框架的第三引脚直接与封装框架的基岛形成一个整体，从而实现封装框架的第三引脚和封装框架的基岛的电气连接，封装框架上对应的焊接或粘接的框架基岛处可以镀银表面处理。
耗尽型GaN HEMT芯片和增强型硅基MOSFET芯片采用叠层结构，可以有效减小级联型氮化镓功率器件的布局空间和减少连接线。封装框架可采用铜金属框架，封装框架的基岛与整体封装的右侧引脚相连，并设置为级联型氮化镓功率器件的漏极D，整体封装的左边引脚设为级联型氮化镓功率器件的栅极G，中间引脚设置为级联型氮化镓功率器件的源极S。
在具体实施中，增强型硅基MOSFET芯片的源极和耗尽型GaN HEMT芯片的栅极形成电连接，并通过铜夹片和封装框架的第一引脚形成电连接，作为级联型氮化镓功率器件的源极S引脚，增强型硅基MOSFET芯片的栅极也可以通过铜夹片相连到封装框架的第二引脚，作为级联型氮化镓功率器件的栅极G引脚，铜夹片除了提供较大的电流通流能力外，还可以利用其较大的表面积有效散热。
封装框架的基岛与右端引脚相连为一个整体，并设置为级联型氮化镓功率器件的漏极引脚，左边两引脚分别设为级联型氮化镓功率器件的栅极引脚和源极引脚，栅极引脚与源极引脚与漏极引脚通过筋水平连接，最后封装完成后切断，使各引脚隔离。
耗尽型GaN HEMT芯片可以通过银浆等烧结工艺与封装框架粘接在一起，平面结构的漏极设置在耗尽型GaN HEMT芯片的背部，将平面的耗尽型GaN HEMT芯片转化为类似垂直的结构，耗尽型GaN HEMT芯片的正面除了包括栅极焊盘外，其余面积均可作为源极焊盘。
在将完成叠封形成电气连接后的级联型氮化镓功率器件，最后通过高导热的塑封材料封装完成，同时切断各引脚之间连接的筋，基本完成整个器件的封装。
本申请实施例通过采用叠层封装结构，缩小了芯片的封装面积，可以在相同面积的封装框架上布局更大面积的芯片，同时省去了多块DBC板，较大程度降低了封装成本，节约了DBC占用的面积。通过将耗尽型GaN HEMT芯片的漏极焊盘置于背面，增大焊盘面积，增加芯片的散热能力，使得芯片能够承载更大的电流，减少了电极间引线，减少寄生电感；通过正面电极采用铜夹片连接，进一步增加热传导，提升散热能力，降低引线寄生电感。
本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种叠层结构的级联型氮化镓功率器件，其特征在于，包括：增强型硅基MOSFET芯片、耗尽型GaN HEMT芯片和封装框架；
所述封装框架的基岛、所述耗尽型GaN HEMT芯片和增强型硅基MOSFET芯片依次层叠设置，且所述封装框架的基岛与位于所述耗尽型GaN HEMT芯片的第二表面的漏极电气连接，所述增强型硅基MOSFET芯片的第二表面与位于所述耗尽型GaN HEMT芯片的第一表面的源极电气连接；
所述增强型硅基MOSTET芯片的源极与所述耗尽型GaN HEMT芯片的栅极和所述封装框架的第一引脚电气连接，所述增强型硅基MOSFET芯片的栅极与所述封装框架的第二引脚电气连接；
其中，所述耗尽型GaN HEMT芯片的源极和所述耗尽型GaN HEMT芯片的栅极位于所述耗尽型GaN HEMT芯片的第一表面，所述耗尽型GaN HEMT芯片的漏极位于所述耗尽型GaN HEMT芯片的第二表面；
所述封装框架的第三引脚与所述封装框架的基岛电气连接。
2.如权利要求1所述的功率器件，其特征在于，所述增强型硅基MOSTET芯片的源极与所述耗尽型GaN HEMT芯片的栅极和所述封装框架的第一引脚通过铜夹片电气连接。
3.如权利要求1所述的功率器件，其特征在于，所述增强型硅基MOSFET芯片的栅极与所述封装框架的第二引脚通过铜夹片电气连接。
4.如权利要求1所述的功率器件，其特征在于，所述封装框架的基岛与所述耗尽型GaNHEMT芯片的第二表面通过导电材料焊接或粘接。
5.如权利要求1～4任一所述的功率器件，其特征在于，位于所述增强型硅基MOSFET芯片的第二表面的漏极与位于所述耗尽型GaN HEMT芯片的第一表面的源极通过导电材料焊接或粘接。
6.一种如权利要求1～5任一所述的叠层结构的级联型氮化镓功率器件的制备方法，其特征在于，包括：
将耗尽型GaN HEMT芯片的第二表面与封装框架的基岛电气连接；
将位于增强型硅基MOSTET芯片的第二表面的漏极与所述耗尽型GaN HEMT芯片的第一表面的源极电气连接；
将所述封装框架的第二引脚与所述增强型硅基MOSTET芯片的栅极电气连接，以及将所述封装框架的第一引脚与所述增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接；
其中，所述耗尽型GaN HEMT芯片的源极和所述耗尽型GaN HEMT芯片的栅极位于所述耗尽型GaN HEMT芯片的第一表面，所述耗尽型GaN HEMT芯片的漏极位于所述耗尽型GaN HEMT芯片的第二表面；
所述封装框架的基岛与所述封装框架的第三引脚电气连接。
7.如权利要求6所述的方法，其特征在于，将所述封装框架的第二引脚与所述增强型硅基MOSTET芯片的栅极电气连接，包括：
将所述封装框架的第二引脚通过铜夹片与所述增强型硅基MOSTET芯片的栅极电气连接。
8.如权利要求6所述的方法，其特征在于，将所述封装框架的第一引脚与所述增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接，包括：
将所述封装框架的第二引脚通过铜夹片与所述增强型硅基MOSTET芯片的源极和耗尽型GaN HEMT芯片的栅极电气连接。
9.如权利要求6所述的方法，其特征在于，将耗尽型GaN HEMT芯片的第二表面与封装框架的基岛电气连接，包括：
将所述封装框架的基岛通过导电材料与所述耗尽型GaN HEMT芯片的第二表面焊接或粘接。
10.如权利要求6所述的方法，其特征在于，将位于增强型硅基MOSTET芯片的第二表面的漏极与所述耗尽型GaN HEMT芯片的第一表面的源极电气连接，包括：
将位于所述增强型硅基MOSFET芯片的第二表面的漏极通过导电材料与所述耗尽型GaNHEMET芯片的第一表面的源极焊接或粘接。
11.如权利要求6～10任一所述的方法，其特征在于，通过下列方法制作所述耗尽型GaNHEMT芯片：
在衬底的第一表面完成氮化镓外延的生长，形成外延层；
在所述外延层表面生成栅介质层；
采用通孔工艺刻蚀所述衬底的背离所述第一表面的第二表面至所述外延层，形成漏极连接孔；
在所述漏极连接孔边缘形成第一介质层；
在所述漏极连接孔内填充导电材料，并刻蚀掉所述衬底的第二表面的导电材料；
刻蚀所述栅介质层，形成源极窗口和漏极窗口，并沉积源漏金属；
对所述源漏金属进行刻蚀，得到源极和漏极；
在所述栅介质层表面形成多层第二介质层；
对所述多层第二介质层进行刻蚀，得到栅极窗口和场板窗口；
在所述栅极窗口和所述场板窗口内沉积第一金属，并进行刻蚀，得到栅极和场板；
沉积第三介质层；
刻蚀所述第三介质层和所述多层第二介质层，形成源极连接孔，以及刻蚀第三介质层，形成栅极连接孔；
在所述源极连接孔和所述栅极连接孔沉积第二金属，并进行刻蚀，形成源极焊盘和栅极焊盘；
在所述衬底的所述第二表面沉积第三金属，形成漏极焊盘。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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