CN118284041A - 半导体器件 - Google Patents

Abstract

本发明公开了半导体器件，包括衬底、栅极结构、多个绝缘间隔、多个第一焊盘、绝缘层、以及高介电常数材料层。绝缘间隔与栅极结构交替地设置在衬底上。第一焊盘设置在绝缘间隔上。绝缘层覆盖在绝缘间隔与栅极结构上，其中，覆盖在栅极结构上的绝缘层具有凹陷。高介电常数材料层设置在凹陷内，且高介电常数材料层的最底面低于第一焊盘的最顶面。如此，借助高介电常数材料层及/或绝缘层的设置改善栅极结构顶部的结构缺陷，避免其与上方设置的金属互连线之间衍生可能的短路问题。

Description

半导体器件

技术领域

本发明是关于一种半导体器件，特别是一种具有栅极结构的半导体器件。

背景技术

随着各种电子产品朝小型化发展的趋势，半导体器件的设计也必须符合高积集度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器(dynamic randomaccess memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取记忆体。一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成阵列区，用来存储信息，而每一个存储单元可由晶体管组件与电容器组件串联组成，以接收来自字线(word line，WL)及位线(bitline，BL)的电压信息。因应产品需求，所述阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储器件的效能及可靠度。

发明内容

本发明的一目的在于提供一种半导体器件，在栅极结构上额外设置具有凹陷的高介电常数材料层或底面较低的焊盘间隙壁，有效地覆盖并保护所述栅极结构。藉此，改善所述栅极结构顶部的结构缺陷，避免其与上方设置的金属互连线之间衍生可能的短路问题。

为达上述目的，本发明的一实施例提供一种半导体器件，包括衬底、栅极结构、多个绝缘间隔、多个第一焊盘、绝缘层、以及高介电常数材料层。所述栅极结构设置在所述衬底上。所述绝缘间隔与所述栅极结构交替地设置在所述衬底上。所述第一焊盘设置在所述绝缘间隔上。所述绝缘层覆盖在各所述绝缘间隔与所述栅极结构上，其中，覆盖在所述栅极结构上的所述绝缘层具有凹陷。所述高介电常数材料层设置在所述凹陷内，且所述高介电常数材料层的最底面低于所述第一焊盘的最顶面。

为达上述目的，本发明的一实施例提供一种半导体器件，包括衬底、栅极结构、第一间隙壁结构、多个绝缘间隔、多个第一焊盘、以及多个焊盘间隙壁。所述衬底包括第一区及第二区。所述栅极结构设置在所述衬底上，并位于所述第一区内。所述第一间隙壁结构设置在所述栅极结构的侧壁上。所述绝缘间隔与所述栅极结构交替地设置在所述衬底上，并位于所述第一区内。所述第一焊盘分别设置在所述第一区内的各所述绝缘间隔上。所述焊盘间隙壁分别设置在所述第一区内的各所述第一焊盘的侧壁上，其中，所述焊盘间隙壁的底面低于所述第一间隙壁结构的顶面。

附图说明

所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1所绘示为根据本发明第一实施例中半导体器件的剖面示意图。

图2至图7所绘示为根据本发明优选实施例中半导体器件的制作方法得到的结构示意图，其中：

图2为半导体器件在形成插塞孔后的剖面示意图；

图3为半导体器件在形成金属材料层后的剖面示意图；

图4为半导体器件在形成焊盘后的剖面示意图；

图5为半导体器件在形成第一介电材料层后的剖面示意图；

图6为半导体器件在形成第二介电材料层后的剖面示意图；以及

图7为半导体器件在形成电容电介质层后的剖面示意图。

图8所绘示为根据本发明第二实施例中半导体器件的剖面示意图。

图9所绘示为根据本发明第三实施例中半导体器件的剖面示意图。其中，附图标记说明如下：

10、30、50 半导体器件

100 衬底

101 第一区

102 第二区

110 浅沟渠隔离

120 电介质层

130、530 栅极结构

130a 栅极堆叠结构

132 半导体层

134 阻障层

136 金属层

138 盖层

140 第一间隙壁结构

140t 顶面

142 第一间隙壁

144 第二间隙壁

146 第三间隙壁

150 绝缘间隔

160 第一焊盘

160t 最顶面

162 阻障层

162a 阻障材料层

164 金属层

164a 金属材料层

170、370、570 绝缘层

172 焊盘间隙壁

172a 第一介电材料层

172b 底面

174、374、574 覆盖层

174a 第二介电材料层

184、384 高介电常数材料层

184b 最底面

190 接触结构

210 浅沟渠隔离

220 电介质层

222 氧化硅层

224 氮化硅层

226 氧化硅层

230 位线

230a 位线插塞

240 第二间隙壁结构

250 插塞

250a 插塞孔

252 金属硅化物层

260 第二焊盘

270 绝缘层

272 第一电介质层

274 第二电介质层

280 电容结构

282 底电极层

284 电容电介质层

286 顶电极层

376 孔隙

530a 凹部

H 高度

R1 凹陷

具体实施方式

为使熟习本发明所属技术领域的一般技艺者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成的功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1所示，图1为本发明第一实施例的半导体器件10的剖视示意图。如图1所示，半导体器件10包括衬底100、栅极结构130、多个绝缘间隔150、多个第一焊盘160、绝缘层170、以及高介电常数材料层184。衬底100例如包括硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial silicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，但不以此为限。在一实施例中，衬底100进一步包括组件积集度相对较低的第一区101，例如是作为半导体器件10的周边区(periphery region)，以及组件积集度相对较高的第二区102，例如是作为半导体器件10的存储区(cell region)。其中，第一区101和第二区102例如是比邻设置，但不以此为限。并且，衬底100的第一区101和第二区102内设置多个浅沟渠隔离(shallow trench isolation，STI)110、210，而在衬底100定义出多个有源区(activearea，AA，未绘示)。

栅极结构130和绝缘间隔150分别设置在衬底100上，且皆位于第一区101内，其中，绝缘间隔150位于栅极结构130的两侧。第一焊盘160则设置在绝缘间隔150上，上方被绝缘层170覆盖，且绝缘层170还同时覆盖在栅极结构130上。高介电常数材料层184则进一步覆盖在绝缘层170上。需特别说明的是，覆盖在栅极结构130上的绝缘层170具有凹陷R1，使得高介电常数材料层184部分设置在凹陷R1内，其中高介电常数材料层184的最底面184b低于第一焊盘160的最顶面160t。藉此，通过绝缘层170和高介电常数材料层184的依序覆盖来保护线宽相对较大的栅极结构130的顶部构造，以有效隔绝第一焊盘160物理性接触栅极结构130，避免设置在第一焊盘160上方的金属互连线(如接触结构190等)衍生可能的短路问题。

在一实施例中，第一焊盘160在垂直于衬底100的方向(未绘示)上例如具有高度H，而高介电常数材料层184的最底面184b优选地低于第一焊盘160的一半高度(即1/2H)的位置，确保高介电常数材料层184得以完整且有效地覆盖在第一焊盘160和栅极结构130上，避免两者相互接触。半导体器件10还包括设置在栅极结构130的底部的电介质层120、和设置在栅极结构130的侧壁上的第一间隙壁结构140。其中，电介质层120例如包括氧化硅等绝缘材料，以作为栅极结构130的闸极电介质层，而第一间隙壁结构140则位于栅极结构130和绝缘间隔150之间，以作为栅极结构130的栅极侧壁结构。优选地，第一间隙壁结构140的顶面140t高于栅极结构130的顶面，以有效地隔绝栅极结构130和第一焊盘160。在一实施例中，绝缘层170还包括多个焊盘间隙壁172和覆盖层174。焊盘间隙壁172例如设置在第一焊盘160两侧的侧壁上并同时覆盖第一间隙壁结构140的上半部侧壁，而覆盖层174则共型地覆盖在焊盘间隙壁172和第一焊盘160上，使得绝缘层170在相邻的两个焊盘间隙壁172之间呈现凹陷R1，但不以此为限。此外，多个接触结构190还分别设置在第一焊盘160上，例如包括铝(aluminum，Al)、铜(copper，Cu)或钨(tungsten，W)等低电阻率的金属材质，以作为半导体器件10的第一层金属互连线，将其电性连接至后续设置在半导体器件10上方的其他导电结构。

另一方面，半导体器件10还包括设置在第二区102内的多个位线230、多个插塞250、多个第二焊盘260及电容结构280。位线230和插塞250交替地设置在衬底100上，其间还设置第二间隙壁结构240。在一实施例中，位线230的制作工艺例如是与设置在第一区101内的栅极结构130的制作工艺整合，使得位线230和栅极结构130分别包括由下而上依序堆叠的半导体层132、阻障层134、及金属层136，而位线230的金属层136上还额外设置盖层138。其中，半导体层132例如包括掺杂多晶硅、掺杂非晶硅等半导体材料，阻障层134例如包括钛及/或氮化钛(TiN)、钽(Ta)及/或氧化钽(TaN)等导电阻障材料，金属层136例如包括铜、铝、钨或其他适合的低电阻率导电材料，而盖层138则例如包括氧化硅、氮化硅或氮氧化硅等绝缘材料，但不以此为限。位线230原则上设置在电介质层220上，并藉由下方相对应形成的位线插塞(bit line contact，BLC)230a伸入衬底100内以电性连接至相应的所述有源区。在一实施例中，电介质层220例如包括依序堆叠的氧化硅层222、氮化硅层224及氧化硅层226而具有一氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)结构，但不以此为限。而在另一实施例中，第二间隙壁结构240的制作工艺也可与设置在第一区101内的第一间隙壁结构140的制作工艺整合，使得第一间隙壁结构140和第二间隙壁结构240分别包括在水平方向上依序设置在栅极结构130的侧壁上和位线230的侧壁上的第一间隙壁142、第二间隙壁144及第三间隙壁146。第二间隙壁结构240的顶面例如与位线230的顶面共平面，并高于位于第一区101内的第一间隙壁结构140的顶面140t。其中，第一间隙壁142与第三间隙壁146例如包括相同的绝缘材料，如氮化硅、碳氮化硅等，而第二间隙壁144则例如包括不同于第一间隙壁142与第三间隙壁146的绝缘材料，如氧化硅、氮氧化硅等，但不以此为限。

插塞250例如包括硅(Si)、硅磷(SiP)、硅锗(SiGe)、或锗(Ge)等外延材料，以作为半导体器件10的存储节点插塞(storage node contact，SN contact)而物理性接触所述有源区，第二焊盘260设置在插塞250的上方，作为半导体器件10的存储节点焊盘(storagenode pad，SN pad)，而电容结构280则设置在所述第二焊盘260上。细部来说，相邻的第二焊盘260通过绝缘层270相互隔绝，而第二焊盘260与插塞250之间则进一步设置金属硅化物层252，例如包括二硅化钴(CoSi₂)、硅化钛(TiSi₂)或硅化镍(Ni₂Si)等金属硅化物材料，但不以此为限。在一实施例中，第二焊盘260的制作工艺例如是与设置在第一区101内的第一焊盘160的制作工艺整合，使得第二焊盘260和第一焊盘160分别包括依序堆叠的阻障层162和金属层164。其中，阻障层162例如包括钛及/或氮化钛(TiN)、钽(Ta)及/或氧化钽(TaN)等导电阻障材料，金属层164则例如包括铜、铝、钨或其他适合的低电阻率导电材料，但不以此为限。

在一实施例中，绝缘层270细部包括依序堆叠的第一电介质层272及第二电介质层274，其中，第一电介质层272及第二电介质层274可具有彼此相同或不同的绝缘材料，如氧化硅、氮化硅、氮氧化硅或碳氮化硅等，优选地皆包括氮化硅，但不以此为限。并且，绝缘层270的制作工艺也可与设置在第一区101内的绝缘层170的制作工艺整合，使得绝缘层170的焊盘间隙壁172包括相同于第一电介质层272的材料，绝缘层170的覆盖层174包括相同于第二电介质层274的材料，但不以此为限。电容结构280则细部包括依序设置的多个底电极层282、电容电介质层284、及顶电极层286，组成垂直延伸的多个电容作为半导体器件10的存储节点(storage node,SN)并分别物理性接触下方的所述存储节点焊盘(即第二焊盘260)。其中，底电极层282例如包括氮化钛，顶电极层286例如包括氮化钛和硅锗的复合结构，电容电介质层284则例如包括高介电常数介电材质，选自由氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、铪氧氮化硅(HfSiON)、氧化锌(ZrO₂)、氧化钛(TiO₂)以及氧化锆-氧化铝-氧化锆(ZAZ)等金属氧化物组成的群组，优选地包括氧化锆-氧化铝-氧化锆，但不以此为限。在一优选实施例中，电容电介质层284的制作工艺可与设置在第一区101内的高介电常数材料层184整合，举例来说，在形成电容电介质层284时同步在第一区101内形成高介电常数材料层184，使得电容电介质层284与高介电常数材料层184包括相同的材料。

在此设置下，所述电容与设置在衬底100的第二区102内的晶体管组件(未绘示)可组成最小组成的存储单元(memory cell)接收来自于位线230及字线(未绘示)的电压信息，使得本实施例的半导体器件10组成动态随机存取存储器(dynamic random accessmemory，DRAM)器件并达到更为优化的操作表现。根据本实施例的半导体器件10，系在栅极结构130上额外设置的高介电常数材料层184及其下方的绝缘层170，以覆盖并保护栅极结构130的顶部结构，确保后续设置在第一区101内的金属互连线仅电性连接第一焊盘160而不接触栅极结构130，避免衍生可能的短路问题。并且，设置在第一区101内的高介电常数材料层184及绝缘层170的制作皆可伴随设置在第二区102内的组件的制作工艺而一道形成，无须施行额外的操作或工艺，使得本实施例的半导体器件10得以在制作简化的前提下，具备更为可靠的结构与性能。

本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件也可能有其它态样而并不限于前述。下文将进一步针对本发明的半导体器件的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的组件系以相同的标号进行标示，以利于各实施例间互相对照。

再如图1所示，在另一实施例中，半导体器件10也可选择包括衬底100、栅极结构130、多个绝缘间隔150、第一间隙壁结构140、多个第一焊盘160以及多个焊盘间隙壁172。栅极结构130和绝缘间隔150分别设置在衬底100上，皆位于第一区101内，使得绝缘间隔150位于栅极结构130的两侧。第一间隙壁结构140设置在栅极结构130的侧壁上，且介于栅极结构130和绝缘间隔150之间。第一焊盘160则设置在绝缘间隔150上。需特别说明的是，多个焊盘间隙壁172分别设置在第一焊盘160的侧壁上，且同时覆盖第一间隙壁结构140的上半部侧壁，使得焊盘间隙壁172的底面172b低于第一间隙壁结构140的顶面140t。由此，通过焊盘间隙壁172的设置也能有效隔绝第一焊盘160和栅极结构130之间的物理性接触，确保后续设置的金属互连线(如接触结构190等)仅电性连接第一焊盘160而不接触栅极结构130，避免衍生可能的短路问题。

为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件10，下文将进一步针对本发明的半导体器件10的制作方法进行说明。

请参阅图2至图7所示，为本发明优选实施例中的半导体器件10的制作方法的示意图。首先，如图2所示，提供衬底100，并且，在衬底100的第一区101与第二区102内分别形成浅沟渠隔离110、210，而同步在第一区101与第二区102内分别定义出所述有源区。在一实施例中，浅沟渠隔离110、210的形成例如是先利用蚀刻工艺在衬底100中形成多个沟槽(未绘示)，之后在所述沟槽中填入至少一绝缘材料(如氧化硅、氮化硅等)，形成表面与衬底100的顶面齐平的浅沟渠隔离110、210，但不以此为限。

接着，在衬底100的第一区101与第二区102上形成多条埋藏式字线(未绘示)。在一实施例中，所述埋藏式字线的制作方式包括但不限于以下步骤，例如先形成可同时穿过多个所述有源区与浅沟渠隔离210的多条沟渠(未绘示)，然后，在所述沟渠内形成覆盖所述沟渠整体表面的电介质层(未绘示)、覆盖所述沟渠下半部表面的闸极电介质层(未绘示)、填满所述沟渠下半部的闸极(未绘示)以及填满所述沟渠上半部的盖层(未绘示)，但并不限于此。并且，在衬底100的第一区101与第二区102上分别形成电介质层120及电介质层220。在一实施例中，电介质层120及电介质层220的制作方式包括但不限于以下步骤，例如先在衬底100的第一区101与第二区102上形成电介质材料层，包括依序堆叠的第一氧化硅材料层(未绘示)、氮化硅材料层(未绘示)及第二氧化硅材料层(未绘示)，再至少移除形成在衬底100的第一区101上的所述第二氧化硅材料层和所述氮化硅材料层，使得在衬底100的第一区101上的所述第一氧化硅材料层形成电介质层120，而在衬底100的第二区102上的所述电介质材料层则形成电介质层220。或者，在另一实施例中，还可选择完全移除在衬底100的第一区101上的所述电介质材料层，再另形成电介质层120。

然后，以类似的工艺在衬底100的第一区101和第二区102上分别形成相互分隔的多个栅极堆叠结构130a及相互分隔的多条位线230。其中，栅极堆叠结构130a相对于位线230具有相对较大的线宽，但不以此为限。在一实施例中，栅极堆叠结构130a及位线230的制作工艺例如包括但不限于以下步骤。首先，在第二区102内形成贯穿电介质层220并部分暴露出衬底100的多个开口(未绘示)，在第一区101和第二区102内同步形成半导体材料层(未绘示,例如包括多晶硅、掺杂非晶硅等半导体材料)填满所述开口，再同步在所述半导体材料层上形成阻障材料层(未绘示,例如包括钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)、金属材料层(未绘示,例如包括钨、铝或铜等低电阻率的金属材料)及封盖材料层(未绘示,例如包括氧化硅、氮化硅或氮氧化硅等绝缘材料)，最后通过图案化制作工艺，同时形成如图2所示的栅极堆叠结构130a和位线230，部份位线230的下方具有一体成形的位线插塞230a。其中，栅极堆叠结构130a和位线230分别包括由下而上依序堆叠的半导体层132、阻障层134、金属层136及盖层138。

再如图2所示，以相同的工艺在栅极堆叠结构130a和位线230的侧壁上分别形成第一间隙壁结构140和第二间隙壁结构240，包括在水平方向上依序堆叠的第一间隙壁142(例如包括氮化硅、碳氮化硅)、第二间隙壁144(例如包括氧化硅、氮氧化硅)及第三间隙壁146(例如包括氮化硅、碳氮化硅)，但不以此为限。

然后，施行沉积与回蚀刻制作工艺，在相邻的栅极堆叠结构130a、和相邻的位线230之间形成绝缘材料，使得形成在第一区101内的所述绝缘材料形成绝缘间隔150。接着，通过掩模层(未绘示)移除在相邻的位线230之间的所述绝缘材料，在第二区102内形成部分暴露出衬底100的多个插塞孔250a，如图2所示，再完全移除所述掩模层。

如图3所示，施行外延制作工艺，在第二区102内的插塞孔250a内形成插塞250，并且，在插塞250上施行金属硅化制作工艺，形成金属硅化物层252。在一实施例中，插塞250例如包括硅、硅磷、硅锗、或锗等外延材料，而金属硅化物层252例如包括二硅化钴、硅化钛或硅化镍等金属硅化物材料，但不以此为限。如此，所形成的插塞250即可作为半导体器件10的存储节点插塞。然后，施行至少一沉积制作工艺，在衬底100的第一区101和第二区102上同步形成阻障材料层162a(例如包括钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)和金属材料层164a(例如包括铜、铝、钨或其他适合的低电阻率金属材料)。其中，部分的阻障材料层162a共型地形成在如图2所示的插塞孔250a内、另一部分的阻障材料层162a形成在插塞孔250a外，并由部分的金属材料层164a填满插塞孔250a的剩余空间。

如图4所示，通过另一掩模层(未绘示)在衬底100的第一区101和第二区102上分别形成第一焊盘160和第二焊盘260，再完全移除所述另一掩模层。第一焊盘160在垂直于衬底100的所述方向上例如具有高度H，但不以此为限。需说明的是，第一焊盘160形成在绝缘间隔150和第一间隙壁结构140上，并且，在形成第一焊盘160时，还通过调整蚀刻参数同步移除栅极堆叠结构130a的盖层138，形成栅极结构130。另一方面，第二焊盘260则部分形成在位线230和第二间隙壁结构240上，部分形成在如图2所示的插塞孔250a内、物理性接触金属硅化物层252而电性连接插塞250。如此，所形成的第二焊盘260则可作为半导体器件10的存储节点焊盘。

如图5所示，施行沉积制作工艺，在衬底100的第一区101和第二区102上同步形成第一介电材料层172a，例如具有氧化硅、氮化硅、氮氧化硅或碳氮化硅等绝缘材料。第一介电材料层172a整体性地覆盖在第一区101内的第一焊盘160、第一间隙壁结构140和栅极结构130上，并且同样整体性地覆盖在第二区102内的第二焊盘260、第二间隙壁结构240和位线230上。

如图6所示，通过再一掩模层(未绘示)施行回蚀刻制作工艺，部分移除形成在第一区101内的第一介电材料层172a，形成焊盘间隙壁172，再完全移除所述再一掩模层。其中，焊盘间隙壁172部分覆盖在第一焊盘160的侧壁上、且部分覆盖在第一间隙壁结构140的上半部侧壁上。在一优选实施例中，焊盘间隙壁172的底面172b低于第一间隙壁结构140的顶面140t，而能有效地隔绝第一焊盘160和栅极结构130之间的物理性接触。

接着，施行另一沉积制作工艺，在衬底100的第一区101和第二区102上同步形成第二介电材料层174a，例如具有氧化硅、氮化硅、氮氧化硅或碳氮化硅等绝缘材料。其中，形成在第一区101内的第二介电材料层174a共型地覆盖在线宽相对较大的栅极结构130和焊盘间隙壁172上，而在相邻的两个焊盘间隙壁172之间呈现凹陷R1。其中，凹陷R1的最底端例如低于第一焊盘160的底面，但不以此为限。如此，借助第二介电材料层174a的制作来保护并覆盖栅极结构130的顶部构造，以进一步隔绝第一焊盘160和栅极结构130之间的物理性接触。另一方面，形成在第二区102内的第二介电材料层174a则刚好填满相邻第二焊盘260之间的剩余空间，而呈现整体平坦的顶面。在一实施例中，第一介电材料层172a及第二介电材料层174a优选地具有不同的绝缘材料，举例来说，第一介电材料层172a若包括氧化硅或氮氧化硅，第二介电材料层174a则包括氮化硅或碳氮化硅，但不以此为限。

如图7所示，在衬底100的第二区102上施行平坦化制作工艺，部分移除第二介电材料层174a和第一介电材料层172a，使得形成在第一区101内的第二介电材料层174a形成覆盖层174，而第一区101内的覆盖层174和焊盘间隙壁172则共同形成具有凹陷R1的绝缘层170。另一方面，形成在第二区102内的第二介电材料层174a和第一介电材料层172a则在所述平坦化制作工艺后形成第二电介质层274和具有U形截面的第一电介质层272，而第二区102内的第一电介质层272和第二电介质层274共同形成绝缘层270，其中，绝缘层270的顶面与第二焊盘260的顶面齐平。

然后，在绝缘层270和第二焊盘260上形成底电极层282，物理性接触第二焊盘260的所述顶面。底电极层282例如包括氮化钛，但不以此为限。接着，在底电极层282上形成电容电介质层284，例如包括高介电常数介电材质，选自由氧化铪、氧化铪硅、铪氧氮化硅、氧化锌、氧化钛以及氧化锆-氧化铝-氧化锆组成的群组，优选地包括氧化锆-氧化铝-氧化锆。需说明的是，在形成电容电介质层284时，还可同时使电容电介质层284进一步延伸到第一区101内、并覆盖在绝缘层170上。如此，形成在第一区101内的电容电介质层284即形成如图1所示的高介电常数材料层184，部分形成在凹陷R1内而使其最底面184b低于第一焊盘160的最顶面160t。也就是说，第一区101内的高介电常数材料层184即为第二区102内的电容电介质层284的一部分，并且，高介电常数材料层184的制作工艺可与形成在第二区102内的电容电介质层284的制作工艺整合，而包括相同的材料。

而后，继续在电容电介质层284上形成顶电极层286，使得第二区102内的顶电极层286、电容电介质层284，和底电极层282共同形成如图1所示的电容结构280，并且，在第一区101内形成如图1所示的接触结构190，即完成本实施例中半导体器件10的制作。其中，电容结构280的垂直电容与形成在衬底100的第二区102内的所述晶体管组件(未绘示)可组成最小组成的存储单元接收来自于位线230及所述字线的电压信息，使得本实施例的半导体器件10形成所述动态随机存取存储器器件并达到更为优化的操作表现。

根据本实施例的制作方法，通过整合衬底100的第一区101和第二区102上组件的制作工艺，以类似的工艺在第一区101和第二区102内分别形成线宽相对较大的栅极结构130和位线230。并且，再通过整合第一区101和第二区102上的绝缘层170和绝缘层270的制作工艺、及/或整合第一区101和第二区102上的高介电常数材料层184和电容电介质层284的制作工艺，借助形成在第一区101内的高介电常数材料层184及/或绝缘层170保护栅极结构130的顶部结构，避免形成在第一区101内的盖层138被移除后，而容易导致第一焊盘160和栅极结构130之间的接触。在此操作下，本实施例中半导体器件的制作方法得以在制作简化的前提下，形成具备可靠的结构与性能的半导体器件10。

请参照图8所示，所绘示者为本发明第二实施例中半导体器件30的剖面示意图。本实施例的半导体器件30的结构与前述实施例中的半导体器件10的结构大体相同，如前述实施例的图1所示，相同之处于此不再赘述。本实施例的半导体器件30与前述实施例的主要差异在于，本实施例的覆盖层374具有孔隙376，位于凹陷R1下方。

细部来说，如图8所示，本实施例的绝缘层370包括焊盘间隙壁172和覆盖层374。其中，覆盖层374共型地覆盖在焊盘间隙壁172、第一焊盘160、和线宽相对较大的栅极结构130上，使得覆盖层374在相邻的两个焊盘间隙壁172之间呈现凹陷(未绘示)。需说明的是，后续形成的高介电常数材料层384进一步覆盖并部分封闭所述凹陷，形成如图8所示的凹陷R1及孔隙376，其中，部分的高介电常数材料层384还形成在孔隙376内并直接接触孔隙376，但不以此为限。

在此设置下，本实施例的半导体器件30，同样能借助绝缘层370及/或高介电常数材料层384的覆盖有效保护栅极结构130的顶部结构，确保后续设置在第一区101内的金属互连线(如接触结构190)仅电性连接第一焊盘160而不接触栅极结构130，避免衍生可能的短路问题。由此，本实施例的半导体器件30所组成的动态随机存取存储器器件也可具备可靠的结构与性能，并达到更为优化的操作表现。

请参照图9所示，所绘示者为本发明第三实施例中半导体器件50的剖面示意图。本实施例的半导体器件50的结构与前述实施例中的半导体器件10的结构大体相同，如前述实施例的图1所示，相同之处于此不再赘述。本实施例的半导体器件50与前述实施例的主要差异在于，本实施例的栅极结构530具有顶面凹部530a，且覆盖层574填入凹部530a。

细部来说，如图9所示，本实施例的绝缘层570包括焊盘间隙壁172和覆盖层574。其中，覆盖层574同样共型地覆盖在焊盘间隙壁172、第一焊盘160、和线宽相对较大的栅极结构530上，使得覆盖层574在相邻的两个焊盘间隙壁172之间呈现凹陷R1。需说明的是，本实施例是在部分移除如图5中所示位于第一区101内的第一介电材料层172a时，调整所述回蚀刻制作工艺的蚀刻条件而一并部分移除栅极结构530的金属层136，而在栅极结构530的顶面形成凹部530a。如此，凹部530a可形成在相邻的焊盘间隙壁172之间，且凹部530a的侧壁还可选择性地垂直切齐焊盘间隙壁172的侧壁，但不以此为限。而后，后续形成的覆盖层574则填入凹部530a，以覆盖并保护栅极结构530的顶部结构。

在此设置下，本实施例的半导体器件50，同样能借助绝缘层570及/或高介电常数材料层184的覆盖有效保护栅极结构530的顶部结构，确保后续设置在第一区101内的金属互连线(如接触结构190)仅电性连接第一焊盘160而不接触栅极结构530，避免衍生可能的短路问题。由此，本实施例的半导体器件50所组成的动态随机存取存储器器件也可具备可靠的结构与性能，并达到更为优化的操作表现。

整体来说，本发明的半导体器件是整合不同区域内组件的制作工艺，在工艺简化的前提下，在周边区内的栅极结构上额外设置具有凹陷的高介电常数材料层或底面较低的焊盘间隙壁，有效地覆盖并保护所述栅极结构，隔绝所述栅极结构与焊盘之间可能的物理性接触。藉此，改善所述栅极结构顶部的结构缺陷，避免其与上方设置的金属互连线之间衍生可能的短路问题。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于，包括：

衬底；

栅极结构，设置在所述衬底上；

多个绝缘间隔，设置在所述衬底上并位于所述栅极结构的两侧；

多个第一焊盘，设置在所述绝缘间隔上；

绝缘层，覆盖在所述绝缘间隔与所述栅极结构上，其中，覆盖在所述栅极结构上的所述绝缘层具有凹陷；以及

高介电常数材料层，设置在所述凹陷内，且所述高介电常数材料层的最底面低于所述第一焊盘的最顶面。

2.依据权利要求1所述的半导体器件，其特征在于，所述绝缘层还包括：多个焊盘间隙壁，设置在各所述第一焊盘的侧壁上，其中，所述凹陷位于相邻的两个所述焊盘间隙壁之间；以及

覆盖层，覆盖在所述焊盘间隙壁上。

3.依据权利要求2所述的半导体器件，其特征在于，所述覆盖层具有孔隙，位于所述凹陷下方。

4.依据权利要求2所述的半导体器件，其特征在于，所述栅极结构的顶面具有凹部，位于所述相邻的两个所述焊盘间隙壁之间，所述覆盖层填入所述凹部。

5.依据权利要求3所述的半导体器件，其特征在于，所述高介电常数材料层接触所述孔隙。

6.依据权利要求1所述的半导体器件，其特征在于，还包括：

多个接触结构，设置在所述第一焊盘上；以及

第一间隙壁结构，设置在所述绝缘间隔与所述栅极结构之间，所述第一间隙壁结构的顶面高于所述栅极结构的顶面。

7.依据权利要求1所述的半导体器件，其特征在于，各所述第一焊盘在垂直于所述衬底的方向上具有一高度，所述高介电常数材料层的最底面低于一半的所述高度。

8.依据权利要求1所述的半导体器件，其特征在于，还包括：

多个位线，设置在所述衬底上；

多个插塞，与所述位线交替地设置在所述衬底上；

多个第二焊盘，设置在所述插塞上；以及

电容结构，设置在所述第二焊盘上，所述电容结构包括依序设置的底电极层、电容电介质层及顶电极层，其中，所述电容电介质层与所述高介电常数材料层包括相同的材料。

9.一种半导体器件，其特征在于，包括：

衬底，包括第一区及第二区；

栅极结构，设置在所述衬底上，并位于所述第一区内；

多个绝缘间隔，设置在所述衬底上，并位于所述栅极结构的两侧；

第一间隙壁结构，设置在所述栅极结构的侧壁上，并位于所述栅极结构和所述绝缘间隔之间；

多个第一焊盘，分别设置在所述绝缘间隔上；以及

多个焊盘间隙壁，分别设置在所述第一焊盘的侧壁上，其中，所述焊盘间隙壁的底面低于所述第一间隙壁结构的顶面。

10.依据权利要求9所述的半导体器件，其特征在于，还包括：

覆盖层设置在所述焊盘间隙壁、所述栅极结构与所述第一焊盘上，所述覆盖层具有凹陷，其中，所述凹陷位于相邻的两个所述焊盘间隙壁之间，并位于所述栅极结构上。

11.依据权利要求10所述的半导体器件，其特征在于，还包括：

多个位线，设置在所述衬底上，并位于所述第二区内；

多个插塞，与所述位线交替地设置在所述衬底上；

多个第二焊盘，设置在所述插塞上；以及

电容结构，设置在所述第二区内的所述第二焊盘上，包括依序设置的底电极层、电容电介质层、及顶电极层，其中，至少部分的所述电容电介质层位于所述凹陷内。

12.依据权利要求11所述的半导体器件，其特征在于，所述部分的所述电容电介质层的最底面低于所述第一区内的所述第一焊盘的最顶面。

13.依据权利要求11所述的半导体器件，其特征在于，所述覆盖层具有孔隙，位于所述凹陷下方。

14.依据权利要求13所述的半导体器件，其特征在于，所述部分的所述电容电介质层接触所述孔隙。

15.依据权利要求10所述的半导体器件，其特征在于，还包括：

多个接触结构，设置在所述第一焊盘上。

16.依据权利要求10所述的半导体器件，其特征在于，所述栅极结构的顶面具有凹部，位于所述相邻的两个所述焊盘间隙壁之间，所述覆盖层填入所述凹部。

17.依据权利要求11所述的半导体器件，其特征在于，所述第一间隙壁结构的所述顶面高于所述栅极结构的顶面。

18.依据权利要求17所述的半导体器件，其特征在于，还包括：

第二间隙壁结构，设置在各所述位线与各所述插塞之间，所述第二间隙壁结构的顶面与所述位线的顶面共平面，并高于所述第一间隙壁结构的所述顶面。

19.依据权利要求11所述的半导体器件，其特征在于，还包括：

绝缘层，覆盖在所述位线上并包括依序堆叠的第一电介质层及第二电介质层，其中，所述第一电介质层与所述焊盘间隙壁包括相同的材料。

20.依据权利要求19所述的半导体器件，其特征在于，所述绝缘层的顶面与所述第二焊盘的顶面共平面。