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CN118160068A - 含有外延光控制特征的发光二极管 - Google Patents

含有外延光控制特征的发光二极管 Download PDF

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CN118160068A
CN118160068A CN202280072900.XA CN202280072900A CN118160068A CN 118160068 A CN118160068 A CN 118160068A CN 202280072900 A CN202280072900 A CN 202280072900A CN 118160068 A CN118160068 A CN 118160068A
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S·甘德罗修拉
S·纳卡穆拉
S·P·登巴尔斯
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Original Assignee
University of California San Diego UCSD
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Abstract

一种当包括有源层时不采用反应离子蚀刻或湿法蚀刻的情况下制造外延光控制特征的方法。外延光控制特征包含在发光器件(如发光二极管)的外延层上集成的光提取或导向结构。该光提取或导向结构使用外延横向过度生长(ELO)技术在外延层上制造。外延光控制特征可以具有许多不同的形状，并且可以用标准加工技术制造，使得它们以类似于标准加工技术的成本高度可制造。

Description

含有外延光控制特征的发光二极管
相关申请的交叉引用
本申请根据35U.S.C.Section 119(e)要求以下共同未决和共同转让的申请的权益：
由Srinivas Gandrothula、Shuji Nakamura和Steven P.DenBaars于2021年10月29日提交的标题为“LIGHT EMITTING DIODES CONTAINING EPITAXIAL LIGHT CONTROLFEATURES”、代理人案卷号为G&C30794.0811USP1(UC 2022-769-1)的美国临时申请序列号63/273,321；
该申请以引用方式并入本文。
背景技术
1.技术领域.
本发明涉及具有外延光控制特征的微观尺寸到宏观尺寸的发光二极管(LED)，并且更具体地涉及具有光子晶体(PhC)光提取器的高效LED。
2.相关技术描述.
过去30年中，III族氮化物LED已取得重大发展。用于提高III族氮化物LED的效率的方法有两种：第一种是提高内量子效率(IQE)，这取决于外延层结构的晶体品质，并且第二种是提高光提取效率(EQE)。
由于低位错GaN衬底(其缺陷密度在106个位错/cm2中部)的可用性以及金属有机化学气相沉积(MOCVD)技术的进步，III族氮化物LED的IQE得到了很大改善(超过80％)。当器件层的缺陷密度进一步降低到106个位错/cm2以下时，IQE将改善。
据报道，使用表面粗糙化方法，如使用图案化蓝宝石(Sapphire)衬底(PSS)和光电化学(PEC)蚀刻技术，C平面III族氮化物器件的EQE和输出功率得到了很大改善。此外，与常规器件相比，粗糙化器件由于在封装后具有改善的输出功率而展示出更好的性能，这主要归因于从衬底背面提取光子的显著增强。
这种图案化技术的有效性依据且大体上取决于待图案化表面的晶体取向和极性。迄今为止，它仅被建立用于c极性[0001]GaN的氮面[Appl.Phys.Lett.84,855(2004)]，而非用于任意GaN晶体取向和极性，包括大多数半极性表面和非极性a平面和m平面表面。
反应离子蚀刻(RIE)是另一种用于图案化锥形特征以增强光提取而不考虑晶体取向的技术[Applied Physics Express 9,102102(2016)]。
表面粗糙化的优点在于，存在着许多可用于创建随机粗糙化表面的技术。然而，光子动力学的随机特性对于光束整形不太可控。使用具有规则周期性结构的微透镜阵列或PhC阵列不仅增强了光输出耦合，而且还提供了调整角强度分布的能力。
通过使用微腔或PhC，已经广泛研究了改善光发射的方向性。PhC结构的极具前景性的应用是用于控制光电器件中电磁模式的传播。折射的周期性调制用作光栅，以将来自半导体器件的导模耦合到空气，从而提高LED的提取效率和方向性。在光电子器件中用于光衍射的光栅的应用要求光栅周期大约为该器件生成的光的波长的一半。在GaN基光电器件的情况下，光栅周期需要在几百纳米的数量级。
PhC LED的主要困难在于其所需的精密制造。制造PhC LED的主要挑战是需要限定PhC图案及其在波长尺度上的特征(即，对于可见光谱，100-1000nm的孔半径)。通常使用的光刻技术(lithography，平版印刷)(如接触光刻)由于衍射极限而受限于约1μm的特征尺寸，或者是极其昂贵的，如深紫外光刻。
在R&D水平上，电子束光刻广泛地用于将PhC图案限定到适当的光刻胶中。在光刻胶显影后，其充当蚀刻掩模以将图案转移到半导体中。尽管电子束光刻能够制造小至20nm的特征尺寸连同任意图案，但由于其极低的产量，它不适用于大规模生产。
一种极具前景性的图案化技术是纳米压印技术。首先，制造具有相反图案的印模(stamp)，称为母版(master)。通过压力或毛细管力，图案被印刷到已经浇铸(cast，流延)在LED表面上的光刻胶中。在加热和/或UV固化之后，印模被移除，并且光刻胶可充当蚀刻掩模。图案化过程可以在晶片(wafer，晶圆)规模上进行，因此提供了高产量。由于母版必须首先通过常规技术制造，如电子束光刻，因此其灵活性较低；然而，可以印刷特征尺寸在10-20nm数量级的任意图案。
因此，本领域需要对于LED改善的光控制特征。本发明满足了这一需求。
发明内容
本发明致力于提供缺陷密度降低的发光器件，该发光器件具有集成的光控制特征，以提取、引导、反射、折射、聚焦或散焦(defocus)从器件发射的光。本发明将光控制特征直接外延集成到器件的外延层上。
本申请中描述的方法不同于常规PhC制造。在本发明中，对于PhC制造，避免了直接在含有有源层的半导体层上蚀刻。此外，本发明允许为PhC选择随机粗糙表面或有组织的二维(2D)三角周期性晶格，而无需使发光器件暴露于物理蚀刻方法，如反应离子、等离子体或电容耦合蚀刻。本发明中所描述的方法减轻了对量子阱(QW)可能的蚀刻相关的损害，因为图案化在器件层的生长的初始阶段外延形成。另外，由于外延层通过选择区域生长(SAG)(也称为外延横向过生长(ELO))过滤缺陷，器件的IQE得到改善。
本发明适用于制造宏观尺寸到微观尺寸的LED。本发明可以被改进成用于宏观尺寸的LED应用(具有约100,000μm2)或微观尺寸的LED应用(具有约1μm2的尺寸)。
例如，与常规的液晶显示器(LCD)和有机LED(OLED)显示器相比，下一代显示器，如微米级LED显示器，由于其高电光转换效率(wall-plug efficiency，WPE)和广色域的优点而得到了深入研究。然而，常规微米厚的微型LED存在几个问题，如色彩混合、色纯度、温度，以及色彩稳定性。
为了解决这些问题，具有单模发射的基于III族氮化物的蓝色、绿色和红色PhC腔微型LED(PhC-腔-μLED)作为潜在的替代品而受到越来越多的关注。PhC-腔-μLED的优点是光谱纯度和热稳定性，因为光谱宽度和形状由腔模和InGaN QW发射的重叠决定。另一个优点在于PhC-腔-μLED的发射比常规LED更具方向性。这些优点表明，PhC-腔-μLED可能最适合显示应用。
基于μLED阵列的显示器也是有广泛应用前景的技术。在这些2D阵列中，每个μLED作为整个图像的单个像素起作用。这些μLED显示器可用于TV、膝上型电脑、智能手机、平视显示器(HUD)以及增强现实/虚拟现实/混合现实(AR/VR/MR)应用范围内的应用中。在这些应用中，方向性发挥着重要作用，因为光的互相关性可能降低图像品质。
本发明提出了使用ELO技术来获得缺陷过滤晶体品质(明显无缺陷)。发光区被限定在ELO区的翼部上以保证减少的缺陷区。在ELO的初始阶段，通过成形生长限制掩模或主衬底来形成光控制特征，以保证不对QW区或器件层的性能造成物理损坏。
本发明首先在沉积于衬底上的生长限制掩模上成形期望的特征，并且允许第一ELO层外延地呈现期望特征的形状，其中第一ELO层通常充当器件的n型层。本发明可以使用类似于器件层的材料的同质主衬底来实现，或者可以使用外异衬底如蓝宝石、Si、SiC、SiN、Ga2O3、LiAlO2等，包括具有III族氮化物模板(如ELO III族氮化物模板)的衬底来实现。替代地，在放置ELO掩模之前，可以在主衬底上形成期望的特征。在这种情形下，当重新使用主衬底时，可以避免特征形成步骤，因为当从主衬底移除器件层时，特征保持完整。
本发明致力于III族氮化物材料系统的使用，其包含化学式GaxAlyInzN的合金组成，其中0≤x≤1、0≤y≤1、0≤z≤1，且x+y+z＝1。虽然大部分的当前研究注意力致力于基于InGaN的LED，但也存在一些关于以UV-A波长发射的AlGaN LED的研究。因此，虽然本发明集中于InGaN LED，但是本文所述的大多数技术也应适用于AlGaN LED。
InGaN材料系统的最重要优势之一是通过改变有源区中铟和镓的组成百分比的发射波长可调性，因为GaN和InN的带隙分别为3.4eV和0.7eV，并且InGaN材料系统的合金理论上可以覆盖整个可见光谱。
另外，尤其是用于显示应用的当前InGaN材料是使用MOCVD在蓝宝石或硅(Si)衬底上生长的。取决于反应器尺寸，晶片直径可以对于蓝宝石衬底从2英寸扩大到6英寸，或者对于Si衬底扩大到最多至18英寸，并且这种可扩展性对于低材料成本的大规模生产是理想的。
本发明的方法使用ELO技术，该技术原则上可以适于任何以上所提及的衬底，并因此在应用本发明的技术时可扩展性不是问题。另外，该器件的发光区域包含ELO层的翼区，与直接在衬底或其模板上生长器件层相比，该ELO层以更好的晶体品质而著称。因此，通过遵循本发明的方法提高效率是可能的。
常规的LED(至少一侧大于300μm)通常在器件的顶部具有大的发光面积，以降低有源区中的载流子浓度并避免效率下降的影响。由于这种大的发光面积，非辐射中心(如晶体缺陷)可能不会在器件运行中发挥重要作用。然而，当发光面积在100μm×100μm到10μm×10μm的数量级或甚至更小时，有源区中存在的缺陷可能显著降低性能。本发明解决了这些问题，即使在同质衬底上也提供了更好的晶体品质和改善的效率。
为了克服上述现有技术中的局限性，并且为了克服在阅读和理解本说明书时将变得显而易见的其它局限性，本发明公开了一种通过使沉积在主衬底上的生长限制掩模图案化而在器件层上外延地制造光控制特征(如导向或提取特征)的方法，其中主衬底可为III族氮化物衬底、外异衬底、或沉积在外异衬底上的III族氮化物模板。
具体地，本发明执行以下步骤：使用预图案化生长限制掩模和ELO方法，在衬底上生长岛状III族氮化物半导体层，其中生长限制掩模上的图案提供期望的光控制特性。III族氮化物ELO层生长在衬底上，然后在生长限制掩模上方。III族氮化物ELO层上器件层的制造在III族氮化物ELO层的翼部处执行，其在位错密度和堆叠层错(stacking faults，堆垛层错)方面具有良好的晶体品质。发光孔至少部分地被限制于III族氮化物ELO层的翼部，使得可以保证良好的晶体品质层。
在III族氮化物ELO层的翼部上执行前端制造，如台面形成(mesa formation)，以及p-焊盘(p-pad)和n-焊盘(n-pad)加工，然后将器件单元从主衬底取下并放置于载体或基板上。可以通过弹性体印模、或真空吸盘、或胶带，或者简单地通过将器件粘结或附接到单独的载体或基板，将器件从衬底上移除。
本发明的关键方面包括以下：
·光提取和/或方向性受到控制。
·光控制特征被置于III族氮化物ELO层的背面上，使得在光提取特征的另一侧上的器件的p侧不需要像许多现有器件那样厚。
·在不使用化学蚀刻剂的情况下执行粗糙化或周期性图案化。
·在不使用物理蚀刻的情况下执行粗糙化或周期性图案化。
·外延层上的图案化特征，特别是在器件的n-GaN侧上，避免了对厚p-GaN层的需求。厚p-GaN层通常是电阻性的，并且用于光控制特征的任何物理蚀刻均会损坏器件层。
·低缺陷密度外延层改善了其上生长的后续p-GaN外延层的电导率。
·在基本上不包括主衬底的情况下，靠近有源区(例如，在邻近小于25μm的位置处)执行图案化特征。
·在器件的有源区生长之前，在III族氮化物ELO层的翼部上形成光控制特征。
·本发明在III族氮化物ELO层的翼部上制造发光区域，由此在发光区域中提供更好的晶体品质，这改善了性能。
·本发明可以利用外异衬底，如蓝宝石、Si、SiC、SiN、Ga2O3、LiAlO2等，包括其上具有模板(如III族氮化物模板)的衬底，以按比例增加工业需求的可制造性。
·本发明可以用于通过制作限制于III族氮化物ELO层的翼部的较小覆盖区器件来增加产量。
·在III族氮化物ELO层和器件层被移除之后，可以再循环衬底用于下一批器件。
·这种方法与衬底的晶体取向无关。
·还可以在主衬底上加工光控制特征，然后执行ELO掩模的放置。
在以下具体实施方式中示出了使用这种方法的一些可能的设计。当与如上所陈述关于从半导体衬底移除半导体器件的交叉引用的发明相结合时，与可常规制造的器件元件相比，本发明具有许多益处。
附图说明
现在参考附图，其中类似的参考标号始终表示相应的部分：
图1(a)和1(b)是根据本发明的实施方案的衬底、生长限制掩模，以及生长限制掩模的不同可能设计的示意图。
图1(c)和1(d)是根据本发明的实施方案的从图案化生长限制掩模生长的III族氮化物ELO层和器件层的示意图。
图2(a)是根据本发明的实施方案的在生长限制掩模上制造PhC图案以用于III族氮化物ELO层的后续生长的逐步例示。
图2(b)是用于图案化生长限制掩模的胶体的显微镜图像。
图2(c)显示了当使用不具有任何胶体图案的平坦生长限制掩模时，ELO III族氮化物层的原子力显微镜(AFM)扫描和两个全色阴极发光(CL)显微镜图像。
图2(d)显示了当使用具有胶体图案的生长限制掩模时，ELO III族氮化物层的AFM扫描和两个全色CL显微镜图像。
图2(e)显示了具有胶体图案的生长限制掩模的扫描电镜(SEM)图像和AFM扫描。
图2(f)显示了在具有胶体图案的生长限制掩模上生长的ELO III族氮化物层的显微镜图像、ELO III族氮化物层的一部分的SEM图像，以及ELO III族氮化物层的一部分的AFM扫描。
图2(g)显示了不具有胶体图案的平坦生长限制掩模的SEM图像和AFM扫描。
图2(h)显示了在平坦生长限制掩模上生长的ELO III族氮化物层的显微镜图像、ELO III族氮化物层的一部分的SEM图像，以及ELO III族氮化物层的一部分的AFM扫描。
图2(i)是当使用不同胶体尺寸来创建图案时，平坦生长限制掩模和图案化生长限制掩模的III族氮化物ELO层的正面和背面的显微镜、SEM和AFM图像的集合。
图3(a)、3(b)和3(c)是根据本发明的实施方案的宏观尺寸LED垂直焊盘配置的示意图。
图3(c)、3(d)和3(e)是根据本发明的实施方案的宏观尺寸LED侧向焊盘配置的示意图。
图4(a)、4(b)、4(c)、4(d)、4(e)、4(f)、4(g)、4(h)、4(i)和4(j)示出了根据本发明的实施方案的用于显示应用的具有PhC的微观尺寸LED的制造。
图5(a)和5(b)是示出根据本发明的实施方案的用于最大化PhC LED的垂直光提取的结构的示意图。
图6(a)和6(b)是根据本发明的实施方案的外延集成在LED的n侧上的光提取特征的示意图。
图7(a)和7(b)是根据本发明的实施方案的外延集成在LED的n侧上的光提取特征的示意图。
图8是根据本发明的实施方案的实现发光器件的工艺的流程图。
具体实施方式
在优选的实施方案的以下描述中，参考了可实践本发明的特定实施方案。应当理解，在不脱离本发明的范围的情况下，可以利用其它实施方案，并且可进行结构改变。
概述
本发明描述了一种通过相应地设计生长限制掩模来制造半导体器件(如LED)的方法。使用ELO，本发明容易适用于同质衬底，如GaN，或外异衬底，如蓝宝石、Si、SiC、SiN、Ga2O3、LiAlO2等，或衬底上的模板。
图1(a)示出了本发明的实施方案，其包含提供基于III族氮化物的主衬底101，如体块式(bulk)GaN衬底101，然后在衬底101上形成生长限制掩模102。具体地，生长限制掩模102设置成与衬底101直接接触，或者通过经由MOCVD等生长的中间层间接地设置，该中间层是由沉积在衬底101上的基于III族氮化物的半导体制成的模板。本发明可使用SiO2、SiN、SiON、TiN等作为生长限制掩模102，但不限于那些材料。
生长限制掩模102沉积在主衬底101上，并被蚀刻形成开口区域103，其中生长限制掩模102的剩余部分含有纳米级图案。开口区域103具有宽度x，并且隔开具有宽度为y的纳米级图案的生长限制掩模102的剩余部分。
可以执行光掩模光刻和蚀刻来创建开口区域103，以及非生长区(未示出)。替代地，也可以使用等离子体化学气相沉积(CVD)、溅射、离子束沉积(IBD)等。
可以使用称为胶体光刻(colloidal lithography)的技术在生长限制掩模102上形成纳米级图案[J.Vac.Sci.Technol.,B 35,011201(2017)]。替代地，可以使用纳米压印、电子束光刻、全息光刻、干涉光刻等。
图1(b)中提出了生长限制掩模102的两种设计，即，混合掩模102A或图案化掩模102B，其中混合掩模102A是平滑区104A和图案化区104B的组合，并且图案化掩模102B由不含平滑区104A的图案化区104B构成。
图1(c)进一步示出了图1(a)的实施方案，其中通过ELO在GaN衬底101和生长限制掩模102上生长外延III族氮化物层105，如n型基于GaN的层105。ELO III族氮化物层105的生长首先发生在基于GaN的衬底101上的开口区域103中，然后从生长限制掩模102上的开口区域103横向发生。
在一个实施方案中，在相邻开口区域103处的ELO III族氮化物层105能够在生长限制掩模102的顶部上聚结之前，停止或中断ELO III族氮化物层105的生长，从而导致非生长区106。在另一个实施方案中，在相邻开口区域103处的ELO III族氮化物层105的生长在生长限制掩模102的顶部上聚结。
额外的III族氮化物半导体器件107层沉积在ELO III族氮化物层105上或上方，并且可包括有源区、p型层、电子阻挡层(EBL)和包覆层，以及其它层。这导致器件107的形状为条。
当使用ELO方法时，缺陷可以被过滤掉。图1(c)中还显示了位错的例示，其中从开口区域103生长的ELO III族氮化物层105中的缺陷108源自主衬底101，而在缺陷108任一侧的ELO III族氮化物层105中的翼区在视觉上是无缺陷的。
器件107的发光区在开口区109的任一侧被加工，优选地在开口区域103与非生长区106之间。通过这样做，器件107的每个条将在沿着条的长度的开口区109的任一侧上拥有成对或几乎相同的发光孔(未示出)的阵列。替代地，开口区109可被蚀刻成沿着条创建单独的器件107，其中每个器件107在沿着条的长度的开口区109的一侧上拥有一个或多个发光孔(未示出)。
III族氮化物器件107可以通过蚀刻邻近条之间的区110与主衬底101分离，以至少暴露生长限制掩模102。区110也可被蚀刻成将器件107的条与器件107的相邻条隔开。
此外，本发明提出了几种方法，以便实现发光器件107的光控制特征。下面更详细地描述了本发明的典型制造步骤。
步骤1：以在生长限制掩模102上形成期望的形状开始，这可用以下方式实现。将生长限制掩模102放置在主衬底101上。使用纳米压印光刻对生长限制掩模102进行图案化，或者使用光刻加湿法蚀刻、或光刻加干法蚀刻、或胶体光刻将期望的形状转移到生长限制掩模102上。
步骤2：在衬底101上开口出多个条带状开口区域103，其中衬底101是基于III族氮化物的半导体，或者衬底101是异质衬底，如蓝宝石、Si、SiC、SiN、Ga2O3、LiAlO2等，或者衬底101包括使用生长限制掩模102制备的模板。
步骤3：使用生长限制掩模102在衬底101上生长多个ELO III族氮化物层105，使得生长在平行于生长限制掩模102的条带状开口区域103的方向上延伸。ELO III族氮化物层105呈现出生长限制掩模102上的设计图案(未示出)的形状，并且设计的图案被转移到介于ELO III族氮化物层105与生长限制掩模102之间的界面上。
步骤4：通过常规光刻方法，在大部分被平坦表面区覆盖的ELO III族氮化物层105的翼区上制造发光器件107，如LED。
步骤5：划分器件107，并且在主衬底101上隔离。
步骤6：将基板附接到器件107。
步骤7：使用化学蚀刻剂如氢氟酸(HF)或缓冲氢氟酸(BHF)，溶解所使用的生长限制掩模102和任何保护层。
步骤8：将器件107与主衬底101分离。
步骤9：封装所得的器件107。
形成生长限制掩模
在一个实施方案中，III族氮化物层105(其可为基于GaN的层)通过ELO生长在III族氮化物衬底101，如用由SiO2构成的生长限制掩模102图案化的m平面GaN衬底101上，其中ELO III族氮化物层105可以或不可在生长限制掩模102的顶部上聚结。
生长限制掩模102由宽度为x的条带状开口区域103构成，其中开口区域103之间的生长限制掩模102的SiO2条带的宽度y为1-20μm并且间隔为10-100μm。如果使用非极性衬底101，则开口区域103沿<0001>轴取向。如果使用半极性(20-21)或(20-2-1)衬底101，则开口区域103分别在平行于[-1014]或[10-14]的方向取向。也可以使用其它平面，其中开口区域103在其它方向上取向。
当使用III族氮化物衬底101时，本发明可以获得高品质ELO III族氮化物层105。因此，本发明还可以容易地获得具有降低的缺陷密度(如降低的位错和堆叠堆垛层错)的器件107。
此外，这些技术可以用于异质衬底101，如蓝宝石、Si、SiC、SiN、Ga2O3、LiAlO2等，只要其能够实现通过生长限制掩模102生长ELO III族氮化物层105。
图案化生长限制掩模
在生长限制掩模102上蚀刻开口区域103之前，在生长限制掩模102上执行预加工，以形成用于光提取或可控性的光控制特征的一个或多个期望的图案。
图1(d)示出了可与两种不同的设计图案一起使用的一个实施方案，但也可使用其它设计图案。在该实施方案中，第一设计图案被限定为增强来自宏观LED的光提取，并且第二设计图案被限定为使用光子晶体(PhC)腔增强发射光的方向性。
在这两种情况下，器件107包括n侧表面111和p侧表面112两者，其中设计图案113制造在作为发光表面的n侧表面111上。在p侧表面112上执行器件107制造，包括n-焊盘114和p-焊盘115沉积。
使用生长限制掩模在衬底上生长外延层
在ELO III族氮化物层105的翼部上的平坦表面区中，在ELO III族氮化物层105上或上方生长III族氮化物半导体器件107层。在一个实施方案中，常规方法用于III族氮化物半导体器件107层的外延生长，如MOCVD。在一个实施方案中，III族氮化物半导体器件107层彼此隔开，因为ELO III族氮化物层105的MOCVD生长在相邻的ELO III族氮化物层105能够聚结之前停止。在另一个实施方案中，使ELO III族氮化物层105聚结，然后执行蚀刻以移除不希望的区110。
三甲基镓(TMGa)、三甲基铟(TMIn)和三乙基铝(TMAl)用作III族元素源。氨(NH3)用作供应氮气的原料气。氢气(H2)和氮气(N2)用作III族元素源的载气。重要的是在载气中包括氢气以获得平滑的表面外延层。
盐水和双(环戊二烯基)镁(Cp2Mg)用作n型和p型掺杂剂。压力设置典型地为50至760托。基于III族氮化物的半导体层通常在700至1250℃的温度范围下生长。
例如，生长参数包括以下：TMG为12sccm，NH3为8slm，载气为3slm，SiH4为1.0sccm，并且V/III比率为约7700。
限制区域外延(LAE)III族氮化物层的ELO
在现有技术中，已经在生长后的m平面III族氮化物膜的表面上观察到许多椎体形小丘(hillocks)。参见例如美国专利申请公开号2017/0092810。此外，在生长的表面上出现了波状表面和凹陷部分，这使得表面粗糙度更差。这是一个非常严重的问题。例如，根据一些论文，通过控制衬底的生长表面的斜角(>1度)，以及通过使用N2载气条件，可以获得平滑表面。然而，由于高生产成本，这些对于大规模生产来说是非常限制的条件。此外，GaN衬底从其制造方法到原点的斜角波动很大。例如，如果衬底具有大的平面内斜角分布，则它在晶片中的这些点处具有不同的表面形貌。在这种情况下，由于较大的斜角平面内分布，产量降低。因此，该技术必须不取决于斜角平面内分布。
本发明解决了如下所阐述的这些问题：
1.生长区域受到生长限制掩模102从衬底101边缘起的区域的限制。
2.衬底101是非极性或半极性III族氮化物衬底101，该衬底具有从m平面朝向c平面和C平面的-16度至+30度范围内的斜角取向。替代地，衬底101是其上沉积有基于III族氮化物的半导体层的异质衬底，其中该层具有从m平面朝向c平面的+16度至-30度范围内的斜角取向。
3.器件107的条具有垂直于基于III族氮化物的半导体晶体的a轴的长边。
4.在MOCVD生长期间，可以使用氢气气氛。
在本发明中，在非极性和半极性生长期间，可以使用氢气气氛。使用该条件是优选的，因为氢气可以防止在初始生长阶段在开口区域103的边缘处发生过度生长。
那些结果通过以下生长条件获得。
在一个实施方案中，生长压力在60至760托的范围内，但生长压力优选地在100至300托的范围内以获得岛状III族氮化物半导体层的宽的宽度；生长温度在900至1200℃的范围内；V/III比率在10-30,000的范围内；TMG为2-20sccm；NH3在0.1至10slm的范围内；并且载气为仅氢气、或氢气与氮气两者。为了获得平滑表面，需要通过常规方法优化每个平面的生长条件。
在生长约2-8小时之后，ELO III族氮化物层105具有约1-50μm的厚度和约50-150μm的条宽度。
制造器件
通过常规方法在ELO III族氮化物层105的翼部上的平坦表面区处制造器件107，其中各种器件107设计是可能的。例如，可能仅需要前端工艺如p-焊盘和n-焊盘来实现LED，这可以沿着ELO III族氮化物层105的翼部的长度或宽度来执行。替代地，通过将金属部分地设置在图案113上方，或者通过经由混合掩模102A使用为n-焊盘114创建空间，界面可被用作n-焊盘114。
形成用于分离器件单元的结构
该步骤的目的是将ELO III族氮化物层105和III族氮化物半导体器件107层与主衬底101隔离。至少两种方法可用于将器件107转移到载体或基板上。在一种方法中，使用选择性蚀刻掩模，通过蚀刻开口区109和邻近条之间的区110以至少暴露生长限制掩模102，将ELO III族氮化物层105和III族氮化物半导体器件107层与主衬底101分离。例如，层105、107的划分也可以通过例如镶金刚石钻头划片器(scriber)或激光划片器经由划线(scribing)来执行，或者使用工具如RIE或ICP(感应耦合等离子体)蚀刻来执行，但不限于这些方法，并且也可以使用其它方法来隔离器件107。
可以使用[Srinivas Gandrothula等人,2020Appl.Phys.Express,13,041003]中所描述的方法，或替代地，可使用支撑载体(如基板)从主衬底101剥离制造的器件107。
术语的定义
基于III族氮化物的衬底
基于III族氮化物的衬底101可以包含任何类型的基于III族氮化物的衬底101，只要基于III族氮化物的衬底能够实现通过生长限制掩模102来生长基于III族氮化物的半导体层。这包括在{0001}、{11-22}、{1-100}、{20-21}、{20-2-1}、{10-11}、{10-1-1}平面等或其它平面上从体块式GaN以及AlN晶体衬底切片的任何GaN衬底101。
异质衬底
此外，本发明还可以使用异质衬底101，如蓝宝石、Si、SiC、SiN、Ga2O3、LiAlO2等。例如，在沉积生长限制掩模102之前，GaN模板或其它基于III族氮化物的半导体层可生长在异质衬底101上。GaN模板或另外的基于III族氮化物的半导体层典型地在异质衬底101上生长至约2-6μm的厚度，然后使生长限制掩模102设置在GaN模板或另外的基于III族氮化物的半导体层上。
生长限制掩模
生长限制掩模102包含介电层，如SiO2、SiN、SiON、Al2O3、AlN、AlON、MgF、ZrO2、TiN等，或难熔金属或贵金属，如W、Mo、Ta、Nb、Rh、Ir、Ru、Os、Pt等。生长限制掩模102可为选自以上材料的层合结构。它也可以是选自以上材料的多个堆叠的层结构。
在一个实施方案中，生长限制掩模102的厚度为约0.05-3μm。生长限制掩模102的宽度优选地大于5μm，并且更优选地，宽度大于10μm。生长限制掩模102可通过溅射、电子束蒸发、等离子体增强化学气相沉积(PECVD)、离子束沉积(IBD)来等沉积，但不限于那些方法。
在m平面独立式GaN衬底101上，生长限制掩模102包含多个开口区域103，这些开口区域在平行于衬底101的11-20方向的第一方向和平行于衬底101的0001方向的第二方向上以沿第二方向延伸的间隔周期性地布置。开口区域103的长度为例如200至35000μm；宽度为例如2至180μm；并且开口区域103的间隔为例如20至180μm。开口区域103的宽度典型地在第二方向上是恒定的，但是可以根据需要在第二方向上改变。
在c平面独立式GaN衬底101上，开口区域103在平行于衬底101的11-20方向的第一方向和平行于衬底101的1-100方向的第二方向上布置。
在半极性(20-21)或(20-2-1)GaN衬底101上，开口区域103分别在平行于[-1014]和[10-14]的方向上布置。
替代地，可以使用异质衬底101。当在c平面蓝宝石衬底101上生长c平面GaN模板时，开口区域103与c平面GaN模板处于相同的方向。
当在m平面蓝宝石衬底101上生长m平面GaN模板时，开口区域103与m平面GaN模板的方向相同。通过这样做，m平面劈开(cleaving)面可以用于采用c平面GaN模板划分器件的条107，并且c平面劈开面可以用于采用m平面GaN模板划分器件的条107；这是优选的。
基于III族氮化物的半导体层
ELO III族氮化物层105和III族氮化物半导体器件107层可以包括In、Al和/或B，以及其它杂质如Mg、Si、Zn、O、C、H等。
基于III族氮化物的半导体器件107层通常包含多于两层，包括n型层、未掺杂层和p型层中的至少一层。基于III族氮化物的半导体器件107层具体地包含GaN层、AlGaN层、AlGaInN层、InGaN层等。在器件107具有多个基于III族氮化物的半导体器件107层的情况下，彼此相邻的III族氮化物半导体器件107层之间的距离通常为30μm或更小，并且优选地1μm或更小，但不限于这些数字。根据半导体器件107的类型的多个电极设置在预定位置处。
半导体器件
半导体器件107可为例如肖特基(Schottky)二极管、发光二极管、半导体激光器、光电二极管、晶体管等，但不限于这些器件。本发明特别地可用于微型LED和VCSEL。本发明对于需要平滑区来形成腔体的半导体激光器尤其有用。
替代的实施方案
下面描述了本发明的替代的实施方案。
第一实施方案
第一实施方案包含具有光控制特征的基于III族氮化物的LED以及用于制造该LED的方法，该光控制特征包含用于光提取和/或导向的附接图案。该实施方案显示于图1(a)、1(b)、1(c)和1(d)中。
提供了主衬底101，并且在衬底101上形成具有多个条带状开口区域103的生长限制掩模102。
在该实施方案中，生长限制掩模102被图案化成包括与发射波长相当的结构，如PhC，以更好地提取光。替代地，可在主衬底101上制造相同的结构，然后将生长限制掩模102铺设在所制造的结构上方并呈现出该结构的形状。
为了概念验证，进行了可行性实验，以将图案转移到介于生长限制掩模102与III族氮化物ELO层105之间的界面上。具体地，也可使用混合掩模102A或图案化掩模102B。
图2(a)示出了可行性实验中执行的步骤。具有c平面GaN模板的蓝宝石基GaN(GaN-on-Sapphire)衬底101用于该研究。如步骤1所显示，使用二氧化硅胶体201，使PhC图案沉积到主衬底101上，如描述于[J.Vac.Sci.Technol.,B 35,011201(2017)]。胶体201的平均直径尺寸为约500nm。直径为平均420nm的胶体201的显微镜图像显示于图2(b)中。然后，如步骤2所显示，使用PECVD，沉积包含500nm厚SiO2层的生长限制掩模102。
展示了两种掩模图案以鉴定差异。一种是不具有任何胶体图案的平面状(平坦)生长限制掩模102，另一种是具有以上所提及的胶体图案的生长限制掩模102。
图2(c)显示了当使用不具有任何胶体图案的平坦生长限制掩模102时，ELO III族氮化物层105的AFM图像和两个全色CL显微图像(30kV，1.6nA)。CL显微图像(I)显示了开口区109和ELO III族氮化物层105的翼部，其中AFM图像为CL显微图像(I)的一部分，并且CL显微图像(II)显示了开口区109中的缺陷且在ELO III族氮化物层105的翼部中无缺陷。
图2(d)显示了ELO III族氮化物层105的AFM图像和两个全色CL显微镜图像，其中使用具有胶体图案的生长限制掩模102。CL显微图像(III)显示了开口区109和ELO III族氮化物层105的翼部，其中AFM图像为CL显微图像(III)的一部分，并且CL显微图像(IV)显示了开口区109中的缺陷且在ELO III族氮化物层105的翼部中无缺陷。
图2(e)显示了具有胶体图案的生长限制掩模102的AFM扫描。
图2(f)显示了在具有胶体图案的生长限制掩模102上生长的ELO III族氮化物层105的显微镜图像，以及ELO III族氮化物层105的一部分的AFM扫描。
在图2(e)和2(f)的AFM扫描中，由胶体限定的PhC图案具有三角晶格结构，其尺寸在期望的可见光区的亚波长范围内(400nm-700nm)。
接着，如图2(a)的步骤3所显示，通过蚀刻生长限制掩模102和胶体201所形成的平行条带包含开口区域103。然后，如图2(a)的步骤4所显示，III族氮化物ELO层105使用MOCVD生长并允许在图案化生长限制掩模102上扩散，随后是基于III族氮化物的半导体器件107层，如MQW 202。
步骤4的实验示范可见于图2(c)和2(d)中，其中图像(I)和(III)是分别在平坦生长限制掩模102和图案化生长限制掩模102上生长的外延层。而且，为了更好地理解，在外延层上绘制了开放窗口和翼部。顶部表面形态的AFM扫描显示在侧向窗口中。
对于平坦生长限制掩模102和图案化生长限制掩模102，全色CL测量揭示的外延层上的穿行位错(threading dislocations)(TD)分别显示于图像(II)和(IV)中。可以看出，所有的位错(缺陷)均沿着外延层105的开放窗口出现，并且在两种情况下均没有在翼部上鉴定出可见缺陷，这指示翼部有更好的晶体品质。
因此，当在这些翼部上制作器件107时，它们的IQE得到改善，由此器件107的寿命得到改善。如上文，缺陷密度较少的晶体层也有助于在引入高载流子注入时维持器件107的光谱纯度。该发射波长展宽(一般地说称为半峰全宽(FWHM))不会如在平坦衬底上制作的常规器件中所见的那样增加。
如可以在图2(c)和2(d)中看出，对于图像(II)和(IV)，即使在ELO III族氮化物层105下面存在PhC图案，就位错和表面形态而言，翼部的品质类似于在无图案生长限制掩模102上生长的ELO III族氮化物105。
发明人确认了成功地将PhC图案转移到生长限制掩模102上以及ELO层105的界面111上，如图2(e)、2(f)、2(g)和2(h)所显示，其中使用[S.Gandrothula,Appl.Phys.Express13,041003(2020)]中所描述的方法从主衬底101移除ELO层105。
使用AFM实验性地扫描了ELO层105的界面，并且结果可以见于图2(e)、2(f)、2(g)和2(h)作为外延层界面。ELO层105的界面上的图案是从生长限制掩模102上的图案复制而来的。
图2(i)是当使用不同胶体尺寸来创建图案时，平坦生长限制掩模102和图案化生长限制掩模102的III族氮化物ELO层105的正面和背面的显微镜、SEM和AFM图像的集合。具体地，图像203是显示胶体粒度的显微镜图像；图像204是ELO III族氮化物层105背面的显微镜图像；图像205是ELO III族氮化物层105背面的SEM图像；图像206是ELO III族氮化物层105背面的AFM扫描；并且图像207是生长限制掩模102上的图案的AFM扫描。
第二实施方案
第二实施方案是关于实现用于固态照明应用(如住宅、机动车、娱乐等)的宏观尺寸的高效LED。完全以MOCVD生长且面积为大约～0.05mm2-0.1mm2的器件107层是在ELO层105的翼部上创建的。为了实现这一点，生长限制掩模102(如图1(b)所显示，包含混合掩模102A或图案化掩模102B)的整个区域被PhC图案覆盖，然后使用MOCVD生长III族氮化物外延层105。为LED蚀刻台面，沉积金属触点，然后从主衬底101提取LED并封装。
如图3(a)、3(b)、3(c)、3(d)、3(e)和3(f)所显示，取决于焊盘配置和/或安装方法，LED可以以几种不同的方式封装。
图3(a)、3(b)和3(c)示出了垂直焊盘配置，其中器件107位于杯形反射器301上，并且金属触点302之一在使用PhC图案化掩模102B时置于提取特征上，或者在使用混合掩模102A时置于提取特征104B旁边的平坦区104A上。另外的金属触点303置于器件107的底部上。然后将所有这些元件封装在环氧树脂圆顶304中，阴极305和阳极306延伸到圆顶304外部用于电连接到电源(未示出)。
图3(b)还显示了从提取特征中光的提取，以及MQW 202、触点302、303，以及电流扩散线307。
图3(c)显示了在从器件107移除衬底101之后，用于将器件107安装在圆顶304内的具有背面粗糙化的ZnO基板308。
图3(d)、3(e)和3(f)示出了横向焊盘配置，其中器件107位于杯形反射器301上，并且两个金属触点302均置于器件107的底部上。然后将所有这些元件封装在环氧树脂圆顶304中，阴极305和阳极306延伸到圆顶304外部用于电连接到电源(未示出)。在该实施方案中，当使用PhC图案化掩模102B时，或者当使用混合掩模102A时，金属触点302、303置于器件107的与光提取特征相背的一侧上。
图3(f)显示了在移除衬底101之后，用于将器件107安装在圆顶304内的具有背面粗糙化的ZnO基板308。
第三实施方案
第三实施方案涉及用于显示应用的PhC腔微观尺寸LED。
与常规的LCD和OLED显示器相比，下一代显示器(如微型发光二极管显示器)由于其高电光转换效率和广色域的优点而得到了深入研究。然而，常规厚的LED存在几个问题，如色彩混合、色纯度、温度，以及色彩稳定性。为了解决这些问题，基于III族氮化物的蓝色、绿色和红色PhC-腔-LED作为潜在的替代品而受到越来越多的关注。PhC-腔-LED的优点包括光谱纯度和热稳定性，因为光谱宽度和形状由腔模和InGaN QW发射的重叠决定。另一个优点在于PhC-腔-LED的发射比常规LED更具方向性。而且，LED的p侧上的PhC-腔或PhC会损坏器件层或增加运行特性。研究人员[Appl.Phys.Lett.96,031108(2010)]已报道了通过将n侧PhC嵌入LED中的n侧PhC，但是这种方法将增加缺陷，并且需要较大的生长控制。理想的是，PhC或PhC-腔必须存在于发光区(即QW)附近，以提取大部分逃逸模式的光。
在显示应用中，据报道由于在限定台面时与等离子体蚀刻相关联的损坏，至少一侧小于约20μm的微型LED效率较低。然而，发现穿透位错密度小于<106cm-2的外延层对来自等离子体蚀刻的损害的抵抗力较低。
如图4(a)和4(b)所显示，发光器件401由ELO III族氮化物层105的翼部上的高晶体品质层构成，使得适用于显示应用的器件401将含有基本上较少或没有缺陷。另外，可以在生长限制掩模102上形成提取特征402，如PhC或PhC-腔(例如，具有扰乱的PhC周期性)。没有封装的含有PhC-腔的微型LED 401的x、y和h尺寸<20μm，并且可以在显示应用中充当光源或像素。PhC 402充当光导结构，并抑制与邻近器件的色彩混合。对于需要更高密度集成光源的微型显示器，如AR/VR应用，这是最期望的特性。
如图4(c)和4(d)所显示，用于PhC-腔403的生长限制掩模102置于含有一个或多个单独的PhC 403单元的阵列404的主衬底101上，其中PhC设计可以是引入缺陷的PhC 405或规则PhC 406。
如图4(e)和4(f)所显示，相邻的PhC 402可以由区407隔开，该区可对应于ELO III族氮化物层105的非聚结的非生长区106。
如图4(g)和4(h)所显示，可选择器件107的整个条408并将其与衬底101分离，或者可以选择器件409的选定条并将其与衬底101分离。
如图4(i)和4(j)所显示，器件107可安装在显示面板410或其它载体上，且具有底部触点411和/或顶部触点412。
该实施方案提供了对于显示应用以更好的品质实现定向光源的解决方案。而且，在常规的薄型倒装芯片设计上制造PhC或PhC腔几乎是不可能的，因为它会使p侧材料降级。此外，如减薄衬底101并然后在衬底101侧放置PhC的方法是耗时的。
本申请中描述的方法不仅在器件层的n侧上提供了PhC，而且还为器件外延层提供了可忽略不计的较小穿透位错。
第四实施方案
在第四实施方案中，为了使PhC LED的垂直光提取最大化，有必要在发光有源区和光导特征之间保持一定距离，该距离与材料中的光波长相当。在这种情况下，当与厚LED相比时，出射(exiting)模式相对于导向模式的强度比有所增加。为了实现这种应用，本发明可以如下改进。
如图5(a)和5(b)所显示，ELO III族氮化物层105在生长限制掩模102和主衬底101上生长，其中光提取特征(如由胶体201形成的PhC或PhC-腔)用于图案化生长限制掩模102。然后，在ELO III族氮化物层105上执行抛光至线501，从而导致由生长限制掩模102、胶体201，以及具有转移的PhC特征的ELO III族氮化物层105的厚度构成的厚度t。
接下来，在ELO III族氮化物层105上生长基于III族氮化物的半导体器件107层。例如，ELO III族氮化物层105可包含一个或多个n型层，并且基于III族氮化物的半导体器件107层可包括n型GaN层、具有5％铟含量的InGaN预层、由作为有源区的五个周期的2.5nmInGaN量子阱和13.5nm GaN势垒构成的MQW、20nm p型电子阻挡层(EBL)，以及200nm p型GaN。层的总厚度为约500nm。
最后，移除衬底101，并沉积p-和n-触点502、503。替代地，可在移除衬底101之前沉积p-和n-触点502、503。
然后，类似于其它实施方案，将加工的器件107相应地集成。
第五实施方案
在第五实施方案中，描述了具有光提取特征的较大型LED，以实现更好的EQE。如图6(a)所显示，在实现具有长度l和宽度w(例如，l×w＝～50000μm2或更大)的期望尺寸的LED器件107之后，将在器件107顶部具有金属化p-触点601的LED器件107从主衬底101移除。p-触点601可为反射材料，如Ti/Ag/Ni/Au。
如图6(b)所显示，开口区109是ELO III族氮化物层105与主衬底101之间的连接，并且是主衬底101上的位错仍然存在但不传播到ELO III族氮化物层105的翼部中之处。开口区109基本上不含有来自主衬底101的任何材料。对于开口区109，当蓝宝石基GaN模板用作主衬底101时，位错为>108至109cm2；当硅基GaN(GaN-on-Silicon)模板用作主衬底101时，位错为>1010至1011；并且当体块状独立式GaN衬底用作主衬底101时，位错为106至105cm2。
而且如图6(b)所显示，可呈凹形的光提取特征602外延地集成在LED器件107的n侧上，并且作为相对较高位错密度区的开口区109是可以用于放置n-焊盘603的平坦表面。LED器件107然后如上所述封装。
替代地，如图7(a)和7(b)所显示，LED器件107在开口区109上具有金属化n-触点701，该开口区是相对较高位错密度区，以及平坦表面。器件107可包括使用生长限制掩模102外延集成在LED器件107的n侧上的凹面光提取特征702或凸面光提取特征703。金属化p-触点704沉积于开口区109上，该开口区是相对较高位错密度区，以及平坦表面。LED器件107然后如上所述封装。
第六实施方案
第六实施方案描述了用于LED 107的集成光提取特征大规模制造到外异衬底101如蓝宝石基GaN、Si基GaN(GaN-on-Si)、衬底上的模板等上。光提取特征形成在生长限制掩模102上或外异衬底101上。然后，ELO III族氮化物层105接纳特征的形状，而不向ELO III族氮化物层105的翼部增加穿透位错。如上所述，可以制造宏观尺寸到微观尺寸的LED 107。
当使用大尺寸衬底101如蓝宝石(6英寸或更大)或Si(12英寸或更大)来降低生产成本时，该特定实施方案是有利的。
到目前为止，使用蓝宝石基GaN和Si基GaN衬底尝试LED的常规制造；然而，尚无解决LED的晶体品质或有源区域附近的光提取特征的报道。该实施方案主要解决这样的问题。
工艺步骤
图8是示出根据本发明制造半导体器件的方法800的流程图。具体地，图8示出了用于制造具有外延光控制特征的LED的方法800。
框801表示提供衬底101的步骤。在该步骤中，衬底包含III族氮化物衬底或其上沉积有III族氮化物模板的外异衬底。
框802表示在衬底101上或上方形成生长限制掩模102的步骤。具体地，生长限制掩模102直接沉积到衬底101上，或者直接沉积到沉积在衬底101上的III族氮化物模板上。生长限制掩模102典型地为例如通过等离子体化学气相沉积(CVD)、溅射、离子束沉积(IBD)等沉积的绝缘膜，例如SiO2、SiN、SiON、TiN等。
框803表示在生长限制掩模102中设计光控制特征的步骤。具体地，使用胶体光刻、纳米压印、电子束光刻、全息光刻、或干涉光刻，在生长限制掩模102或主衬底101上形成一个或多个图案113。优选地，在生长限制掩膜102或主衬底101上形成图案113，然后外延转移到至少介于III族氮化物ELO层105与生长限制掩模104之间的界面上，而不会蚀刻或损坏III族氮化物ELO层105或III族氮化物半导体器件107层。
图案113可包含由平滑区104A和图案化区104B构成的混合掩模102A、或由不含平滑区104A的图案化区104B构成的图案化掩模102B。
图案113可包含例如当图案113包括随机粗糙表面时被限定为增强从器件107层发射的光的提取的第一设计图案，或者例如当图案113包含PhC图案时被限定为增强从器件107层发射的光的方向性的第二设计图案。
在一个实施方案中，图案113制造在主衬底101上，生长限制掩模102形成在图案113上方，并且例如当图案113包含PhC图案时，生长限制掩模102引入图案103。在该实施方案中，使用胶体201将PhC图案沉积到主衬底101上；并且生长限制掩模102沉积到胶体201上，使得生长限制掩模102引入PhC图案。PhC图案可包含一个或多个PhC-腔，PhC-腔可包含一个或多个PhC的阵列，并且PhC可为规则PhC或引入缺陷的PhC。
在图案113被引入生长限制掩模102之后，由生长限制掩模102的条带隔开的开口区域103被蚀刻到生长限制掩模102中。替代地，在图案113被引入到生长限制掩模102中之前，开口区域103可被蚀刻到生长限制掩模102中。
框804表示使用ELO和生长限制掩模102生长III族氮化物ELO层105的步骤——首先从生长限制掩模102中的开口区域103起，并然后在生长限制掩模102上横向生长，其中III族氮化物ELO层105可以或不可与相邻或邻近的III族氮化物ELO层105聚结。
框805表示在III族氮化物ELO层105上或上方生长III族氮化物器件107层的步骤，其中III族氮化物器件107层生长在III族氮化物ELO层105的翼部上，并且III族氮化物ELO层105和III族氮化物器件107层一起包含岛状III族氮化物半导体层105、107。
生长限制掩模102或主衬底101上形成的图案113至少转移到介于III族氮化物ELO层105与生长限制掩模102之间的界面111，以及也可能的器件107层，其中图案113包含外延集成的光控制特征，以提取、引导、反射、折射、聚焦或散焦从器件107层发射的光。因此，在形成发光层之前形成光控制特征。
在一个实施方案中，光控制特征形成在III族氮化物ELO层105的n侧表面111上，例如，光控制特征外延集成在III族氮化物ELO层105的背面，以最小化III族氮化物半导体器件107层的p型层的厚度。
框806表示通过常规光刻方法在大部分被平坦表面区覆盖的ELO层105的翼区上制造发光器件107(如LED)的步骤。
框807表示将岛状III族氮化物半导体层105、107划分成单独的器件107或器件组107的步骤，以便隔离主衬底101上的器件107。
框808表示从衬底101移除器件107的步骤。这可涉及使用化学蚀刻剂如缓冲氢氟酸(BHF)或氢氟酸(HF)溶解生长限制掩模102和任何保护层。
框809表示将器件107转移到显示面板、基板、或其它外部载体上的步骤。具体地，该步骤包括将包括岛状III族氮化物半导体层105、107在内的器件107转移到显示面板、基板、或其它外部载体。
该步骤还包括形成用于使电流注入器件107中的横向注入配置或垂直注入配置，包括在器件107上沉积n-和p-触点。这些配置允许器件107的组中的每个器件107被单独寻址(addressed)或者与其它器件107一起被寻址。
框810表示该方法的最终结果，即，完成的器件107。
参考文献
以下参考文献以引用方式并入本文：
1.Appl.Phys.Lett.84,855(2004).
2.Applied Physics Express 9,102102(2016).
3.J.Vac.Sci.Technol.,B 35,011201(2017).
4.美国专利申请公开号2017/0092810，由James W.Raring等人于2014年6月11日提交，标题为“Surface morphology of non-polar gallium nitride containingsubstrates.”
5.Appl.Phys.Express,13,041003(2020).
6.Appl.Phys.Lett.96,031108(2010).
结论
本发明的优选实施方案的描述到此结束。本发明的一个或多个实施方案的前述描述是出于举例说明和描述的目的而呈现。其并不旨在穷举性或者将本发明限制于所公开的精确形式。鉴于上述教导，许多修改和变型是可能的。本发明的范围旨在不由该具体实施方式限定，而是由所附权利要求限定。

Claims (16)

1.方法，所述方法包括：
在主衬底上形成生长限制掩模，其中在所述生长限制掩模或所述主衬底上形成一个或多个图案；以及
使用所述生长限制掩模在所述主衬底上生长一个或多个外延横向过生长(ELO)层和器件层，其中所述生长限制掩模或所述主衬底上形成的所述图案被至少转移到介于ELO层与所述生长限制掩模之间的界面，并且所述图案包含外延集成的光控制特征，以提取、引导、反射、折射、聚焦或散焦从所述器件层发射的光。
2.根据权利要求1所述的方法，其中使用胶体光刻、纳米压印、电子束光刻、全息光刻、或干涉光刻，在所述生长限制掩模或所述主衬底上形成所述图案。
3.根据权利要求1所述的方法，其中所述图案包含由平滑区和图案化区构成的混合掩模、或由不含平滑区的图案化区构成的图案化掩模。
4.根据权利要求1所述的方法，其中所述图案包含第一设计图案，所述第一设计图案被限定为增强从所述器件层发射的光的提取。
5.根据权利要求4所述的方法，其中所述图案包含随机粗糙表面。
6.根据权利要求1所述的方法，其中所述图案包含第二设计图案，所述第二设计图案被限定为增强从所述器件层发射的光的方向性。
7.根据权利要求1所述的方法，其中所述图案制造在所述主衬底上，所述生长限制掩模形成在所述图案上方，并且所述生长限制掩模引入所述图案。
8.根据权利要求7所述的方法，其中所述图案包含光子晶体(PhC)图案。
9.根据权利要求8所述的方法，其中：
使用胶体将所述光子晶体图案沉积在所述主衬底上；以及
将所述生长限制掩模沉积在所述胶体上，使得所述生长限制掩模引入所述光子晶体图案。
10.根据权利要求9所述的方法，其中所述光子晶体图案包含一个或多个PhC-腔，所述PhC-腔包含一个或多个PhC的阵列，并且所述PhC是规则PhC或引入缺陷的PhC。
11.根据权利要求1所述的方法，其中所述器件层生长在所述ELO层的一个或多个翼部上。
12.根据权利要求1所述的方法，其中所述图案在所述ELO层中外延形成，而不蚀刻或损坏所述ELO层或所述器件层。
13.根据权利要求1所述的方法，其中所述光控制特征形成在所述ELO层的n侧上。
14.根据权利要求13所述的方法，其中所述光控制特征外延集成在所述ELO层的背面上，以最小化所述器件层的p型层的厚度。
15.根据权利要求1所述的方法，其中在形成发光层之前形成所述光控制特征。
16.结构，其包含：
在主衬底上形成的生长限制掩模，其中在所述主衬底的所述生长限制掩模上形成一个或多个图案；以及
使用所述生长限制掩模在所述主衬底上生长的一个或多个外延横向过生长(ELO)层和器件层，其中所述生长限制掩模或所述主衬底上形成的所述图案被至少转移到介于ELO层与所述生长限制掩模之间的界面，并且所述图案包含外延集成的光控制特征，以提取、引导、反射、折射、聚焦或散焦从所述器件层发射的光。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050205883A1 (en) * 2004-03-19 2005-09-22 Wierer Jonathan J Jr Photonic crystal light emitting device
TWI271883B (en) * 2005-08-04 2007-01-21 Jung-Chieh Su Light-emitting devices with high extraction efficiency
KR101101780B1 (ko) * 2008-09-08 2012-01-05 서울대학교산학협력단 질화물 박막 구조 및 그 형성 방법
CN104011886B (zh) * 2011-12-23 2017-03-08 首尔伟傲世有限公司 发光二极管及其制造方法
KR102467949B1 (ko) * 2015-02-23 2022-11-16 미쯔비시 케미컬 주식회사 C 면 GaN 기판
JP7351546B2 (ja) * 2018-10-31 2023-11-13 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア エピタキシャル側方過成長を用いて滑らかな表面を取得する方法
EP4049306A4 (en) * 2019-10-23 2023-06-14 The Regents of the University of California Method of fabricating a resonant cavity and distributed bragg reflector mirrors for a vertical cavity surface emitting laser on a wing of an epitaxial lateral overgrowth region
US20230402564A1 (en) * 2020-10-28 2023-12-14 The Regents Of The University Of California Method of transferring a pattern to an epitaxial layer of a light emitting device

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