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CN117995840A - 半导体装置及其制造方法 - Google Patents

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CN117995840A
CN117995840A CN202311406555.1A CN202311406555A CN117995840A CN 117995840 A CN117995840 A CN 117995840A CN 202311406555 A CN202311406555 A CN 202311406555A CN 117995840 A CN117995840 A CN 117995840A
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layer
semiconductor
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西康一
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

提供在不增加恢复损耗的情况下改善RRSOA的半导体装置及其制造方法。晶体管与二极管形成于共通的半导体基板，半导体基板具有晶体管区域和二极管区域，二极管区域具有：第1导电型的第1半导体层，其设置于半导体基板的第2主面侧；第1导电型的第2半导体层，其设置于第1半导体层之上；第2导电型的第3半导体层，其与第2半导体层相比设置于半导体基板的第1主面侧；第1主电极，其对二极管赋予第1电位；第2主电极，其对二极管赋予第2电位；多个二极管沟槽栅极，它们从半导体基板的第1主面到达第2半导体层；以及接触区域，其设置于第3半导体层的上层部，接触区域由埋入于凹部的导体材料构成，该凹部设置于第3半导体层。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，特别涉及在不使恢复损耗增加的情况下改善反向恢复安全工作区域的半导体装置。
背景技术
作为将IGBT(Insulated Gate Bipolar Transistor)和续流二极管设置于同一半导体基板的反向导通IGBT(RC-IGBT：ReverseConducting IGBT)的一个例子，以往，例如如专利文献1的图3所公开的那样，提出了不仅在IGBT区域，在二极管区域也配置沟槽接触，在沟槽接触的底部形成高浓度的p型接触层的结构。
专利文献1：国际公开第2020/213254号
在专利文献1中，如果二极管区域的沟槽接触的面积增大则p型接触层也增加，因此与在二极管区域未设置p型接触层的结构相比恢复损耗增大。
其原因在于，如果半导体基板表面的p型杂质层的杂质浓度高，则注入至漂移层的空穴量增大，恢复动作时的峰值电流(Irr)增大，至恢复电流变为0为止的时间(trr)的增大。
为了降低恢复损耗而需要使沟槽接触的面积减小，但如果使沟槽接触的面积减小，则产生在恢复动作时空穴难以排出，由于积蓄的空穴而使电场集中于pn结部，二极管的反向恢复安全工作区域(ReverseRecovery Safe Operation Area：RRSOA)降低的问题。
发明内容
本发明就是为了解决上述那样的问题而提出的，其目的在于提供在不使恢复损耗增加的情况下改善RRSOA的半导体装置。
本发明涉及的半导体装置在共通的半导体基板形成有晶体管和二极管，其中，所述半导体基板具有：晶体管区域，其形成有所述晶体管；以及二极管区域，其形成有所述二极管，所述二极管区域具有：第1导电型的第1半导体层，其设置于所述半导体基板的第2主面侧；第1导电型的第2半导体层，其设置于所述第1半导体层之上；第2导电型的第3半导体层，其与所述第2半导体层相比设置于所述半导体基板的第1主面侧；第1主电极，其对所述二极管赋予第1电位；第2主电极，其对所述二极管赋予第2电位；多个二极管沟槽栅极，它们设置为从所述半导体基板的所述第1主面到达所述第2半导体层；以及接触区域，其设置于所述第3半导体层的上层部，所述接触区域由埋入于凹部的导体材料构成，该凹部设置于所述第3半导体层。
发明的效果
根据本发明涉及的半导体装置，通过设置由埋入于凹部的导体材料构成的接触区域，该凹部设置于第3半导体层的上层部，从而在将接触宽度设为最小限度的情况下也能够增大第3半导体层与第1主电极的接触面积，能够在不增加恢复损耗的情况下改善RRSOA。
附图说明
图1是表示本发明涉及的实施方式1的半导体装置的结构的平面图。
图2是表示本发明涉及的实施方式1的半导体装置的结构的剖视图。
图3是表示本发明涉及的实施方式2的半导体装置的结构的平面图。
图4是表示本发明涉及的实施方式2的半导体装置的结构的剖视图。
图5是表示本发明涉及的实施方式3的半导体装置的结构的剖视图。
图6是表示本发明涉及的实施方式4的半导体装置的结构的剖视图。
图7是表示本发明涉及的实施方式5的半导体装置的结构的剖视图。
图8是表示本发明涉及的实施方式6的半导体装置的结构的剖视图。
图9是表示本发明涉及的实施方式7的半导体装置的结构的放大平面图。
图10是表示本发明涉及的实施方式2的半导体装置的结构的放大平面图。
图11是表示本发明涉及的实施方式8的半导体装置的结构的放大平面图。
图12是表示本发明涉及的实施方式9的半导体装置的结构的放大平面图。
图13是说明本发明涉及的实施方式10的半导体装置的制造方法的流程图。
具体实施方式
<前言>
在下面的说明中，n型及p型表示半导体的导电型，在本发明中，以第1导电型为n型，第2导电型为p型进行说明，但也可以使第1导电型为p型，使第2导电型为n型。另外，n-型表示杂质浓度比n
型低，n+型表示杂质浓度比n型高。相同地，p-型表示杂质浓度比p型低，p+型表示杂质浓度比p型高。
另外，有时使用“上”、“下”“侧”、“表”及“背”等表示特定的位置及方向的术语，这些术语是为了容易对实施方式的内容进行理解，出于方便而使用的，与实际实施时的方向没有关系。
另外，附图是示意性地示出的，在不同的附图各自示出的图像的尺寸及位置的相互关系未必是准确地记载的，能够进行适当变更。另外，在下面的说明中，对相同的结构要素标注相同的标号而进行图示，它们的名称及功能也相同。因此，有时会省略对它们的详细的说明。
<实施方式1>
使用图1及图2，对作为本发明涉及的实施方式1的半导体装置的RC-IGBT 100的结构进行说明。图1是表示RC-IGBT 100的结构的平面图，图2是图1中的A-A线处的矢视剖视图。图1是从发射极电极6(第1主电极)侧观察RC-IGBT 100的俯视图，但为了方便而省略了发射极电极6、层间绝缘膜4等的图示。
如图1所示，RC-IGBT 100具有单元区域即IGBT区域10及二极管区域20。在IGBT区域10，排列多根有源沟槽栅极11，在相邻的有源沟槽栅极11之间交替地设置有p+型的IGBT接触层14、n+型的发射极层13。此外，在图2中示出2根有源沟槽栅极11，但图2的IGBT区域10仅示出RC-IGBT 100的IGBT区域10的一部分，有源沟槽栅极11并不限于2根。
另外，如图1所示，RC-IGBT 100在二极管区域20排列有多根二极管沟槽栅极21，在相邻的二极管沟槽栅极21之间设置有阳极层25(第3半导体层)，在阳极层25的表面内，接触区域27以与二极管沟槽栅极21平行地延伸的方式设置为条带状。
如图2所示，RC-IGBT 100的IGBT区域10及二极管区域20形成于半导体基板SS。将半导体基板SS的纸面上端称为第1主面，将半导体基板SS的纸面下端称为第2主面。半导体基板SS的第1主面S1为RC-IGBT的表面侧的主面，半导体基板SS的第2主面S2为RC-IGBT 100的背面侧的主面。
如图2所示，RC-IGBT 100在单元区域即IGBT区域10，在第1主面S1和第2主面之间具有n-型的漂移层1(第2半导体层)。漂移层1为作为n型杂质具有例如砷(As)或磷(P)等的半导体层，在漂移层1的第1主面S1侧设置有n型杂质的浓度比漂移层1高的n型的载流子积蓄层2。载流子积蓄层2为作为n型杂质具有例如砷或磷等的半导体层。
如图2所示，在载流子积蓄层2的第1主面S1侧设置有p型的基极层15。p型基极层15为作为p型杂质具有例如硼(B)或铝(Al)等的半导体层。基极层15与有源沟槽栅极11的栅极沟槽绝缘膜11b接触。在基极层15的第1主面S1侧以与有源沟槽栅极11的栅极沟槽绝缘膜11b接触的方式设置有n+型的发射极层13，在剩余区域设置有p+型的IGBT接触层14。发射极层13为作为n型杂质具有例如砷或磷等的半导体层，IGBT接触层14为作为p型杂质具有例如硼或铝等的半导体层，发射极层13及IGBT接触层14构成半导体基板SS的第1主面S1。
如图2所示，在漂移层1的第2主面S2侧设置有n型杂质的浓度比漂移层1高的n型的缓冲层3。缓冲层3是为了在RC-IGBT 100处于断开状态时对从基极层15延伸至第2主面S2侧的耗尽层击穿进行抑制而设置的。缓冲层3例如可以是注入磷或质子(H+)而形成的，也可以是注入磷或质子这两者而形成的。
如图2所示，在IGBT区域10，在缓冲层3的第2主面S2侧设置有p型的集电极层16。即，在漂移层1与第2主面S2之间设置有集电极层16(第5半导体层)。集电极层16为作为p型杂质具有例如硼或铝等的半导体层，集电极层16构成半导体基板SS的第2主面S2。
另外，在IGBT区域10形成有从半导体基板SS的第1主面S1将基极层15贯穿而到达漂移层1的沟槽。通过在沟槽内隔着栅极沟槽绝缘膜11b设置栅极沟槽电极11a，从而构成有源沟槽栅极11。栅极沟槽电极11a隔着栅极沟槽绝缘膜11b与漂移层1相对。
有源沟槽栅极11的栅极沟槽绝缘膜11b与基极层15及发射极层13接触。如果将栅极驱动电压施加于栅极沟槽电极11a，则在与有源沟槽栅极11的栅极沟槽绝缘膜11b接触的p型基极层15形成沟道。
如图2所示，在有源沟槽栅极11的栅极沟槽电极11a之上设置有层间绝缘膜4。也可以在半导体基板SS的第1主面S1的未设置层间绝缘膜4的区域之上及层间绝缘膜4之上形成阻挡金属。阻挡金属例如可以是包含钛(Ti)的导体，例如可以是氮化钛，可以是使钛和硅(Si)合金化后的TiSi。
如图2所示，在第1主面S1的未设置层间绝缘膜4的区域之上及层间绝缘膜4之上设置发射极电极6。发射极电极6例如可以通过铝硅合金(Al-Si类合金)等铝合金形成，也可以是在由铝合金形成的电极之上通过化学镀或电镀形成了镀膜的由多层金属膜构成的电极。
如图2所示，RC-IGBT 100在二极管区域20也与IGBT区域10相同地具有n-型的漂移层1。二极管区域20的漂移层1和IGBT区域10的漂移层1连续而一体地构成，由同一半导体基板SS构成。
如图2所示，在二极管区域20也与IGBT区域10相同地，在漂移层1的第2主面S2侧设置有n型的缓冲层3。在二极管区域20设置的缓冲层3为与在IGBT区域10设置的缓冲层3相同的结构。
在漂移层1的第1主面S1侧设置有p型的阳极层25。阳极层25设置于漂移层1和第1主面S1之间。也可以将阳极层25设为p型杂质的浓度与IGBT区域10的基极层15相同，同时形成阳极层25和基极层15。阳极层25构成半导体基板SS的第1主面S1。
在二极管区域20，在缓冲层3的第2主面S2侧设置有n+型的阴极层26(第1半导体层)。阴极层26设置于漂移层1和第2主面S2之间。阴极层26为作为n型杂质具有例如砷或磷等的半导体层，构成半导体基板SS的第2主面S2。另外，在二极管区域20的至少一部分，从半导体基板SS的第1主面S1侧起，形成有比IGBT区域10的IGBT接触层14浅的接触区域27，接触区域27的内部埋入与发射极电极6相同的导体材料。
如图2所示，在二极管区域20形成有从半导体基板SS的第1主面S1将阳极层25贯穿而到达漂移层1的沟槽。通过在二极管区域20的沟槽内隔着二极管沟槽绝缘膜21b设置二极管沟槽电极21a，从而构成二极管沟槽栅极21。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b与漂移层1相对。
如图2所示，在二极管沟槽栅极21的二极管沟槽电极21a之上设置有层间绝缘膜4。也可以在半导体基板SS的第1主面S1的未设置层间绝缘膜4的区域之上及层间绝缘膜4之上形成阻挡金属。
如图2所示，在二极管区域20的第1主面S1的未设置层间绝缘膜4的区域之上及层间绝缘膜4之上设置发射极电极6。发射极电极6与在IGBT区域10设置的发射极电极6连续地形成。
如图2所示，在阴极层26的第2主面S2侧设置集电极电极(collector electrode)7(第2主电极)。与发射极电极6相同地，二极管区域20的集电极电极7与在IGBT区域10设置的集电极电极7连续地形成。集电极电极7与阴极层26进行欧姆接触，与阴极层26电连接，也作为阴极电极起作用。
如图2所示，在RC-IGBT 100，在二极管区域20的至少一部分形成有比IGBT区域10的IGBT接触层14浅的接触区域27。通过该结构，能够增大二极管区域20的阳极层25与发射极电极6的接触面积，能够提高空穴排出效率，能够改善RRSOA。
即，IGBT区域10的IGBT接触层14为了降低作为杂质扩散层的基极层15的电阻，而以一定量以上的深度例如以大于或等于0.5μm的方式形成。如果将接触区域27形成得比IGBT接触层14深，则接触区域27的高宽比变大，因此由与发射极电极6相同的导体材料进行埋入时的埋入性降低。因此，通过将接触区域27形成得比IGBT接触层14浅，能够提高发射极电极的埋入性。
另外，在设置有接触区域27的结构中，通过降低阳极层25的杂质浓度，从而能够降低空穴注入效率，降低恢复损耗。即，在未设置接触区域27的情况下，空穴排出效率降低，RRSOA降低。即，为了防止RRSOA的降低，恢复损耗的控制范围受到限制。但是，通过设置接触区域27，从而能够使空穴排出效率提高，使RRSOA提高，将恢复损耗的控制范围扩大。换言之，在RC-IGBT 100中，二极管区域20的恢复损耗能够由阳极层25的杂质浓度决定，能够独立地对恢复损耗和RRSOA进行控制。
另外，接触区域27在将阳极层25的一部分除去后的凹部形成，因此不仅在接触区域27的底面，在侧面也与阳极层25接触。因此，在接触区域27的宽度即接触宽度以保持埋入性没有降低的程度的高宽比的方式设为最小限度的情况下，也能够增大阳极层25与发射极电极6的接触面积，能够改善RRSOA。
这里，当在二极管区域20的半导体基板SS的第1主面S1的未设置层间绝缘膜4的区域之上及层间绝缘膜4之上形成阻挡金属的情况下，埋入接触区域27的导体材料可以仅是阻挡金属，也可以是发射极电极6与阻挡金属的层叠体。另外，在二极管区域20的第1主面S1侧，也可以替代阳极层25，与IGBT区域10相同地设置载流子积蓄层2和基极层15，在基极层15的表面内设置接触区域27。
<实施方式2>
使用图3及图4，对作为本发明涉及的实施方式2的半导体装置的RC-IGBT 200的结构进行说明。图3是表示RC-IGBT 200的结构的平面图，图4是图3中的B-B线处的矢视剖视图。图3是从发射极电极6侧观察RC-IGBT 200的平面图，但为了方便而省略了发射极电极6、层间绝缘膜4等的图示。此外，在图3及图4中，对与使用图1及图2说明过的实施方式1的RC-IGBT 100相同的结构标注相同的标号，省略重复的说明。
如图3所示，在RC-IGBT 200，在二极管区域20的至少一部分形成有p+型的二极管接触层24(第4半导体层)。二极管接触层24在相邻的二极管沟槽栅极21之间隔开间隔地设置多个，条带状的接触区域27将多个二极管接触层24的中央横切。如图4所示，二极管接触层24的p型杂质的杂质浓度比阳极层25高，深度形成得比阳极层25浅。
此外，二极管接触层24的深度形成得比接触区域27深。通过采用这样的结构，如图4所示，由于接触区域27的底部与p+型的二极管接触层24接触，因此能够提高空穴排出效率。
另外，如图3所示，二极管接触层24局部地形成于阳极层25的表面内，因此通过与接触区域27独立地对二极管接触层24的面积进行调整，从而具有对恢复损耗进行控制的效果。
如果设置二极管接触层24，则与未设置的情况相比能够提高空穴排出效率，但另一方面，恢复损耗增大。但是，恢复损耗与由正向电压降(Forward Voltage Drop：VF)规定的导通损耗呈折衷关系，在设计RC-IGBT的时候，谋求能够调整为最佳的导通损耗。通过对二极管接触层24的杂质浓度进行调整，从而与对阳极层25的杂质浓度进行调整的情况相比，能够在更宽的范围内对导通损耗进行控制。
<实施方式3>
使用图5，对作为本发明涉及的实施方式3的半导体装置的RC-IGBT 300的结构进行说明。图5是表示RC-IGBT 300的结构的剖视图。此外，平面图与图3所示的RC-IGBT 200相同，图5是与图3中的B-B线处的矢视剖视图对应的剖视图。
另外，在图5中，对与使用图2说明过的实施方式1的RC-IGBT 100相同的结构标注相同的标号，省略重复的说明。
如图5所示，在RC-IGBT 300，二极管区域20的二极管接触层24形成为，在接触区域27的下方的区域，二极管接触层24的深度局部地变深。通过采用这样的结构，从而能够增大二极管接触层24和阳极层25的接触面积，能够提高空穴排出效率，改善RRSOA。
<实施方式4>
使用图6，对作为本发明涉及的实施方式4的半导体装置的RC-IGBT 400的结构进行说明。图6是表示RC-IGBT 400的结构的剖视图。此外，平面图与图1所示的RC-IGBT 100相同，图6是与图2中的A-A线处的矢视剖视图对应的剖视图。
另外，在图6中，对与使用图2说明过的实施方式1的RC-IGBT 100相同的结构标注相同的标号，省略重复的说明。
如图6所示，在RC-IGBT 400，二极管区域20的阳极层25形成为，具有在接触区域27的下部，阳极层25的深度最深，在水平方向即与第1主面S1平行的方向上随着远离接触区域27而阳极层25的深度急剧变浅的深度分布。通过采用这样的结构，从而能够局部地将阳极层25设得浅，提高来自浅的部分的电子排出效率，降低恢复损耗。
即，由于阳极层25为p型，空穴为多数载流子，因此具有妨碍来自电子为多数载流子的n型杂质层的电子的流动的作用。通过局部地将阳极层25设得浅，从而电子在p型半导体层即阳极层25流动的距离变短，能够提高电子排出效率。
为了形成图6所示那样的阳极层25，半导体基板SS的IGBT区域10完全被覆盖，在二极管区域20，通过抗蚀剂材料或氧化硅膜等形成离子注入掩模，该离子注入掩模的形成阳极层25的部分成为开口部。在该情况下，开口部的间距设定为比p型杂质的水平方向的扩散距离短，由此阳极层25不会间断。
<实施方式5>
使用图7，对作为本发明涉及的实施方式5的半导体装置的RC-IGBT 500的结构进行说明。图7是表示RC-IGBT 500的结构的剖视图。此外，平面图与图1所示的RC-IGBT 100相同，图7是与图2中的A-A线处的矢视剖视图对应的剖视图。
另外，在图7中，对与使用图2说明过的实施方式1的RC-IGBT 100相同的结构标注相同的标号，省略重复的说明。
如图7所示，在RC-IGBT 500，在二极管区域20的第2主面S2侧，在漂移层1和第2主面S2之间交替地形成有阴极层26和集电极层16。
通过设置接触区域27，从而空穴排出效率提高，通过交替地形成阴极层26和集电极层16，从而电子注入效率降低，能够降低恢复损耗。
<实施方式6>
使用图8，对作为本发明涉及的实施方式6的半导体装置的RC-IGBT 600的结构进行说明。图8是表示RC-IGBT 600的结构的剖视图。此外，平面图与图1所示的RC-IGBT 100相同，图8是与图2中的A-A线处的矢视剖视图对应的剖视图。
另外，在图8中，对与使用图2说明过的实施方式1的RC-IGBT 100相同的结构标注相同的标号，省略重复的说明。
如图8所示，在RC-IGBT 600，在IGBT区域10和二极管区域20的边界部分的二极管沟槽栅极21(第1二极管沟槽栅极)之上设置有层间绝缘膜4，但在除此之外的二极管沟槽栅极21(第2二极管沟槽栅极)之上未设置层间绝缘膜4。
通过采用这样的结构，从而能够增大阳极层25与发射极电极6的接触面积，能够提高空穴排出效率。
此外，由于在被层间绝缘膜4覆盖的情况下，也对二极管沟槽栅极21的二极管沟槽电极21a赋予发射极电位，因此如RC-IGBT 600那样未设置层间绝缘膜4，发射极电极6与二极管沟槽电极21a接触也没有问题。通过将二极管沟槽电极21a设为发射极电位，能够降低芯片电容。
<实施方式7>
使用图9，对作为本发明涉及的实施方式7的半导体装置的RC-IGBT 700的结构进行说明。图9是表示RC-IGBT 700的结构的平面图，是仅将二极管区域20放大后的平面图。
如图9所示，在RC-IGBT 700，二极管接触层24在相邻的二极管沟槽栅极21之间隔开间隔地设置有多个，接触区域27在各个二极管接触层24的中央以与二极管沟槽栅极21垂直的方式形成为条带状。
在采用这样的结构的情况下，也如在实施方式2中使用图4说明过那样，接触区域27的底部与二极管接触层24接触，因此能够提高空穴排出效率，但与二极管接触层24接触的面积比实施方式2的接触区域27大。
为了进行比较，图10示出实施方式2的图3所示的RC-IGBT 200的二极管区域20的放大图。在RC-IGBT 700，二极管接触层24设置于相邻的二极管沟槽栅极21之间，在其中央垂直地设置有接触区域27，因此与二极管接触层24接触的面积变大，能够进一步提高空穴排出效率。
另外，接触区域27以将包含二极管接触层24的阳极层25的一部分除去的方式形成，因此不仅在接触区域27的底面，在侧面也与阳极层25接触。因此，接触区域27的宽度即接触宽度在以保持埋入性没有降低的程度的高宽比的方式设为最小限度的情况下，也能够增大阳极层25与发射极电极6的接触面积，能够改善RRSOA。
<实施方式8>
使用图11，对作为本发明涉及的实施方式8的半导体装置的RC-IGBT 800的结构进行说明。图11是表示RC-IGBT 800的结构的平面图，是仅将二极管区域20放大后的平面图。
如图11所示，在RC-IGBT 800，二极管接触层24在相邻的二极管沟槽栅极21之间隔开间隔地设置有多个，在各个二极管接触层24及二极管接触层24之间的各阳极层25设置有在俯视观察时为四边形状的多个接触区域27。接触区域27并不限于四边形状，只要是不连续的形状则也能够形成为点状或环状。
将接触区域27设为不连续的形状而均等地配置于相邻的二极管沟槽栅极21之间，由此空穴排出路径被均等化，能够改善RRSOA。
<实施方式9>
使用图12，对作为本发明涉及的实施方式9的半导体装置的RC-IGBT 900的结构进行说明。图12是表示RC-IGBT 900的结构的平面图，是仅将IGBT区域10和二极管区域20的边界部分放大后的平面图。
如图12所示，在RC-IGBT 900，在被IGBT区域10的有源沟槽栅极11和二极管沟槽栅极21夹着的区域未形成IGBT接触层14，在整面形成有二极管接触层24。另一方面，在二极管区域20的相邻的二极管沟槽栅极21之间，隔开间隔地设置有多个二极管接触层24。
在IGBT区域10的二极管接触层24和二极管区域20的各个二极管接触层24及二极管接触层24之间的各阳极层25，设置有多个在俯视观察时为四边形状的接触区域27。
在RC-IGBT 900，在IGBT区域10和二极管区域20的边界部分，在被IGBT区域10的有源沟槽栅极11和二极管沟槽栅极21夹着的区域，二极管接触层24是连续地形成的，因此能够提高IGBT区域10和二极管区域20的边界部分处的空穴排出效率。
此外，在图12中示出在IGBT区域10和二极管区域20的边界部分设置有有源沟槽栅极11的结构，但在替代有源沟槽栅极11而设置有哑沟槽栅极的情况下，也可以在被哑沟槽栅极和二极管沟槽栅极21夹着的区域连续地形成二极管接触层24。
哑沟槽栅极是在形成于半导体基板SS的沟槽内隔着哑沟槽绝缘膜设置哑沟槽电极而构成的，哑沟槽电极与发射极电极6电连接，不会作为栅极电极起作用。
<实施方式10>
使用图13，对本发明涉及的实施方式10的半导体装置的制造方法进行说明。图13例如是说明图1所示的实施方式1的半导体装置的二极管区域20的接触区域27和阳极层25的形成方法的流程图。
图13所示的步骤ST1是对于在半导体基板SS的漂移层1，在IGBT区域10形成有载流子积蓄层2的阶段的半导体基板SS进行的工序，是形成用于形成接触区域27的图案的蚀刻掩模的步骤。该蚀刻掩模设置有与接触区域27的图案相匹配的开口部。
接着，在步骤ST2中，经由蚀刻掩模的开口部对半导体基板SS进行蚀刻，将与接触区域27对应的凹部图案化。
接着，在步骤ST3中，将蚀刻掩模用作离子注入掩模，经由蚀刻掩模的开口部对p型杂质的离子，例如硼离子或铝离子进行离子注入。
接着，在步骤ST4中，使所注入的离子热扩散而形成阳极层25。
之后，在形成发射极电极6的工序中，用发射极电极6的电极材料埋入被蚀刻为接触区域27的形状的部分，由此同时形成发射极电极6和接触区域27。
根据以上说明过的实施方式10的半导体装置的制造方法，能够用1张掩模实现接触区域27和阳极层25的形成，能够降低制造成本。
此外，在步骤ST1中使用的蚀刻掩模的开口部的间距配置为比p型杂质的水平方向的扩散距离充分短，由此能够形成图2所示那样的一定深度的阳极层25。另一方面，开口部的间距设定为比p型杂质的水平方向的扩散距离短，由此能够形成图6所示那样的局部浅的阳极层25。
<其它应用例>
作为以上说明过的本发明中使用的半导体基板SS，例如能够应用通过FZ(Floating Zone)法制作的FZ晶片或通过MCZ(Magnetic field applied Czochralski)法制作的MCZ晶片、或通过外延生长法制作的外延晶片，但并不限于此。
另外，根据所制作的半导体装置的耐压等级而适当选择半导体基板SS所包含的n型杂质的浓度，例如，在耐压为1200V的半导体装置的情况下，对n型杂质的浓度进行调整，以使得构成半导体基板SS的n-型的漂移层1的电阻率为40～120Ω·cm左右。
此外，本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。
将以上说明过的本发明概括为附记。
(附记1)
一种半导体装置，其在共通的半导体基板形成有晶体管和二极管，
其中，所述半导体基板具有：
晶体管区域，其形成有所述晶体管；以及
二极管区域，其形成有所述二极管，
所述二极管区域具有：
第1导电型的第1半导体层，其设置于所述半导体基板的第2主面侧；
第1导电型的第2半导体层，其设置于所述第1半导体层之上；
第2导电型的第3半导体层，其与所述第2半导体层相比设置于所述半导体基板的第1主面侧；
第1主电极，其对所述二极管赋予第1电位；
第2主电极，其对所述二极管赋予第2电位；
多个二极管沟槽栅极，它们设置为从所述半导体基板的所述第1主面到达所述第2半导体层；以及
接触区域，其设置于所述第3半导体层的上层部，
所述接触区域由埋入于凹部的导体材料构成，该凹部设置于所述第3半导体层。
(附记2)
根据附记1所述的半导体装置，其中，
所述二极管区域还具有第2导电型的第4半导体层，该第2导电型的第4半导体层选择性地设置于所述第3半导体层的上层部，
所述第4半导体层与所述第3半导体层相比第2导电型的杂质浓度高，
所述接触区域的深度比所述第4半导体层浅。
(附记3)
根据附记2所述的半导体装置，其中，
所述第4半导体层形成为在所述接触区域的下方深度局部地变深。
(附记4)
根据附记1至3中任一项所述的半导体装置，其中，
所述第3半导体层以在所述接触区域的下方深度最深的方式具有深度分布。
(附记5)
根据附记1至4中任一项所述的半导体装置，其中，
所述第1半导体层在所述多个二极管沟槽栅极的排列方向上与第2导电型的第5半导体层交替地设置。
(附记6)
根据附记1至5中任一项所述的半导体装置，其中，
所述多个二极管沟槽栅极包含：
第1二极管沟槽栅极，其设置于所述晶体管区域和所述二极管区域的边界；以及
除了所述第1二极管沟槽栅极以外的第2二极管沟槽栅极，
所述第1二极管沟槽栅极被设置于所述第1二极管沟槽栅极与所述第1主电极之间的层间绝缘膜覆盖，
所述第2二极管沟槽栅极被所述第1主电极覆盖。
(附记7)
根据附记1至6中任一项所述的半导体装置，其中，
所述接触区域在相邻的二极管沟槽栅极之间以与二极管沟槽栅极平行的方式设置为条带状。
(附记8)
根据附记1至6中任一项所述的半导体装置，其中，
所述接触区域在相邻的二极管沟槽栅极之间以与二极管沟槽栅极垂直的方式设置为条带状。
(附记9)
根据附记1至6中任一项所述的半导体装置，其中，
所述接触区域在相邻的二极管沟槽栅极之间以不连续的形状均等地设置多个。
(附记10)
根据附记2所述的半导体装置，其中，
所述第4半导体层也设置于所述晶体管区域的与所述二极管区域的边界，
所述晶体管区域的所述第4半导体层是沿设置于所述边界的二极管沟槽栅极连续地设置的。
(附记11)
一种半导体装置的制造方法，其为附记1所述的半导体装置的制造方法，
该半导体装置的制造方法具有如下工序：
在所述半导体基板形成具有开口部的蚀刻掩模，该开口部用于形成所述接触区域的图案；
经由所述蚀刻掩模的所述开口部对所述半导体基板进行蚀刻，将与所述接触区域对应的凹部图案化；
将所述蚀刻掩模用作离子注入掩模，经由所述开口部对第2导电型的杂质的离子进行离子注入；以及
使所注入的所述离子热扩散而形成所述第3半导体层。

Claims (11)

1.一种半导体装置，其在共通的半导体基板形成有晶体管和二极管，
其中，所述半导体基板具有：
晶体管区域，其形成有所述晶体管；以及
二极管区域，其形成有所述二极管，
所述二极管区域具有：
第1导电型的第1半导体层，其设置于所述半导体基板的第2主面侧；
第1导电型的第2半导体层，其设置于所述第1半导体层之上；
第2导电型的第3半导体层，其与所述第2半导体层相比设置于所述半导体基板的第1主面侧；
第1主电极，其对所述二极管赋予第1电位；
第2主电极，其对所述二极管赋予第2电位；
多个二极管沟槽栅极，它们设置为从所述半导体基板的所述第1主面到达所述第2半导体层；以及
接触区域，其设置于所述第3半导体层的上层部，
所述接触区域由埋入于凹部的导体材料构成，该凹部设置于所述第3半导体层。
2.根据权利要求1所述的半导体装置，其中，
所述二极管区域还具有第2导电型的第4半导体层，该第2导电型的第4半导体层选择性地设置于所述第3半导体层的上层部，
所述第4半导体层与所述第3半导体层相比第2导电型的杂质浓度高，
所述接触区域的深度比所述第4半导体层浅。
3.根据权利要求2所述的半导体装置，其中，
所述第4半导体层形成为在所述接触区域的下方深度局部地变深。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第3半导体层以在所述接触区域的下方深度最深的方式具有深度分布。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第1半导体层在所述多个二极管沟槽栅极的排列方向上与第2导电型的第5半导体层交替地设置。
6.根据权利要求1至5中任一项所述的半导体装置，其中，
所述多个二极管沟槽栅极包含：
第1二极管沟槽栅极，其设置于所述晶体管区域和所述二极管区域的边界；以及
除了所述第1二极管沟槽栅极以外的第2二极管沟槽栅极，
所述第1二极管沟槽栅极被设置于所述第1二极管沟槽栅极与所述第1主电极之间的层间绝缘膜覆盖，
所述第2二极管沟槽栅极被所述第1主电极覆盖。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
所述接触区域在相邻的二极管沟槽栅极之间以与二极管沟槽栅极平行的方式设置为条带状。
8.根据权利要求1至6中任一项所述的半导体装置，其中，
所述接触区域在相邻的二极管沟槽栅极之间以与二极管沟槽栅极垂直的方式设置为条带状。
9.根据权利要求1至6中任一项所述的半导体装置，其中，
所述接触区域在相邻的二极管沟槽栅极之间以不连续的形状均等地设置多个。
10.根据权利要求2所述的半导体装置，其中，
所述第4半导体层也设置于所述晶体管区域的与所述二极管区域的边界，
所述晶体管区域的所述第4半导体层是沿设置于所述边界的二极管沟槽栅极连续地设置的。
11.一种半导体装置的制造方法，其为权利要求1所述的半导体装置的制造方法，
该半导体装置的制造方法具有如下工序：
在所述半导体基板形成具有开口部的蚀刻掩模，该开口部用于形成所述接触区域的图案；
经由所述蚀刻掩模的所述开口部对所述半导体基板进行蚀刻，将与所述接触区域对应的凹部图案化；
将所述蚀刻掩模用作离子注入掩模，经由所述开口部对第2导电型的杂质的离子进行离子注入；以及
使所注入的所述离子热扩散而形成所述第3半导体层。
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