CN117995248A

CN117995248A - 存储器装置

Info

Publication number: CN117995248A
Application number: CN202310077558.9A
Authority: CN
Inventors: 陈威涵; 洪俊雄
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2022-11-07
Filing date: 2023-02-01
Publication date: 2024-05-07
Also published as: TW202420312A; US12315572B2; TWI880160B; US20240153564A1

Abstract

本公开提供了一种用于管理存储器装置中的多区块操作的系统、方法、电路以及设备。在一个方面中，该存储器装置包括：存储器单元阵列，包括至少两个区块；位线，分别耦接至至少两个区块中的各一个中的存储器单元的存储器单元串；共用源极线(CSL)，耦接至至少两个区块中的耦接至位线的存储器单元串；以及电路系统，经配置为通过以下中的至少一个在存储器单元阵列中执行多区块操作：形成自位线经过存储器单元串至耦接至接地的CSL的第一电流路径，以使与位线相关联的经预充电的电容器放电，或形成自耦接至供应电压的CSL经过存储器单元串至位线的第二电流路径，以对经预放电的电容器进行充电。

Description

存储器装置

技术领域

本公开关于存储器装置，尤其涉及一种用于管理存储器装置中的多区块操作的系统、方法、电路以及设备。

背景技术

一旦存储器装置中的存储器单元经编程，则可通过将单元电流与一个或多个读取参考电流进行比较来感测各存储器单元的编程状态而自存储器单元读取数据。可执行多区块读取操作以用于存储器内运算(computing-in-memory，CIM)(或存储器式运算(in-memory-computing，IMC))或存储器内搜索(in-memory-searching，IMS)。然而，读取操作会在读取进程期间引起较大恒定电流，其对于电力系统可能是一个棘手的问题。

发明内容

本公开描述用于管理存储器装置中的多区块操作的方法、装置、系统以及技术，例如通过使用顺向电压读取及/或反向电压读取来实现存储器内运算(CIM)类型非易失性存储器芯片或存储器内搜索(IMS)类型存储器芯片中的多区块操作中的节电。

本公开的一个方面的特征在于一种存储器装置，包括：存储器单元阵列，包括各自具有多个存储器单元的至少两个区块；位线，至少两个区块中的各一个包括耦接至位线的存储器单元的存储器单元串；以及电路系统，耦接至存储器单元阵列及位线。电路系统经配置为：导通充电路径以对与位线相关联的电容器进行充电，同时断开至少两个区块中的耦接至位线的存储器单元串，断开充电路径且导通耦接至位线的存储器单元串以使电容器放电，以及通过侦测经放电电容器的电压电平来感测至少两个区块的存储器单元串中的存储器单元的电压阈值电平，其中存储器单元串导通且充电路径断开。

在一些实施例中，电路系统经配置为通过将电容器导电地连接至耦接至至少一个锁存电路的感测电容器来侦测经放电电容器的电压电平。感测电容器可包括以下中的至少一个：晶体管电容器或与至少一个锁存电路相关联的寄生电容器。

在一些实施例中，在电容器导电地连接至感测电容器之前，感测电容器经配置为经预充电至第一电压电平。感测电容器经配置为：若至少两个区块的存储器单元串中的存储器单元的电压阈值电平处于较高电平，则保持在第一电压电平下，且若至少两个区块的存储器单元串中的至少一个中的存储器单元的电压阈值电平处于较低电平，则降低至第二电压电平，第二电压电平低于第一电压电平。感测电容器可经配置为经预充电，同时电容器经放电，其中存储器单元串导通且充电路径断开。

在一些实施例中，电容器的电容实质上大于感测电容器的电容，使得当电容器导电地连接至感测电容器时，感测电容器的电压电平变为对应于经放电电容器的电压电平。

在一些实施例中，电路系统包括：控制电路，具有耦接至供应电压的第一端及耦接至位线的第二端；预充电电路，具有耦接至供应电压的第三端及耦接至感测电容器的第四端；以及开关晶体管，耦接于位线与预充电电路之间。可通过导通控制电路以将供应电压导电地连接至位线而经由充电路径对电容器进行充电。可通过导通预充电电路以将供应电压导电地连接至感测电容器而对感测电容器进行预充电，其中开关晶体管断开。开关晶体管可经配置为被导通以将电容器导电地连接至感测电容器。

在一些实施例中，控制电路包括：第一晶体管，耦接于开关晶体管与位线之间；以及第二晶体管，耦接于供应电压与第一晶体管之间。在第一阶段中，第一晶体管及第二晶体管可经配置为被导通以对电容器进行充电，且在第一阶段之后的第二阶段中，第一晶体管及第二晶体管可经配置为被断开，同时使电容器放电。在第二阶段之后的第三阶段中，第一晶体管及开关晶体管可经配置为被导通以将电容器导电地连接至感测电容器，以侦测经放电电容器的电压电平，且其中在第三阶段中，第二晶体管经配置为被断开。

在一些实施例中，电路系统包括：预充电电路，具有耦接至供应电压的第一端及耦接至感测电容器的第二端；以及开关晶体管，耦接于位线与预充电电路之间。通过导通预充电电路以将供应电压导电地连接至感测电容器而对感测电容器进行预充电，其中开关晶体管断开。在第一阶段中，开关晶体管及预充电电路经配置为被导通以对电容器进行充电，且在第一阶段之后的第二阶段中，开关晶体管被断开，同时使电容器放电且感测电容器保持通过预充电电路进行充电。在第二阶段之后的第三阶段中，开关晶体管经配置为被导通以将电容器导电地连接至感测电容器，以侦测经放电电容器的电压电平。

在一些实施例中，在第一阶段期间，用于第一晶体管的第一控制信号具有比用于第二晶体管的第二控制信号较低的电压电平，且在第三阶段期间，用于第一晶体管的第一控制信号具有比用于第三晶体管的第三控制信号较低的电压电平。

在一些实施例中，电容器包括形成于位线与至少一个邻近位线之间的寄生电容器。

在一些实施例中，至少两个区块的存储器单元串经配置为通过将读取电压施加至存储器单元串中的至少一个所选存储器单元而被导通。

在一些实施例中，电路系统经配置为：响应于接收到在存储器单元阵列中执行多区块操作的命令，导通充电路径以对与位线相关联的电容器进行充电。多区块操作可包括存储器内运算(computing-in-memory，CIM)操作或存储器内搜索(IMS)操作。

在一些实施例中，存储器单元串导电地耦接至共用源极线(common source line，CSL)，所述共用源极线导电地耦接至接地，同时存储器单元串被导通。

在一些实施例中，存储器装置包括多个位线，所述多个位线包括位线。存储器单元阵列包括多个群组的区块，且对于多个群组中的各群组，群组中的区块耦接至多个位线中的各别位线，且各别位线导电地耦接至群组中的区块中的各一个中的存储器单元的各别存储器单元串。

本公开的另一方面的特征在于一种存储器装置，包括：存储器单元阵列，包括各自具有多个存储器单元的至少两个区块；位线，至少两个区块中的各一个包括耦接至位线的存储器单元的存储器单元串；共用源极线(CSL)，导电地耦接至至少两个区块中的耦接至位线的存储器单元串；以及电路系统，耦接至位线及CSL，且经配置为：断开耦接至位线的存储器单元串且使与位线相关联的电容器放电至第一电压电平，将CSL导电地连接至供应电压，使得CSL经充电至处于高于第一电压电平的第二电压电平；导通存储器单元串以将CSL导电地连接至位线，以对电容器进行充电；以及通过侦测经充电电容器的电压电平来感测至少两个区块的存储器单元串中的存储器单元的电压阈值电平，其中存储器单元串被导通且CSL处于第二电压电平。

在一些实施例中，电路系统经配置为通过将电容器导电地连接至耦接至至少一个锁存电路的感测电容器来侦测经充电电容器的电压电平。

在一些实施例中，在电容器导电地连接至感测电容器之前，感测电容器经配置为经预充电至第三电压电平，第三电压电平高于第一电压电平。感测电容器可经配置为：若至少两个区块的存储器单元串中的至少一个中的存储器单元的电压阈值电平处于较低电平，则保持在第三电压电平下，且若至少两个区块的存储器单元串中的存储器单元的电压阈值电平处于较高电平，则降低至第四电压电平，第四电压电平低于第三电压电平。

在一些实施例中，感测电容器经配置为经预充电，同时电容器经充电，其中存储器单元串被导通且CSL处于第二电压电平。在一些实施例中，感测电容器包括以下中的至少一个：晶体管电容器或与至少一个锁存电路相关联的寄生电容器。

在一些实施例中，电容器的电容实质上大于感测电容器的电容，使得在电容器导电地连接至感测电容器之后，感测电容器的电压电平变为对应于经充电电容器的电压电平。

在一些实施例中，电路系统包括：放电电路，具有耦接至接地的第一端及耦接至位线的第二端；预充电电路，具有耦接至供应电压的第三端及耦接至感测电容器的第四端；以及开关晶体管，耦接于位线与预充电电路之间。可通过导通放电电路以将位线导电地连接至接地而使电容器放电。可通过导通预充电电路以将供应电压导电地连接至感测电容器而对感测电容器进行预充电，其中开关晶体管断开。开关晶体管可经配置为被导通以将电容器导电地连接至感测电容器。

在一些实施例中，电路系统包括控制晶体管，所述控制晶体管具有耦接至供应电压的第一端子及耦接至CSL的第二端子，且控制晶体管经配置为被导通以将CSL导电地连接至供应电压。

在一些实施例中，电容器可包括形成于位线与至少一个邻近位线之间的寄生电容器。在一些实施例中，至少两个区块的存储器单元串经配置为通过将读取电压施加至存储器单元串中的至少一个所选存储器单元而被导通。

在一些实施例中，电路系统经配置为：响应于接收到在存储器单元阵列中执行多区块操作的命令，将CSL导电地连接至供应电压且导通耦接至位线的存储器单元串以将CSL导电地连接至位线以对电容器进行充电。

本公开的又一方面的特征在于一种存储器装置，包括：存储器单元阵列，包括各自具有多个存储器单元的至少两个区块；位线，至少两个区块中的各一个包括耦接至位线的存储器单元的存储器单元串；共用源极线(CSL)，耦接至至少两个区块中的耦接至位线的存储器单元串；以及电路系统，耦接至存储器单元阵列、位线以及CSL。电路系统经配置为通过以下中的至少一个在存储器单元阵列中执行多区块操作：形成自位线经过至少两个区块的存储器单元串至耦接至接地的CSL的第一电流路径(例如，顺向电流路径)，以使与位线相关联的经预充电的电容器放电，或形成自耦接至供应电压的CSL经过至少两个区块的存储器单元串至位线的第二电流路径(例如，反向电流路径)，以对经预放电的电容器进行充电。

在一些实施例中，电路系统经配置为：响应于判定命令指示使用第一电压读取(例如，顺向电压读取)来执行多区块操作，形成第一电流路径，且响应于判定命令指示使用第二电压读取(例如，反向电压读取)来执行多区块操作，形成第二电流路径。

在一些实施例中，电路系统包括以下中的至少一个：控制电路，具有耦接至供应电压的第一端及耦接至位线的第二端，控制电路经配置为在顺向电流路径形成之前对电容器进行预充电；或放电电路，具有耦接至接地的第一端及耦接至位线的第二端，放电电路经配置为在反向电流路径形成之前使电容器预放电。

在一些实施例中，电路系统经配置为：通过将电容器导电地连接至耦接至至少一个锁存电路的感测电容器来感测至少两个区块的存储器单元串中的存储器单元的电压阈值电平。

在一些实施例中，电路系统还包括：预充电电路，具有耦接至供应电压的第一端及耦接至感测电容器的第二端，预充电电路经配置为在将电容器导电地连接至感测电容器之前对感测电容器进行预充电；以及开关晶体管，耦接于位线与预充电电路之间，且经配置为被导通以将电容器导电地连接至感测电容器。

在本公开中，术语「多个」表示「至少两个」或「多于一个」。术语「多个」及「至少两个」在本文中可互换地使用。术语「多区块操作」」表示涉及多个区块或至少两个区块的操作。

以上技术的实施包括方法、系统、电路、计算机程序产品以及计算机可读介质。在一个实例中，可在存储器装置中执行方法，且方法可包括上文所描述的动作。在另一实例中，一个此类计算机程序产品适合地实施于非瞬时机器可读介质中，所述非瞬时机器可读介质储存可由一个或多个处理器执行的指令。指令经配置为使得一个或多个处理器执行上文所描述的动作。一个此类计算机可读介质储存指令，在由一个或多个处理器执行所述指令时，所述指令经配置为使得一个或多个处理器执行上文所描述的动作。

在随附附图及以下描述中阐述一个或多个所公开实施的细节。其他特征、方面及优势将自描述、附图及权利要求范围变得显而易见。

附图说明

各种附图中相似参考编号及名称指示相似元件。亦应理解，附图中绘示的各种例示性实施仅为说明性表示且未必按比例绘制。

图1A示出了根据本公开的一个或多个实施的包括存储器的系统的实例；

图1B示出了根据本公开的一个或多个实施的二维(two-dimensional，2D)存储器的实例区块；

图1C示出了根据本公开的一个或多个实施的三维(three-dimensional，3D)存储器的实例区块；

图2示出了根据本公开的一个或多个实施的实例存储器装置；

图3A为示出根据本公开的一个或多个实施的用于使用存储器装置中的顺向电压读取来执行多区块操作的存储器装置的实例的示意图；

图3B绘示示出了根据本公开的一个或多个实施的一系列操作阶段期间的图3A的存储器装置的不同节点处的电压电平变化的时序图；

图3C为根据本公开的一个或多个实施的用于使用图3A的存储器装置中的顺向电压读取来执行多区块操作的实例工艺的流程图；

图3D为示出根据本公开的一个或多个实施的用于使用存储器装置中的顺向电压读取来执行多区块操作的存储器装置的另一实例的示意图；

图3E绘示示出了根据本公开的一个或多个实施的一系列操作阶段期间的图3D的存储器装置的不同节点处的电压电平变化的时序图；

图3F为根据本公开的一个或多个实施的用于使用图3D的存储器装置中的顺向电压读取来执行多区块操作的实例工艺的流程图；

图4A为示出根据本公开的一个或多个实施的用于使用存储器装置中的反向电压读取来执行多区块操作的存储器装置的实例的示意图；

图4B绘示示出了根据本公开的一个或多个实施的一系列操作阶段期间的图4A的存储器装置的不同节点处的电压电平变化的时序图；

图4C为根据本公开的一个或多个实施的用于使用图4A的存储器装置中的反向电压读取来管理多区块操作的实例工艺的流程图；

图4D为根据本公开的一个或多个实施的示出用于使用存储器装置中的反向电压读取来执行多区块操作的存储器装置的另一实例的示意图；

图4E绘示示出了根据本公开的一个或多个实施的一系列操作阶段期间的图4D的存储器装置的不同节点处的电压电平变化的时序图；

图4F为根据本公开的一个或多个实施的用于使用图4D的存储器装置中的反向电压读取来管理多区块操作的实例工艺的流程图；以及

图5为根据本公开的一个或多个实施的用于管理存储器装置中的多区块操作的实例工艺的流程图。

附图说明：

100：系统；

110：装置；

112：装置控制器；

113：处理器；

114：内部存储器；

116：存储器；

120：主机装置；

122：主机控制器；

140：2D存储器区块；

141、157、316、416：存储器单元；

142、152：存储器单元页面；

143、314、414：字串选择晶体管；

144、154：存储器单元串；

145、318、418：接地选择晶体管；

146、156：字串选择线；

148、158：接地选择线；

149、159、307、407：共用源极线；

150：3D存储器区块；

200、300、300-2、400、400-2：存储器装置；

202：存储器接口；

204：控制逻辑；

206：X-译码器；

208：数据缓冲器；

210、302、402：存储器单元阵列；

215、301、401、BL<_n>、BL<_n+1>：位线；

220、PB1、PB2、PB3、PBn：页面缓冲器电路；

222：页面缓冲器；

230：快取数据锁存器电路；

303、403、A：节点；

304、304-2、404、404-2：电路系统；

306、406：位线电容器；

308、408：控制晶体管；

310-1、310-2、310-N、410-1、410-2、410-N：区块；

311：顺向电流路径；

312-1、312-2、312-N、412-1、412-2、412-N：存储器单元串；

320、420：位线控制电路；

322、332、422、432：第一晶体管；

324、334、424、434：第二晶体管；

326、426：开关晶体管；

328、428：放电电路；

330、430：预充电电路；

335、435、SEN：感测节点；

336、436：感测电容器；

350、350-2、450、450-2：时序图；

352、352-2：位线充电阶段；

354、354-2、454、454-2：位线发展阶段；

356、356-2、456、456-2：位线感测阶段；

360、360-2、460、460-2、500：工艺；

362、364、364-2、366、366-2、368、370、372、374、374-2、376、380、382、384、384-2、386、390、462、464、464-2、466、466-2、468、470、472、474、474-2、476、480、482、484、484-2、486、490、502、504、506、508：步骤；

411：反向电流路径；

452、452-2：位线设定阶段/位线充电阶段；

BL₀、BL₁、BL₂、BL₃、BL_n-1、BL_n：行位线/位线；

BLC1：第一控制信号；

BLC2：第二控制信号；

BLC3：第三控制信号；

CSEN_SM：控制信号；

PB1、PB2、PBn：页面缓冲器；

PIDL：预充电控制信号/第一控制信号；

PRST：放电信号/控制信号；

PSNS：预充电启用信号/第二控制信号；

SEL_WL：所选字线；

VDDI、VPW：供应电压；

WL₀、WL₁、WL_n-1、WL_n：列字线。

具体实施方式

本公开的实施提供用于管理存储器装置中的多区块操作的技术，例如CIM(或IMC)类型存储器装置或IMS类型存储器装置中的页面缓冲器及存储器单元串上的操作。技术可例如通过使用顺向电压读取或反向电压读取限制对位线(bit line，BL)电容器充电的电流消耗而解决在多区块读取操作期间引起的较大电流，其可避免多区块操作中的恒定电流消耗且降低对应电力系统、位线及/或电路上的压力。

在一些实施中，顺向电压读取例如通过在耦接至存储器装置中的多个区块的位在线划分充电及发展的进程而应用于存储器装置中的多区块操作中。在充电阶段中，电力系统需要提供的最大电荷是用于位线(BL)电容器(例如，由邻近位线形成的寄生电容器)。在感测阶段中，除感测电容器与BL电容器之间的电荷共用之外，不存在来自任何电源的电流路径。在一些实施例中，可通过检查用于对位线电容器进行充电的控制电路或开关晶体管在感测阶段中是否被断开来侦测是否执行顺向电压读取。若控制电路或开关晶体管在感测阶段期间被断开，则其可指示执行顺向电压读取以用于读取操作。

在一些实施中，反向电压读取应用于存储器装置中的多区块操作中。在初始阶段中，使与耦接至存储器装置的多个区块的存储器单元串位线相关联的电容器放电。接着在充电阶段中，通过自经由多个存储器单元串耦接至供应电压的共用源极线(CSL)至位线的反向电流对电容器充电。若多个区块中的所有字线(包括目标字线)处于高阈值电压，则电容器不充电且仍处于低电压电平。若至少一个字线(例如，目标字线)处于低阈值电压，则电容器经充电至高电压电平。在感测阶段中，与经预充电感测电容器相关联的感测节点归因于感测电容器与电容器之间的电荷共用而变为高电压电平。在一些实施例中，可通过探测CSL电压来侦测存储器装置是否使用反向读取。若CSL电压较高，则可在存储器装置中执行反向读取。

在一些实施中，可通过其他电流路径应用充电进程，只要目标为将位线充电至某一电平且限制位线消耗电力。除管理多区块操作之外，技术亦可应用于任何其他适合应用，例如，用于涉及通过将电荷储存于电容器上以限制最大电力消耗的节电进程的任何存储器操作，或用于涉及指示区块的存取速率的信息的任何存储器操作。举例而言，顺向电压读取及/或反向电压读取可用于任何多区块应用，诸如存储器内运算(CIM)或存储器内搜索(IMS)。划分的充电及感测时序可用于为任何闪存读取进程节省电力。

技术可应用于各种类型的易失性存储器或非易失性存储器，诸如NAND闪存、NOR闪存、电阻式随机存取存储器(resistive random-access memory，RRAM)、诸如相变随机存取存储器(phase-change random-access memory，PCRAM)的相变存储器(phase-changememory，PCM)、自旋转移力矩(spin-transfer torque，STT)磁阻式随机存取存储器(Magnetoresistive random-access memory，MRAM)以及其他。技术亦可应用于基于电荷捕获的存储器(例如，硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)存储器)及基于浮置栅极的存储器。技术可应用于二维(2D)存储器或三维(3D)存储器。技术可应用于各种存储器类型，诸如单层级单元(single-level cell，SLC)装置、多层级单元(multi-level cell，MLC)装置，如2层级单元装置、三层级单元(triple-level cell，TLC)装置、四层级单元(quad-level cell，QLC)装置或五层级单元(penta-level cell，PLC)装置。另外或替代地，技术可应用于各种类型的装置及系统，诸如安全数字(secure digital，SD)卡、嵌入式多介质卡(embedded multimedia card，eMMC)或固态硬盘(solid-state drive，SSD)、嵌入式系统以及其他。

实例系统及存储器装置

图1A说明系统100的实例。系统100包括装置110及主机装置120。装置110包括装置控制器112及存储器116。装置控制器112包括处理器113及内部存储器114。在一些实施中，装置110包括耦接至装置控制器112的多个存储器116。

主机装置120包括可包括至少一个处理器及至少一个存储器的主机控制器122，所述至少一个存储器耦接至至少一个处理器且储存用于由至少一个处理器的执行的程序设计指令以执行一个或多个对应操作。

在一些实施中，装置110为储存装置。举例而言，装置110可为嵌入式多介质卡(eMMC)、安全数字(SD)卡、固态硬盘(SSD)或某一其他适合的储存器。在一些实施中，装置110为智能型手表、数字摄影机或介质播放器。在一些实施中，装置110为耦接至主机装置120的客户端装置。举例而言，装置110为数字摄影机或介质播放器中的SD卡，所述数字摄影机或介质播放器为主机装置120。

装置控制器112为通用微处理器或特殊应用微控制器。在一些实施中，装置控制器112为装置110的存储器控制器。以下部分基于装置控制器112为存储器控制器的实施来描述各种技术。然而，描述于以下部分中的技术亦适用于装置控制器112为不同于存储器控制器的另一类型的控制器的实施中。

处理器113经配置为执行指令且处理数据。指令包括分别作为固件码及/或其他程序代码储存于辅助存储器中的固件指令及/或其他程序指令。数据报含对应于由处理器执行的固件及/或其他程序的程序数据以及其他适合的数据。在一些实施中，处理器113为通用微处理器或特殊应用微控制器。处理器113亦称为中央处理单元(central processingunit，CPU)。

处理器113自内部存储器114存取指令及数据。在一些实施中，内部存储器114为静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)。举例而言，在一些实施中，当装置110为eMMC、SD卡或智能型手表时，内部存储器114为SRAM。在一些实施中，当装置110为数字摄影机或介质播放器时，内部存储器114为DRAM。

在一些实施中，内部存储器为包括于装置控制器112中的高速缓存，如图1中所绘示。内部存储器114储存对应于由处理器113执行的指令的脚本，及/或在运行时间期间由处理器113请求的数据。

装置控制器112将来自存储器116的脚本及/或数据转移至内部存储器114。存储器116可为半导体装置。在一些实施中，存储器116为经配置为用于长期储存指令及/或数据的非易失性存储器，例如NAND闪存或一些其他适合的非易失性存储器。在存储器116为NAND闪存的实施中，装置110为闪存，例如闪存卡，且装置控制器112为NAND快闪控制器。举例而言，在一些实施中，当装置110为eMMC或SD卡时，存储器116为NAND快闪；在一些实施中，当装置110为数字摄影机时，存储器116为SD卡；且在一些实施中，当装置110为介质播放器时，存储器116为硬盘。

在一些实施中，装置控制器112经配置为自主机装置120接收数据及指令且将数据及指令发送至主机装置120。装置控制器112进一步经配置为将数据及命令发送至存储器116且自存储器116接收数据。举例而言，装置控制器112经配置为发送数据及写入命令以指示存储器116将数据储存至指定地址。作为另一实例，装置控制器112经配置为自主机装置120接收读取请求(或读取命令)且将对应读取命令发送至存储器116，以自存储器116中的指定地址读取数据。

存储器116包括多个区块。存储器116可为包括2D存储器区块的二维(2D)存储器，例如图1B中的其他细节所示出。存储器116亦可为包括3D存储器区块的三维(3D)存储器，例如图1C中的其他细节所示出。各区块可包括相同数目个页面。各页面在区块中具有独特编号。资料根据区块中的页面的独特编号的次序储存于区块的页面中。可单独地读取或写入各页面，且区块中的页面可一同擦除。

在一些实施中，区块可划分为多个子区块。各子区块可包括一个或多个页面。可单独地读取或写入子区块中的各页面。各子区块中的一个或多个页面可一同擦除。在一些实施中，存储器116包括一个或多个晶粒。各晶粒可为存储器芯片且在其上包括多个存储器阵列及周边电路系统。存储器阵列可包括多个平面，其中各平面包括存储器单元的多个实体区块。各实体区块可包括可储存数据的多个区段的存储器单元的多个页面。可例如通过诸如图1A的控制器112的存储器控制器指定超级区块以组合来自不同平面的至少一个实体区块。超级区块中的各实体区块来自不同平面，亦即，任何平面无法在超级区块中提供多于一个区块。超级区块包括多个超级页面，所述多个超级页面各自组合来自超级区块中的对应多个实体区块的多个页面。超级页面中的各页面在其对应实体区块中可具有相同页码。超级页面可经编程，其中超级页面中的所有页面同时经编程。

存储器单元可表示包括擦除状态及一个或多个编程状态的多种状态。举例而言，在一些情况下，存储器单元为单层级单元(SLC)，其可储存1个位且表示包括擦除状态(ER)及编程状态(A)的2种状态。一个字线中的存储器单元可形成一个页面。在一些情况下，存储器单元为多层级单元(MLC)，诸如2层级单元，其可储存2个位且表示包括擦除状态(ER)及三种编程状态(A、B以及C)的4种状态。一个字线中的存储器单元可形成两个页面。在一些情况下，存储器单元为三层级单元(TLC)，其可储存3个位且表示包括擦除状态(ER)及七种编程状态(A、B、C、D、E、F以及G)的8种状态。一个字线中的存储器单元可形成三个页面。状态可具有逐渐更高的电压范围，且擦除状态具有最低电压范围。

图1B示出了当存储器116为2D存储器时2D存储器区块140的实例配置。区块140包括存储器单元141，所述存储器单元141串联耦接至行位线BL₀、行位线BL₁、...、行位线BL_n-1以及行位线BL_n以形成多个存储器单元串144，且耦接至列字线WL₀、列字线WL₁、...、列字线WL_n-1以及列字线WL_n以形成多个存储器单元页面142。

区块中的各存储器单元包括晶体管结构，所述晶体管结构具有栅极、漏极、源极以及界定于漏极与源极之间的通道。各存储器单元位于字线与位线之间的相交点处，其中栅极连接至字线，漏极连接至位线，且源极连接至源极线，所述源极线转而连接至共同接地。在一些实例中，闪存单元的栅极具有双重栅极结构，包括控制栅极及浮动栅极，其中浮动栅极悬置于两个氧化层之间以捕获编程所述单元的电子。

存储器单元串144可包括多个存储器单元141、字串选择晶体管(string selecttransistor，SST)143以及接地选择晶体管(ground select transistor，GST)145，其全部串联连接。SST 143的栅极连接至字串选择线(string select line，SSL)146。不同存储器单元串中的SST 143的栅极亦连接至同一SSL。存储器单元141的栅极分别连接至字线WL₀、字线WL₁、...、字线WL_n-1、字线WL_n。存储器单元串144或存储器单元141经由GST 145连接至共用源极线(CSL)149。CSL 149可耦接至接地或供应电压。GST 145的栅极连接至接地选择线(ground select line，GSL)148。不同存储器单元串144中的GST 145的栅极亦连接至同一GSL 148。

存储器单元页面142可包括多个存储器单元141。存储器单元页面142中的存储器单元141的栅极串联耦接至各别字元线(word line，WL)。当将输入电压施加至字线时，亦将输入电压施加至存储器单元页面142中的存储器单元141的栅极。为在读取操作中读取区块140中的特定存储器单元页面142，将较低读取电压施加至对应于特定存储器单元页面142的字符在线。同时，将较高读取电压施加至区块140中的其他存储器单元页面上。

图1C示出了当存储器116(绘示于图1A中)为3D存储器时的实例3D存储器区块150。3D存储器区块150可包括图1B的2D存储器区块140的堆叠。存储器单元157配置于三维中，例如XYZ坐标系中，且耦接至多个字线以形成多个存储器单元页面(导电层或字线层)152且耦接至多个位线(例如，位线BL<_n>、位线BL<_n+1>)以形成多个存储器单元串154。存储器单元页面152可为例如在XY平面中的层，且同一层上的存储器单元157可耦接至一个字线且具有相同电压。各存储器单元页面152可连接至驱动电路中的各别接触衬垫，例如X-译码器(或扫描驱动器)。

存储器单元串154包括沿Z方向竖直地串联连接的多个存储器单元157，其中存储器单元可经配置为耦接至字串选择线(SSL)156的SST，且存储器单元可经配置为耦接至接地选择线(GSL)158的GST。存储器单元串154连接至一个或多个驱动器，例如数据驱动器。存储器单元157的存储器单元串154经由接地选择晶体管(GST)连接至共用源极线(CSL)159。CSL 159可为形成于3D存储器的基底上的导电层(或多个导电线)。CSL 159可耦接至接地或供应电压。

图2说明存储器装置200的实例配置。存储器装置200可实施为图1A的存储器116。存储器装置200包括存储器单元阵列210。存储器单元阵列210可包括串联耦接至多个列字线及多个行位线的多个存储器单元，例如图1B的存储器单元141或图1C的存储器单元157。

存储器单元可包括经配置为储存元件的存储器晶体管。存储器晶体管可包括硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)晶体管、浮动栅极晶体管、氮化物只读存储器(nitride read only memory，NROM)晶体管或可储存电荷的任何适合的非易失性存储器金属-氧化物-硅(metal-oxide-silicon，MOS)装置。

存储器装置200包括存储器接口202，所述存储器接口202具有用于例如自诸如图1A的装置控制器112或图1A的主机控制器122的控制器接收数据或自存储器单元阵列210输出数据的多重输入/输出(input/output，I/O)埠。存储器装置200包括数据缓冲器208，所述数据缓冲器208经配置为缓冲经由存储器接口202接收及输出的数据。

存储器装置200还包括X-译码器(或列译码器)206及视情况Y-译码器(未绘示)。各存储器单元经由各别字元线耦接至X-译码器206，且经由各别位线215(位线BL₁、位线BL₂、...、位线BL_n)耦接至Y-译码器。因此，各存储器单元可由X-译码器206及Y-译码器选择以经由各别字元线及各别位线215进行读取操作或写入操作。

存储器装置200包括页面缓冲器电路220，所述页面缓冲器电路220包括多个页面缓冲器222。各页面缓冲器222(页面缓冲器PB1、页面缓冲器PB2、页面缓冲器PB3、...、页面缓冲器PBn)经由各别位线215(位线BL₁、位线BL₂、位线BL₃、...、位线BL_n)连接至存储器单元阵列210。在一些实施例中，页面缓冲器222经由与连接存储器单元阵列210中的存储器单元的对应线的对应位线215相关联的数据线连接至Y-译码器。页面缓冲器经配置为控制对应位在线的电压以对耦接至对应位线的存储器单元执行操作，例如读取、编程或擦除。页面缓冲器可包括至少一个锁存器电路。

在一些实施例中，存储器装置200还包括耦接于页面缓冲器电路220与数据缓冲器208之间的快取数据锁存器(cache data latch，CDL)电路230。在编程或擦除操作期间，CDL电路230经配置为储存来自数据缓冲器208及/或输出至页面缓冲器电路220中的一个或多个页面缓冲器222的数据。在读取操作期间，CDL电路230经配置为储存来自页面缓冲器电路220中的一个或多个页面缓冲器222的数据及/或将数据输出至数据缓冲器208。

存储器装置200还包括耦接至存储器装置200中的元件的控制逻辑204，所述元件包括X-译码器206及Y-译码器、数据缓冲器208、页面缓冲器电路220以及CDL电路230。控制逻辑204经配置为经由存储器接口202例如自诸如图1A的装置控制器112的存储器控制器接收命令、地址信息及/或数据。控制逻辑204亦可处理命令、地址信息及/或数据，例如以在存储器单元阵列210中产生例如区块/页面的实体地址信息。控制逻辑204可包括电路系统，例如整合多个逻辑、电路及/或元件的集成电路。

在一些实施中，控制逻辑204包括数据缓存器、SRAM缓冲器、地址产生器、模式逻辑以及状态机。模式逻辑可经配置为判定是否存在读取或写入操作并向状态机提供判定的结果。

在写入操作期间，控制逻辑204中的数据缓存器可记录来自接口202的输入数据，且控制逻辑204中的地址产生器可产生对应实体地址以将输入数据储存于存储器单元阵列210的指定存储器单元中。地址产生器可经连接至X-译码器206及Y-译码器，所述X-译码器206及Y-译码器经控制以经由对应字线及位线选择指定存储器单元。只要供应电力，则SRAM缓冲器可将来自数据缓存器的输入数据保留在其存储器中。状态机可处理来自SRAM缓冲器的写入信号，且向电压产生器提供控制信号，所述电压产生器可向X-译码器206及/或Y-译码器提供写入电压。Y-译码器经配置为将写入电压输出至位线(BL)，以用于将输入数据储存于指定存储器单元中。

在读取操作期间，状态机可向电压产生器及页面缓冲器电路220提供控制信号。电压产生器可向X-译码器206及Y-译码器提供读取电压以用于选择存储器单元。页面缓冲器222可感测较小电力信号(例如，当前信号)，所述信号表示经由耦接至页面缓冲器222及所选存储器单元的位线215而储存于所选存储器单元中的数据位(「1」或「0」)。感测放大器可将较小电力信号摆幅放大至可辨识的逻辑电平，因此可通过存储器装置200内部或外部的逻辑恰当地解译数据位。在一些实施中，页面缓冲器电路220及/或CDL电路230包括于感测放大器中。数据缓冲器208可自传感器放大器接收经放大电压，且经由存储器接口202将经放大电力信号输出至存储器装置200外部的逻辑。

为通过感测经过对应位线的电流来感测储存于存储器单元中的数据，页面缓冲器可在感测节点上具有感测电容器，以用于在感测节点处预充电及放电。在页面缓冲器的预充电阶段期间，感测节点上的感测电容器经预充电以具有预定感测电压。接着在预充电阶段之后的放电阶段期间，通过感测经由对应位线流动至存储器单元的电流使储存于感测电容器中的电荷放电。页面缓冲器中的一个或多个锁存器中的位值锁存可基于感测节点处的经放电感测电压VSEN而更新。

在放电阶段之后的感测阶段(或选通阶段)期间，若存储器单元储存位「0」，则感测节点处的经放电感测电压VSEN可大于预定阈值电压VTh，例如与页面缓冲器中的锁存器相关联的选通电压VStrobe。因此，页面缓冲器可经配置为将锁存于一个或多个锁存器中的位值「1」更新为感测值「0」，或将感测值「0」选通至一个或多个锁存器。相反，若存储器单元储存位「1」，则感测节点处的经放电感测电压VSEN可小于或等于预定阈值电压VTh。因此，页面缓冲器可经配置为在一个或多个锁存电路中维持(或保持)位值「1」锁存。

在一些实施例中，存储器装置200经配置为存储器内运算(CIM)类型非易失性存储器装置或存储器内搜索(IMS)类型存储器装置。存储器装置200可响应于接收到CIM或IMS操作的命令而执行多区块操作。多区块操作可包括例如通过用图3A至图3C中的其他细节所描述的顺向电压读取及/或通过用图4A至图4C中的其他细节所描述的反向电压读取在耦接至位线的多个区块中同时搜索特定数据。在一些实施例中，对于多区块操作，同时搜索多个区块可为粗略搜索，之后可在多个区块内进行精细搜索。

实例顺向电压读取

图3A为示出了根据本公开的一个或多个实施的用于使用存储器装置300中的顺向电压读取来执行多区块操作的存储器装置300的实例的示意图。存储器装置300可为图1A的存储器116或图2的存储器装置200。

存储器装置300包括存储器单元阵列302(例如，图2的存储器单元阵列210)。存储器单元阵列302可包括耦接至多个位线(例如，图1B的位线BL₀、位线BL₁、...、位线BL_n-1以及位线BL_n或图1C的位线BL<_n>及位线BL<_n+1>)的多个区块(例如，图1B的区块140或图1C的区块150)。各位线可耦接至各别群组的多个区块。如图3A中所示出，位线(BL)301耦接至N个区块310-1、区块310-2、...、区块310-N(通常称为区块(blocks)310且个别地称为区块(block)310)中的各一个中的各别存储器单元串312-1、存储器单元串312-2、...、存储器单元串312-N(通常称为存储器单元串312且个别地称为存储器单元串312)。

存储器单元串312可为图1B的存储器单元串144或图1C的存储器单元串154。如图3A中所示出，存储器单元串312可包括多个存储器单元316(例如，图1B的存储器单元141或图1C的存储器单元157)、字串选择晶体管(SST)314(例如，图1B的SST 143或图1C的SST)以及接地选择晶体管(GST)318(例如，图1B的GST 145或图1C的GST)，其全部串联连接。SST314耦接至字串选择线(SSL)(例如，图1B的SSL146或图1C的SSL 156)，且GST 318耦接至接地选择线(GSL)(例如，图1B的GSL 148或图1C的GSL 158)。存储器单元316的栅极分别连接至字线WL₀、字线WL₁、...、字线WL_n-1、字线WL_n。存储器单元可由位线及字线(例如，所选字线SEL_WL)个别地选择。多个区块310中的存储器单元串312经由GST 318连接至共用源极线(CSL)307(例如，图1B的CSL 149或图1C的CSL 159)。

CSL 307可经由控制晶体管308耦接至接地(ground，GND)。控制晶体管308可包括耦接至CSL 307的第一端子及耦接至接地的第二端子以及耦接至控制信号CSEN_SM的栅极节点。控制晶体管308可为n通道晶体管，例如NMOS晶体管。控制晶体管308可经配置为通过控制信号CSEN_SM而被导通或断开。举例而言，当控制信号CSEM_SM处于高电压电平时，控制晶体管308被导通且CSL 307导电地耦接至接地；当控制信号CSEM_SM处于低电压电平时，控制晶体管308被断开且CSL 307不导电地耦接至接地。

如图3A中所示出，位线电容器306耦接于节点A 303处的位线301与接地(GND)之间。位线电容器306可为等效电容器，所述等效电容器可包括形成于位线301与存储器装置300中的至少一个邻近位线之间的寄生电容器。在一些实施例中，除寄生电容器之外，位线电容器306包括可由例如MOS晶体管的晶体管制成的实体电容器。

如通过下文其他细节所描述，存储器装置300包括耦接至存储器单元阵列302及位线301的电路系统304。电路系统304经配置为例如通过形成自位线301经过多个区块310的存储器单元串312至耦接至接地(GND)的CSL 307的顺向电流路径311以使经预充电的位线电容器306放电而基于位线电容器306对存储器单元阵列302执行多区块操作。

在一些实施例中，电路系统304包括位线控制电路320，所述位线控制电路320经配置为在充电阶段中对位线电容器306进行预充电，如图3B中所示出。位线控制电路320可包括串联耦接于供应电压VDDI与位线301(或节点A 303处的位线电容器306)之间的第一晶体管322及第二晶体管324。第一晶体管322具有耦接至第二晶体管324的第一端子、耦接至位线301(或节点A 303处的位线电容器306)的第二端子以及经配置为接收第一控制信号BLC1的栅极节点。第二晶体管324具有耦接至供应电压VDDI的第一端子、耦接至第一晶体管322的第一端子的第二端子以及经配置为接收第二控制信号BLC2的栅极节点。第一晶体管322及第二晶体管324中的各一个可为n通道晶体管，例如NMOS晶体管。

图3B绘示示出了在包括位线充电阶段(bit line charging phase)352、位线发展阶段(bit line development phase)354以及位线感测阶段(bit line sensing phase)356的一系列操作阶段期间图3A的存储器装置300的不同节点处的电压电平变化的时序图350。如图3B中所绘示，在位线充电阶段352中，第一控制信号BLC1及第二控制信号BLC2两者提供高电压电平以导通第一晶体管322及第二晶体管324，其由此导通自位线控制电路320至位线301的充电路径以对位线电容器306进行充电。第二控制信号BLC2可具有比第一控制信号BLC1的电压电平(例如，BLC1_CHG_REF)更高的电压电平(例如，BLC1_CHG_REF+ΔV1)，使得可形成充电路径。如图3B中所绘示，节点A处的电压电平可逐渐升高至高电压电平，同时对位线电容器306进行充电。

在充电阶段352期间，例如通过断开存储器单元串312中的耦接至具备低电压电平的SSL的SST 314而断开多个区块310中的存储器单元串312。GSL可具备高电压电平以在系列操作阶段期间导通GST 318。在一些实施例中，GSL可亦提供有低电压电平以在位线充电阶段352期间断开GST 318，且提供有高电压电平以在包括位线发展阶段354及位线感测阶段356的其他操作阶段期间导通GST 318。

在位线发展阶段354期间，如图3B中所绘示，例如通过在低电压电平下用第一控制信号BLC1及第二控制信号BLC2断开第一晶体管322及第二晶体管324两者来断开位线控制电路320。例如通过在高电压电平下通过SSL导通SST 314、在高电压电平下用GSL导通(或保持)GST 318以及将读取电压施加至所选字线及将高电压施加至其他字线而导通存储器单元串312。以此方式，如图3A中所绘示，自位线301经过多个区块310的存储器单元串312至耦接至接地(GND)的CSL 307形成顺向电流路径311，以使在位线充电阶段352中经预充电的位线电容器306放电。

若存储器单元串312中的所有存储器单元具有高阈值电压Vt，则节点A 303处的电压电平可能不大于存储器单元串312的电压电平(或存储器单元的阈值电压电平)，且因此可能不存在自位线301流动至存储器单元串312的电流。因此，位线电容器306可能并不经放电，且节点A处的电压电平可保持在高电压电平下，如图3B中所绘示。若存储器单元串312当中的至少一个存储器单元串312中的存储器单元具有低阈值电压Vt，则节点A 303处的电压电平可大于至少一个存储器单元串312的电压电平，且因此电流沿着顺向电流路径311自位线301流动至至少一个存储器单元串312至CSL 307。因此，位线电容器306经放电，且节点A处的电压电平可逐渐降低至低电压电平，如图3B中所绘示。

在一些实施例中，电路系统304可进一步经配置为在位线感测阶段356中，通过将位线电容器306(或位线301)导电地连接至经预充电的感测电容器336(或感测节点335)来感测多个区块310的存储器单元串312中的存储器单元的电压阈值电平。感测节点可耦接至页面缓冲器(例如，图2的页面缓冲器222)中的至少一个锁存电路。感测电容器336可为等效晶体管，包括晶体管电容器或与至少一个锁存电路相关联的寄生电容器中的至少一个。

在一些实施例中，电路系统304包括预充电电路330，所述预充电电路330在感测节点335处耦接至感测电容器336且经配置为在位线感测阶段356之前(例如，在如图3B中所绘示的位线发展阶段354期间)对感测电容器336进行充电。在一些实施例中，如图3A中所绘示，预充电电路330包括串联耦接于供应电压VPW与感测节点335之间的第一晶体管332及第二晶体管334。供应电压VPW的电压电平可与VDDI的电压电平不同或相同。第一晶体管332可为p通道晶体管，例如PMOS晶体管，且第二晶体管334可为n通道晶体管，例如NMOS晶体管。第一晶体管332可具有耦接至供应电压VPW的第一端子、耦接至第二晶体管334的第二端子以及用于接收预充电控制信号PIDL的栅极节点。第二晶体管334可具有耦接至第一晶体管332的第二端子的第一端子、耦接至感测节点335的第二端子以及用于接收预充电启用信号PSNS的栅极端子。

电路系统304可还包括耦接于位线301与感测节点335之间的开关晶体管326。在一些实施例中，位线控制电路320中的第一晶体管322耦接于位线301与开关晶体管326之间。开关晶体管326具有耦接至感测节点335(或感测电容器336)的第一端子、耦接至第一晶体管322的第二端子以及用于接收第三控制信号BLC3的栅极端子。开关晶体管326可经配置为在位线充电阶段352及位线发展阶段354期间被断开，且仅在位线感测阶段356期间被导通。以此方式，感测电容器336可独立于在位线充电阶段352期间经预充电及/或在位线发展阶段354期间经放电的位线电容器306而经预充电。

在位线感测阶段356中，在高电压电平下用第三控制信号BLC3来导通开关晶体管326且在高电压电平下用第一控制信号BLC1来导通第一晶体管322，使得感测电容器336导电地耦接至位线电容器306、位线301以及存储器单元串312。存储器单元串312可被导通。第三控制信号BLC3可具有比第一控制信号BLC1的电压电平(例如，BLC1_SEN_REF)更高的电压电平(例如，BLC1_SEN_REF+ΔV2)，使得电流仍沿着顺向电流路径311流动。相比于感测电容器336，位线电容器306可具有实质上更大的(例如，一个或多个数量级)电容，位线电容器306及感测电容器336可在短时段内完成电荷共用。因此，感测节点335处的电压电平(例如，感测电容器336的电压电平)可变为对应于节点A 303处的电压电平(例如，位线电容器306的电压电平)，其可指示存储器单元串312中的存储器单元的电压电平。

举例而言，如图3B中所绘示，若感测节点335处的电压电平保持在高电压电平下，则其指示节点A 303处的电压电平处于高电压电平，其指示多个区块310中的所有存储器单元串312中的存储器单元具有高阈值电压。若感测节点335处的电压电平降低至低电压电平，则其指示节点A 303处的电压电平亦处于低电压电平，其指示存储器单元串312当中的至少一个存储器单元串312中的存储器单元具有低阈值电压Vt。

在一些实施例中，电路系统304视情况包括放电电路328，所述放电电路328包括放电晶体管，例如n通道晶体管。放电晶体管具有耦接至位线301或位线电容器306的第一端子、耦接至接地的第二端子以及用于接收放电信号PRST的栅极端子。放电电路328可经配置为在位线充电阶段352之前在初始阶段使位线电容器306放电至接地。

在一些实施例中，耦接至位线301的页面缓冲器包括位线控制电路320、开关晶体管326、预充电电路330、感测电容器336或放电电路328中的至少一个。在一些实施例中，电路系统304包括控制逻辑(例如，控制逻辑204)，所述控制逻辑经配置为产生控制信号(例如，控制信号BLC1、控制信号BLC2、控制信号BLC3、控制信号PIDL、控制信号PSNS、控制信号PRST以及控制信号CSEN_SM)以控制存储器装置300中的元件。

图3C为根据本公开的一个或多个实施的用于使用图3A的存储器装置300中的顺向电压读取来执行多区块操作的实例工艺360的流程图。工艺360可由图3A的存储器装置300(例如，存储器装置300的控制逻辑)执行。

在362处，存储器装置300例如自诸如图1A的装置控制器112或主机控制器122的控制器接收命令。命令可包括用于CIM或IMS的多区块操作。命令亦可指示执行顺向电压读取。

在364处，在位线充电阶段352中，存储器单元串312被断开，且通过用第一控制信号BLC1及第二控制信号BLC2导通第一晶体管322及第二晶体管324而导通位线控制电路320，以对位线电容器306进行充电。

在366处，在位线发展阶段354中，存储器单元串312被导通(例如，通过控制如图3B中所绘示的SSL及GSL)，且例如通过用控制信号BLC1、控制信号BLC2断开第一晶体管322及第二晶体管324而断开位线控制电路320。CSL 307可耦接至接地(GND)。感测电容器336可例如通过预充电电路330经充电至高电压电平，其中开关晶体管被断开。

是否可自位线电容器306经过存储器单元串312至CSL 307形成顺向电流路径(例如，顺向电流路径311)取决于存储器单元串312中的存储器单元是否具有高阈值电压Vt(368)。若所有存储器单元串312中的存储器单元具有高阈值电压Vt(370)，则无法形成顺向电流路径且位线电容器306保持在高电压电平下(372)。若存储器单元串312中的至少一个中的存储器单元具有低阈值电压Vt(380)，则可形成顺向电流路径且位线电容器306经放电至低电压电平(382)。

在位线感测阶段356中，在步骤374或步骤384处，通过对应控制信号BLC3及控制信号BLC1来导通开关晶体管326及第一晶体管322，且存储器单元串312可仍然被导通，使得感测电容器336导电地耦接至位线电容器306，且感测电容器336(或感测节点335处)的电压电平可变为对应于位线电容器306(或节点A 303处)的电压电平。举例而言，若位线电容器306保持在高电压电平下(372)，则感测节点335亦保持在高电压电平下(376)。若位线电容器306经放电至低电压电平(382)，则感测节点335亦变为至低电压电平(386)。

在位线感测阶段356之后，工艺360结束在步骤390处。工艺360可还包括将例如表示感测节点335处的高电压电平的「1」或表示感测节点335处的低电压电平的「0」的感测结果锁存至耦接至页面缓冲器中的感测节点335的锁存电路中。

图3D为示出根据本公开的一个或多个实施的用于使用存储器装置300-2中的顺向电压读取来执行多区块操作的存储器装置300-2的另一实例的示意图。存储器装置300-2可为图1A的存储器116或图2的存储器装置200。图3E绘示示出根据本公开的一个或多个实施的一系列操作阶段期间的图3D的存储器装置存储器装置300-2的不同节点处的电压电平变化的时序图350-2。除如下文所描述的一个或多个差异之外，时序图350-2可类似于时序图350。图3F为根据本公开的一个或多个实施的用于使用图3D的存储器装置300-2中的顺向电压读取来执行多区块操作的实例工艺360-2的流程图。除如下文所描述的一个或多个步骤不同之外，工艺360-2可类似于工艺360。

如图3D中所示出，除存储器装置300-2中的电路系统304-2不包括存储器装置300中的位线控制电路320，且开关晶体管326直接耦接至位线301及位线电容器306之外，存储器装置300-2类似于存储器装置300。除位线电容器306以不同的方式经预充电之外，在存储器装置300-2中执行的多区块操作可类似于在存储器装置300中执行的多区块操作。

如上文所指出，例如图3A至图3C中所示出，在存储器装置300中，在充电阶段352中位线电容器306通过位线控制电路320经预充电，其中导通位线控制电路320中的第一晶体管322及第二晶体管324且断开开关晶体管326。相反，在存储器装置300-2中，在充电阶段352-2中位线电容器306通过预充电电路330经预充电，其中导通预充电电路330中的第一晶体管332及第二晶体管334且导通开关晶体管326。

如图3E及图3F中所示出，在位线充电阶段352-2期间，在步骤364-2处，在高电压电平(例如，BLC3_CHG_REF)下通过控制信号BLC3导通开关晶体管326。通过在高电压电平下用对应第一控制信号PIDL及第二控制信号PSNS导通第一晶体管332及第二晶体管334而导通预充电电路330。因此，自预充电电路330经过开关晶体管326至位线301的充电路径被导通以对位线电容器306进行充电。如图3E中所绘示，节点A处的电压电平可逐渐升高至高电压电平，同时对位线电容器306进行充电。类似于存储器装置300，在存储器装置300-2中，在充电阶段352-2期间，在步骤364-2处，例如通过断开存储器单元串312中的耦接至具备低电压电平的SSL的SST 314而断开多个区块310中的存储器单元串312。此外，在位线充电阶段352-2期间，由于预充电电路330被导通，其中第一控制信号PIDL及第二控制信号PSNS处于高电压电平，因此预充电电路330可对感测电容器336进行充电，以使得感测节点SEN具有高电压电平，例如图3E中所绘示。

在位线发展阶段354-2期间，在步骤366-2处，在低电压电平下通过控制信号BLC3断开开关晶体管326。预充电电路330可通过用第一控制信号PIDL及第二控制信号PSNS将第一晶体管332及第二晶体管334保持在高电压电平下而保持导通。预充电电路330可保持导通以对感测电容器336进行充电，或在位线感测阶段356-2之前将感测电容器336保持在高电压电平下，例如图3E中所绘示。

在位线发展阶段354-2中，在步骤366-2处，例如通过在高电压电平下用SSL导通SST 314、在高电压电平下用GSL导通(或保持)GST 318以及将读取电压施加至所选字线及将高电压施加至其他字线来导通存储器单元串312。以此方式，如图3D中所绘示，自位线301经过多个区块310的存储器单元串312至耦接至接地(GND)的CSL 307形成顺向电流路径311，以使在位线充电阶段352-2中经预充电的位线电容器306放电。

若存储器单元串312中的所有存储器单元具有高阈值电压Vt，则节点A 303处的电压电平可能不大于存储器单元串312的电压电平(或存储器单元的阈值电压电平)，且因此可能不存在自位线301流动至存储器单元串312的电流。因此，位线电容器306可能并不经放电，且节点A处的电压电平可保持在高电压电平下，如图3E中所绘示。若存储器单元串312当中的至少一个存储器单元串312中的存储器单元具有低阈值电压Vt，则节点A 303处的电压电平可大于至少一个存储器单元串312的电压电平，且因此电流沿着顺向电流路径311自位线301流动至至少一个存储器单元串312至CSL 307。因此，位线电容器306经放电，且节点A处的电压电平可逐渐降低至低电压电平，如图3E中所绘示。

电路系统304-2可经配置为在位线感测阶段356-2中，通过将位线电容器306(或位线301)导电地连接至经预充电的感测电容器336(或感测节点335)来感测多个区块310的存储器单元串312中的存储器单元的电压阈值电平。

举例而言，如图3E中所绘示，若感测节点335处的电压电平保持在高电压电平下，则其指示节点A 303处的电压电平处于高电压电平，其指示多个区块310中的所有存储器单元串312中的存储器单元具有高阈值电压。若感测节点335处的电压电平降低至低电压电平，则其指示节点A 303处的电压电平亦处于低电压电平，其指示存储器单元串312当中的至少一个存储器单元串312中的存储器单元具有低阈值电压Vt。

在位线感测阶段356-2期间，在步骤374-2或步骤384-2处，在高电压电平下(例如，BLC3-SEN_REF可与BLC3_CHG_REF相同或不同)通过对应控制信号BLC3来导通开关晶体管326，且存储器单元串312可仍然导通，使得感测电容器336导电地耦接至位线电容器306，且感测电容器336(或感测节点335处)的电压电平可变为对应于位线电容器306(或节点A 303处)的电压电平。举例而言，若位线电容器306保持在高电压电平下(372)，则感测节点335亦保持在高电压电平下(376)。若位线电容器306经放电至低电压电平(382)，则感测节点335亦变为至低电压电平(386)。

在位线感测阶段356-2之后，工艺360-2结束在步骤390处。工艺360-2可还包括将例如表示感测节点335处的高电压电平的「1」或表示感测节点335处的低电压电平的「0」的感测结果锁存至耦接至页面缓冲器中的感测节点335的锁存电路中。

实例反向电压读取

图4A示出根据本公开的一个或多个实施的用于使用存储器装置400中的反向电压读取来执行多区块操作的存储器装置400的实例。存储器装置400可为图1A的存储器116或图2的存储器装置200。除CSL 407经由控制晶体管408耦接至供应电压VDDI而不是存储器装置300中的接地(GND)，使得可自CSL 407经过多个区块的存储器单元串至位线401形成反向电流路径411之外，存储器装置400可类似于图3A的存储器装置300。

类似于图3A的存储器装置300，存储器装置400包括存储器单元阵列402(例如，图2的存储器单元阵列210或图3A的存储器单元阵列302)。存储器单元阵列402可包括耦接至多个位线(例如，图1B的位线BL₀、位线BL₁、...、位线BL_n-1以及位线BL_n或图1C的位线BL<n>及位线BL<_n+1>)的多个区块(例如，图1B的区块140或图1C的区块150)。各位线可耦接至各别群组的多个区块。如图4A中所示出，位线(BL)401耦接至N个区块410-1、区块410-2、...、区块410-N(通常称为区块(blocks)410且个别地称为区块(block)410)中的各一个中的各别存储器单元串412-1、存储器单元串412-2、...、存储器单元串412-N(通常称为存储器单元串412且个别地称为存储器单元串412)。

存储器单元串412可为图1B的存储器单元串144或图1C的存储器单元串154或图3A的存储器单元串312。如图4A中所示出，存储器单元串412可包括多个存储器单元416(例如，图1B的存储器单元141或图1C的存储器单元157或图3A的存储器单元316)、字串选择晶体管(SST)414(例如，图1B的SST 143或图1C的SST或图3A的SST 314)以及接地选择晶体管(GST)418(例如，图1B的GST 145或图1C的GST或图3A的GST 318)，其全部串联连接。SST 414耦接至字串选择线(SSL)(例如，图1B的SSL 146或图1C的SSL 156)，且GST 418耦接至接地选择线(GSL)(例如，图1B的GSL 148或图1C的GSL 158)。存储器单元416的栅极分别连接至字线WL₀、字线WL₁、...、字线WL_n-1、字线WL_n。存储器单元可由位线及字线(例如，所选字线SEL_WL)个别地选择。多个区块410中的存储器单元串412经由存储器单元串412中的GST418连接至CSL 407(例如，图1B的CSL 149、图1C的CSL 159或图3A的CSL 307)。

不同于图3A的CSL 307，CSL 407可经由控制晶体管408耦接至供应电压VDDI。控制晶体管408可包括耦接至CSL 407的第一端子及耦接至VDDI的第二端子以及耦接至控制信号CSEN_SM的栅极节点。控制晶体管408可为n通道晶体管，例如NMOS晶体管。控制晶体管408可经配置为通过控制信号CSEN_SM而被导通或断开。举例而言，当控制信号CSEM_SM处于高电压电平时，控制晶体管408被导通且CSL 407导电地耦接至供应电压VDDI；当控制信号CSEM_SM处于低电压电平时，控制晶体管408被断开且CSL 407不导电地耦接至供应电压VDDI。

如图4A中所示出，位线电容器406耦接于节点A 403处的位线401与接地(GND)之间。位线电容器406可为等效电容器，所述等效电容器可包括形成于位线401与存储器装置400中的至少一个邻近位线之间的寄生电容器。在一些实施例中，除寄生电容器之外，位线电容器406包括可由例如MOS晶体管的晶体管制成的实体电容器。

如通过下文其他细节所描述，存储器装置400包括耦接至存储器单元阵列402及位线401的电路系统404。电路系统404经配置为例如通过形成自耦接至供应电压VDDI的CSL407经过存储器单元串412至位线401的反向电流路径411以对经预放电的位线电容器406进行充电而基于位线电容器406对存储器单元阵列402执行多区块操作。

在一些实施例中，电路系统404包括放电电路428，所述放电电路428包括放电晶体管，例如n通道晶体管。放电晶体管具有耦接至位线401或位线电容器406的第一端子、耦接至接地的第二端子以及用于接收放电信号PRST的栅极端子。放电电路428可经配置为使位线电容器406放电至接地。

图4B绘示示出一系列操作阶段期间的图4A的存储器装置400的不同节点处的电压电平变化的时序图450，所述操作阶段包括位线设定阶段(bit line setting phase)(或初始阶段(initial phase))452、位线发展阶段(bit line development phase)454以及位线感测阶段(bit line sensing phase)456。

不同于在第一操作阶段(例如，图3B的位线充电阶段352)中经充电的位线电容器306，位线电容器406通过放电电路428首先经放电至低电压电平，例如接地。如图4B中所绘示，可通过在高电压电平下用控制信号PRST导通放电晶体管而导通放电电路428。例如通过向SSL及GSL提供低电压电平而断开存储器单元串412。CSL 407可例如通过在低电压电平下用控制信号CSEN_SM断开控制晶体管408而自供应电压VDDI断开连接。节点A 403处的电压电平可在位线电容器406经放电之后处于低电压电平。

在位线发展阶段454期间，如图4B中所绘示，例如通过用控制信号PRST断开放电晶体管而断开放电电路428。对于多区块操作的其余阶段，放电电路428可被断开。例如通过用具有高电压电平的SSL导通SST 414、在高电压电平下用GSL导通GST 418以及将读取电压施加至所选字线及将高电压施加至其他字线而导通存储器单元串412。在位线发展阶段454(及位线感测阶段456)期间通过在高电压电平下证明控制信号CSEN SM而导通控制晶体管408，使得CSL 407导电地耦接至供应电压VDDI且经充电以具有高电压电平。以此方式，如图4A中所绘示，可自耦接至供应电压VDDI的CSL 407经过存储器单元串412至位线401形成反向电流路径411，以对在位线设定阶段452中通过放电电路428经预放电的位线电容器406进行充电。

若存储器单元串412中的所有存储器单元具有高阈值电压Vt，则CSL407处的电压电平可能不大于存储器单元串412的电压电平(或存储器单元的阈值电压电平)，且因此可能不存在自CSL 407流动至存储器单元串412且接着至位线电容器406的电流。因此，位线电容器406可能并不经充电，且节点A处的电压电平可保持在低电压电平下，如图4B中所绘示。若存储器单元串412当中的至少一个存储器单元串412中的存储器单元具有低阈值电压Vt，则CSL 407处的电压电平可大于至少一个存储器单元串412的电压电平，且因此电流沿着反向电流路径411自CSL 407经过至少一个存储器单元串412流动至位线401及位线电容器406。因此，位线电容器406可经充电，且节点A处的电压电平可逐渐升高至高电压电平，如图4B中所绘示。

在一些实施例中，电路系统404可进一步经配置为在位线感测阶段456中，通过将位线电容器406(或位线401)导电地连接至经预充电的感测电容器436(或感测节点435)来感测多个区块410的存储器单元串412中的存储器单元的电压阈值电平。感测节点可耦接至页面缓冲器(例如，图2的页面缓冲器222)中的至少一个锁存电路。感测电容器436可为等效晶体管，包括晶体管电容器或与至少一个锁存电路相关联的寄生电容器中的至少一个。感测电容器436可与图3A的感测电容器336类似或相同。

在一些实施例中，电路系统404包括预充电电路430，所述预充电电路430在感测节点435处耦接至感测电容器436且经配置为在位线感测阶段456之前(例如，在如图4B中所绘示的位线发展阶段454期间)对感测电容器436进行充电。预充电电路430可与图3A的预充电电路330类似或相同。在一些实施例中，如图4A中所绘示，预充电电路430包括串联耦接于供应电压VPW与感测节点435之间的第一晶体管432及第二晶体管434。供应电压VPW的电压电平可与VDDI的电压电平不同或相同。第一晶体管432可为p通道晶体管，例如PMOS晶体管，且第二晶体管434可为n通道晶体管，例如NMOS晶体管。第一晶体管432可具有耦接至供应电压VPW的第一端子、耦接至第二晶体管434的第二端子以及用于接收预充电控制信号PIDL的栅极节点。第二晶体管434可具有耦接至第一晶体管432的第二端子的第一端子、耦接至感测节点435的第二端子以及用于接收预充电启用信号PSNS的栅极端子。

电路系统404可还包括耦接于位线401与感测节点435之间的开关晶体管426。开关晶体管426与图3A的开关晶体管326类似或相同。在一些实施例中，第一晶体管422视情况耦接于位线401与开关晶体管426之间。第一晶体管422可通过第一控制信号BLC1而被导通或断开。开关晶体管426具有耦接至感测节点435(或感测电容器436)的第一端子、耦接至第一晶体管422的第二端子以及用于接收第三控制信号BLC3的栅极端子。开关晶体管426可经配置为在位线充电阶段452及位线发展阶段454期间被断开，且仅在位线感测阶段456期间被导通。以此方式，感测电容器436可独立于在位线充电阶段452期间经预放电及/或在位线发展阶段454期间经充电的位线电容器406而经预充电。

在位线感测阶段456中，用具有高电压电平的第三控制信号BLC3来导通开关晶体管426，且用具有高电压电平的第一控制信号BLC1来导通第一晶体管422，使得感测电容器436导电地耦接至位线电容器406、位线401以及存储器单元串412。存储器单元串412可被导通。第一控制信号BLC1可具有比第三控制信号BLC3的电压电平(例如，BLC1_SEN_REF+ΔV)更小的电压电平(例如，BLC1_SEN_REF)，例如图4B中所示出。相比于感测电容器436，位线电容器406可具有实质上更大的(例如，一个或多个数量级)电容，位线电容器406及感测电容器436可在短时段内完成电荷共用。因此，感测节点435处的电压电平(例如，感测电容器436的电压电平)可变为对应于节点A 403处的电压电平(例如，位线电容器406的电压电平)，其可指示存储器单元串412中的存储器单元的电压电平。

举例而言，如图4B中所绘示，若感测节点435处的电压电平保持在高电压电平下，则其指示节点A 403处的电压电平处于高电压电平，其指示存储器单元串412当中的至少一个存储器单元串412中的存储器单元具有低阈值电压Vt。若感测节点435处的电压电平降低至低电压电平，则其指示节点A 403处的电压电平亦处于低电压电平，其指示多个区块410中的所有存储器单元串412中的存储器单元具有高阈值电压。

在一些实施例中，存储器装置400包括经配置为对位线电容器406进行充电的位线控制电路420。位线控制电路420可包括串联耦接于供应电压VDDI与位线401(或节点A 403处的位线电容器406)之间的第一晶体管422及第二晶体管424。第一晶体管422具有耦接至第二晶体管424的第一端子、耦接至位线401(或节点A 403处的位线电容器406)的第二端子以及经配置为接收第一控制信号BLC1的栅极节点。第二晶体管424具有耦接至供应电压VDDI的第一端子、耦接至第一晶体管422的第一端子的第二端子以及经配置为接收第二控制信号BLC2的栅极节点。第一晶体管422及第二晶体管424中的各一个可为n通道晶体管，例如NMOS晶体管。由于在位线发展阶段456之前，位线电容器406经放电，而不是在如参考图3A至图3C所描述的顺向电压读取中经充电，因此如参考图4A至图4C所描述的反向电压读取并不需要使用位线控制电路420，例如通过图4D至图4F中的其他细节所描述。在一些实施例中，耦接至位线401的页面缓冲器包括位线控制电路420、开关晶体管426、预充电电路430、感测电容器436或放电电路428中的至少一个。在一些实施例中，电路系统404包括控制逻辑(例如，控制逻辑204)，所述控制逻辑经配置为产生控制信号(例如，控制信号BLC1、控制信号BLC3、控制信号PIDL、控制信号PSNS、控制信号PRST以及控制信号CSEN_SM)以控制存储器装置400中的元件。

图4C为根据本公开的一个或多个实施的用于使用图4A的存储器装置400中的反向电压读取来执行多区块操作的实例工艺460的流程图。工艺460可由图4A的存储器装置400(例如，存储器装置400的控制逻辑)执行。

在462处，存储器装置400例如自诸如图1A的装置控制器112或主机控制器122的控制器接收命令。命令可包括用于CIM或IMS的多区块操作。命令亦可指示执行反向电压读取。

在464处，在位线设定阶段452中，存储器单元串412被断开，且通过用控制信号PRST导通放电晶体管而导通放电电路428，以使位线电容器406放电至低电压电平，例如接地。

在466处，在位线发展阶段454中，存储器单元串412被导通(例如，通过控制如图4B中所绘示的SSL及GSL)，且例如通过用控制信号PRST断开放电晶体管而断开放电电路428。CSL 407可耦接至供应电压VDDI。感测电容器436可例如通过预充电电路430经充电至高电压电平，其中开关晶体管426被断开。

是否可自CSL 407经过存储器单元串412至位线电容器406形成反向电流路径(例如，反向电流路径411)取决于存储器单元串412中的存储器单元是否具有高阈值电压Vt(468)。若所有存储器单元串412中的存储器单元具有高阈值电压Vt(470)，则无法形成反向电流路径且位线电容器406保持在低电压电平下(472)。若存储器单元串412中的至少一个中的存储器单元具有低阈值电压Vt(480)，则可形成反向电流路径且位线电容器406经充电至高电压电平(482)。

在位线感测阶段456中，在步骤474或步骤484处，通过对应控制信号BLC3及控制信号BLC1来导通开关晶体管426及第一晶体管422，且存储器单元串412可仍然被导通，使得感测电容器436导电地耦接至位线电容器406，且感测电容器436(或感测节点435处)的电压电平可变为对应于位线电容器406(或节点A 403处)的电压电平。举例而言，若位线电容器406保持在低电压电平下(472)，则感测节点435变为至低电压电平(476)。若位线电容器406经充电至高电压电平(482)，则感测节点435保持在高电压电平下(486)。

在位线感测阶段456之后，工艺460结束在步骤490处。工艺460可还包括将例如表示感测节点435处的高电压电平的「1」或表示感测节点435处的低电压电平的「0」的感测结果锁存至耦接至页面缓冲器中的感测节点435的锁存电路中。

图4D为根据本公开的一个或多个实施的示出用于使用存储器装置400-2中的反向电压读取来执行多区块操作的存储器装置400-2的另一实例的示意图。存储器装置400-2可为图1A的存储器116或图2的存储器装置200。图4E绘示示出根据本公开的一个或多个实施的一系列操作阶段期间的图4D的存储器装置400-2的不同节点处的电压电平变化的时序图450-2。图4F为根据本公开的一个或多个实施的用于使用图4D的存储器装置400-2中的反向电压读取来管理多区块操作的实例工艺460-2的流程图。

如图4D中所示出，除存储器装置400-2中的电路系统404-2不包括存储器装置400中的位线控制电路420，且开关晶体管426可直接耦接至位线401及位线电容器406之外，存储器装置400-2类似于存储器装置400。由于反向电压读取并不需要使用用于预充电的位线控制电路420，因此在存储器装置400-2中执行的多区块操作可与在存储器装置400中执行的多区块操作相同或类似。

如时序图450-2中所示出，包括位线设定阶段(初始阶段)452-2、位线发展阶段454-2以及位线感测阶段456-2的一系列操作阶段可与位线设定阶段452、位线发展阶段454以及位线感测阶段456相同或类似。

如图4E至图4F中所绘示，在位线设定阶段452-2期间，在步骤464-2处，位线电容器406通过放电电路428首先经放电至低电压电平，例如接地。可通过在高电压电平下用控制信号PRST导通放电晶体管而导通放电电路428。例如通过向SSL及GSL提供低电压电平而断开存储器单元串412。CSL 407可例如通过在低电压电平下用控制信号CSEN SM断开控制晶体管408而自供应电压VDDI断开连接。节点A 403处的电压电平可在位线电容器406经放电之后处于低电压电平。

在位线发展阶段454-2期间且在步骤466-2处，如图4E中所绘示，例如通过用控制信号PRST断开放电晶体管而断开放电电路428。对于多区块操作的其余阶段，放电电路428可被断开。例如通过用具有高电压电平的SSL导通SST 414、在高电压电平下用GSL导通GST418以及将读取电压施加至所选字线及将高电压施加至其他字线而导通存储器单元串412。在位线发展阶段454(及位线感测阶段456)期间通过在高电压电平下证明控制信号CSEN SM而导通控制晶体管408，使得CSL 407导电地耦接至供应电压VDDI且经充电以具有高电压电平。以此方式，如图4D中所绘示，可自耦接至供应电压VDDI的CSL 407经过存储器单元串412至位线401形成反向电流路径411，以对在位线设定阶段452中通过放电电路428经预放电的位线电容器406进行充电。

若存储器单元串412中的所有存储器单元具有高阈值电压Vt，则CSL407处的电压电平可能不大于存储器单元串412的电压电平(或存储器单元的阈值电压电平)，且因此可能不存在自CSL 407流动至存储器单元串412且接着至位线电容器406的电流。因此，位线电容器406可能并不经充电，且节点A处的电压电平可保持在低电压电平下，如图4E中所绘示。若存储器单元串412当中的至少一个存储器单元串412中的存储器单元具有低阈值电压Vt，则CSL 407处的电压电平可大于至少一个存储器单元串412的电压电平，且因此电流沿着反向电流路径411自CSL 407经过至少一个存储器单元串412流动至位线401及位线电容器406。因此，位线电容器406可经充电，且节点A处的电压电平可逐渐升高至高电压电平，如图4E中所绘示。

在一些实施例中，电路系统404可经配置为在位线感测阶段456-2中，通过将位线电容器406(或位线401)导电地连接至经预充电的感测电容器436(或感测节点435)来感测多个区块410的存储器单元串412中的存储器单元的电压阈值电平。

预充电电路430可经配置为在位线感测阶段456-2之前对感测电容器436进行充电。举例而言，如图4E中所绘示，在位线发展阶段454-2期间，通过在高电压电平下用对应控制信号PIDL及控制信号PSNS导通第一晶体管432及第二晶体管434而导通预充电电路430。预充电电路430可在位线发展阶段454-2之后被断开。

开关晶体管426耦接于位线401与感测节点435之间。开关晶体管426可经配置为在位线充电阶段452-2及位线发展阶段454-2期间被断开，且仅在位线感测阶段456-2期间被导通，例如图4E中所示出。以此方式，感测电容器436可独立于在位线充电阶段452-2期间经预放电及/或在位线发展阶段454-2期间经充电的位线电容器406而经预充电。

在位线感测阶段456-2期间，在步骤474-2或步骤484-2处，用具有高电压电平(例如，BLC3_SEN_REF)的控制信号BLC3来导通开关晶体管426，且感测电容器436导电地耦接至位线电容器406、位线401以及存储器单元串412。存储器单元串412可被导通。相比于感测电容器436，位线电容器406可具有实质上更大的(例如，一个或多个数量级)电容，位线电容器406及感测电容器436可在短时段内完成电荷共用。因此，感测节点435处的电压电平(例如，感测电容器436的电压电平)可变为对应于节点A 403处的电压电平(例如，位线电容器406的电压电平)，其可指示存储器单元串412中的存储器单元的电压电平。举例而言，若位线电容器406保持在低电压电平下(472)，则感测节点435变为至低电压电平(476)。若位线电容器406经充电至高电压电平(482)，则感测节点435保持在高电压电平下(486)。

在位线感测阶段456-2之后，工艺460-2结束在步骤490处。工艺460-2可还包括将例如表示感测节点435处的高电压电平的「1」或表示感测节点435处的低电压电平的「0」的感测结果锁存至耦接至页面缓冲器中的感测节点435的锁存电路中。

实例工艺

图5为根据本公开的一个或多个实施的用于管理存储器装置中的多区块操作的实例工艺500的流程图。存储器装置可为图1的存储器116、图2的存储器装置200、图3A的存储器装置300、图3D的存储器装置300-2、图4A的存储器装置400或图4D的存储器装置400-2。

在一些实施例中，存储器装置包括存储器单元阵列(例如，图2的存储器单元阵列210、图3A或图3D的存储器单元阵列302或图4A或图4D的存储器单元阵列402)。存储器单元阵列可包括多个区块(例如，图1B的区块140、图1C的区块150、图3A或图3D的区块310或图4A或图4D的区块410)。存储器装置亦可包括耦接至多个区块的多个位线。位线(例如，图3A或图3D的位线301或图4A或图4D的位线401)耦接至多个区块(例如，图3A或图3D的区块310或图4A或图4D的区块410)中的各一个中的各别存储器单元串(例如，图3A或图3D的存储器单元串312或图4A或图4D的存储器单元串412)。

各存储器单元串可包括多个存储器单元(例如，图1B的存储器单元141、图1C的存储器单元157、图3A或图3D的存储器单元316或图4A或图4D的存储器单元416)、字串选择晶体管(SST)(例如，图3A或图3D的SST 314或图4A或图4D的SST 414)以及接地选择晶体管(GST)(例如，图3A或图3D的GST 318或图4A或图4D的GST 418)，其全部串联连接。SST耦接至字串选择线(SSL)(例如，图1B的SSL 146或图1C的SSL 156或如参考图3A至图3C、或图3D至图3F、或图4A至图4C或图4D至图4F所描述的SSL)，且GST耦接至接地选择线(GSL)(例如，图1B的GSL 148或图1C的GSL 158或如参考图3A至图3C、或图3D至图3F、或图4A至图4C或图4D至图4F所描述的GSL)。存储器单元的栅极分别连接至字线WL₀、字线WL₁、...、字线WL_n-1、字线WL_n。存储器单元可由位线及字线(例如，所选字线SEL_WL)个别地选择。多个区块410中的存储器单元串经由存储器单元串中的GST连接至共用源极线(CSL)(例如，图3A至图3C或图3D至图3F的CSL 307或图4A至图4C或图4D至图4F的CSL 407)。CSL可耦接至接地或供应电压VDDI。

存储器装置可还包括耦接至存储器单元阵列、位线以及CSL的电路系统。电路系统可为图3A至图3C的电路系统304、图3D至图3F的电路系统304-2或图4A至图4C的电路系统404或图4D至图4F的电路系统404-2。存储器装置可包括控制逻辑(例如，图2的控制逻辑204)。电路系统可包括控制逻辑的至少部分且经配置为向存储器装置中的各别元件提供控制信号。工艺500可由存储器装置(例如，电路系统及/或控制逻辑)执行。

在502处，例如经由诸如图2的接口202的接口接收命令，以用于存储器装置中的多区块操作。多区块操作可包括存储器内运算(CIM)操作或存储器内搜索(IMS)操作。命令可指示执行顺向电压读取(例如，如关于图3A至图3C或图3D至图3F所描述)或反向电压读取(例如，如关于图4A至图4C或图4D至图4F所描述)。

若命令指示执行顺向电压读取，则在504处，形成自位线经过耦接至位线的多个区块的存储器单元串至耦接至接地的CSL的第一电流路径(例如，顺向电流路径)，以使与位线相关联的经预充电的电容器放电。顺向电流路径可为图3A或图3D中所示出的顺向电流路径311。电容器可为图3A或图3D的位线电容器306。电容器可包括形成于位线与至少一个邻近位线之间的寄生电容器。可根据图3C中所描述的工艺360或图3F中所描述的工艺360-2执行顺向电压读取。

在一些实施例中，如所示出，在图3B至图3C或图3E至图3F中，顺向电压读取包括三个操作阶段：位线充电阶段(例如，图3B的位线充电阶段352或图3E的位线充电阶段352-2)、位线发展阶段(例如，图3B的位线发展阶段354或图3E的位线发展阶段354-2)以及位线感测阶段(例如，图3B的位线感测阶段356或图3E的位线感测阶段356-2)。在位线充电阶段中，电路系统经配置为导通充电路径，以对与位线相关联的电容器进行充电，同时耦接至位线的存储器单元串被断开。

在一些实施例中，电路系统包括控制电路(例如，图3A的位线控制电路320)，所述控制电路具有耦接至供应电压(VDDI)的第一端及耦接至位线的第二端。电容器通过导通控制电路以将供应电压导电地连接至位线而经由充电路径充电。在一些实施例中，控制电路包括耦接至位线的第一晶体管(例如，图3A的第一晶体管322)及耦接于供应电压与第一晶体管之间的第二晶体管。第一晶体管及第二晶体管可经配置为被导通，以在位线充电阶段中对电容器进行充电。在位线充电阶段期间，用于第一晶体管的第一控制信号可具有比用于第二晶体管的第二控制信号较低的电压电平，使得电流自供应电压流动至电容器以用于充电。

在位线发展阶段期间，例如通过断开第一晶体管及第二晶体管而断开控制电路。例如通过向SSL及GSL提供高电压电平及向所选字线提供读取电压以及向一个或多个其他字线提供高电压而导通存储器单元串。存储器单元串导电地耦接CSL，所述CSL导电地耦接至接地，同时存储器单元串被导通。以此方式，可形成自位线经过耦接至位线的多个区块的存储器单元串至耦接至接地的CSL的顺向电流路径，以使经预充电电容器放电。

在位线感测阶段期间，如图3B及图3C中所示出，通过将电容器导电地连接至耦接至至少一个锁存电路的感测电容器(例如，图3A的感测电容器336)来感测存储器单元串中的存储器单元的电压阈值电平(508)。在一些实施例中，感测电容器包括晶体管电容器或与至少一个锁存电路相关联的寄生电容器中的至少一个。

在电容器导电地连接至感测电容器之前，感测电容器可经配置为经预充电至第一电压电平。在一些实施例中，电路系统包括预充电电路(例如，图3A的预充电电路330)，所述预充电电路具有耦接至供应电压的第一端及耦接至感测电容器的第二端以及耦接于位线与预充电电路之间的开关晶体管(例如，图3A的开关晶体管326)。可通过导通预充电电路以将供应电压导电地连接至感测电容器而对感测电容器进行预充电，其中开关晶体管断开。开关晶体管可经配置为被导通以将电容器导电地连接至感测电容器。在一些实施例中，第一晶体管耦接于开关晶体管与位线之间，且在位线感测阶段中，第一晶体管及开关晶体管可经配置为被导通以将电容器导电地连接至感测电容器，以侦测经放电电容器的电压电平。在位线感测阶段及位线发展阶段中，第二晶体管经配置为被断开。在位线感测阶段期间，用于第一晶体管的第一控制信号可具有比用于第三晶体管的第三控制信号较低的电压电平，使得电流仍沿着第一电流路径流动。

在一些实施例中，电容器的电容实质上大于感测电容器的电容，使得当电容器导电地连接至感测电容器时，感测电容器的电压电平变为对应于经放电电容器的电压电平。电容器与感测电容器之间的电荷共用可在短时段内发生。如图3B及图3C中所示出，感测电容器经配置为：若多个区块的存储器单元串中的存储器单元的电压阈值电平处于较高电平，则保持在第一电压电平下，且若多个区块的存储器单元串中的至少一个中的存储器单元的电压阈值电平处于较低电平，则降低至第二电压电平，第二电压电平低于第一电压电平。

在一些实施例中，例如图3D至图3F中所示出，电路系统(例如，图4D的电路系统304-2)不包括控制电路，且开关晶体管直接耦接至位线及位线电容器。在位线充电阶段(例如，图3E的位线充电阶段452-2)期间，可通过导通开关晶体管及预充电电路对位线电容器进行充电。可通过在高电压电平下用对应控制信号(例如，控制信号PIDL及控制信号PSNS)导通预充电电路中的第一晶体管及第二晶体管而导通预充电电路，例如图3E中所示出。

继续参考图5，若命令指示执行反向电压读取，则在506处，形成自耦接至供应电压的CSL经过多个区块的存储器单元串至位线的第二电流路径(例如，反向电流路径)，以对经预放电的电容器进行充电。第二电流路径可为图4A或图4D的反向电流路径411。电容器可为图4A或图4D的位线电容器406。电容器可包括形成于位线与至少一个邻近位线之间的寄生电容器。可根据图4C中所描述的工艺460或图4F中所描述的工艺460-2执行反向电压读取。

在一些实施例中，如图4B至图4C或图4E至图4F中所示出，反向电压读取包括三个操作阶段：位线设定阶段(例如，图4B的位线设定阶段452或图4E的位线设定阶段452-2)、位线发展阶段(例如，图4B的位线发展阶段454或图4E的位线发展阶段454-2)以及位线感测阶段(例如，图4B的位线感测阶段456或图4E的位线感测阶段456-2)。在位线设定阶段中，电路系统经配置为使电容器放电至第一电压电平(例如，接地)，同时耦接至位线的存储器单元串断开。

在一些实施例中，电路系统包括放电电路(例如，图4A或图4D的放电电路428)，所述放电电路具有耦接至接地的第一端及耦接至位线的第二端。通过导通放电电路以将位线导电地连接至接地而使电容器放电。

在位线发展阶段期间，断开放电电路且导通存储器单元串。例如通过导通控制晶体管(例如，图4A或图4D的控制晶体管408)而使存储器单元串导电地耦接CSL，所述CSL导电地耦接至供应电压。耦接至供应电压的CSL可具有高于经放电电容器的第一电压电平的第二电压电平。以此方式，可形成自耦接至供应电压的CSL经过多个区块的存储器单元串至位线的反向电流路径，以对经预放电电容器进行充电。

在位线感测阶段期间，如图4B及图4C或图4E及图4F中所示出，通过将电容器导电地连接至耦接至至少一个锁存电路的感测电容器(例如，图4A或图4D的感测电容器436)来感测存储器单元串中的存储器单元的电压阈值电平，其可类似于在步骤508处描述的内容。

在电容器导电地连接至感测电容器之前，感测电容器可经配置为经预充电至第三电压电平。在一些实施例中，电路系统包括预充电电路(例如，图4A或图4D的预充电电路430)，所述预充电电路具有耦接至供应电压的第一端及耦接至感测电容器的第二端以及耦接于位线与预充电电路之间的开关晶体管(例如，图4A或图4D的开关晶体管426)。可通过导通预充电电路以将供应电压导电地连接至感测电容器而对感测电容器进行预充电，其中开关晶体管断开。开关晶体管可经配置为被导通以将电容器导电地连接至感测电容器。在一些实施例中，第一晶体管耦接于开关晶体管与位线之间，且在位线感测阶段中，第一晶体管及开关晶体管可经配置为被导通以将电容器导电地连接至感测电容器，以侦测经放电电容器的电压电平。

在一些实施例中，如图4B及图4C或图4E及图4F中所示出，若多个区块的存储器单元串中的至少一个中的存储器单元的电压阈值电平处于较低电平，则感测电容器经配置为保持在第三电压电平下，且若多个区块的存储器单元串中的存储器单元的电压阈值电平处于较高电平，则降低至第四电压电平，第四电压电平低于第三电压电平。

在一些实施例中，工艺500还包括：将例如表示耦接至感测电容器的感测节点处的高电压电平的「1」或表示感测节点处的低电压电平的「0」的感测结果锁存至耦接至页面缓冲器(例如，图2的页面缓冲器222)中的感测节点的锁存电路中。

所公开及其他实例可实施为一个或多个计算机程序产品，例如在计算机可读介质上编码的计算机程序指令的一个或多个模块，所述一个或多个模块通过数据处理设备执行或控制数据处理设备的操作。计算机可读介质可为机器可读储存装置、机器可读储存基底、存储器装置或其中的一个或多个的组合。术语「数据处理设备」涵盖用于处理数据的所有设备、装置以及机器，包括例如可编程处理器、计算机或多个处理器或计算机。除硬件之外，设备可包括为所讨论的计算机程序创建执行环境的程序代码，例如构成处理器固件、协议堆叠、数据库管理系统、操作系统或其中的一个或多个的组合的程序代码。

系统可涵盖用于处理数据的所有设备、装置以及机器，包括例如可编程处理器、计算机或多个处理器或计算机。除硬件之外，系统可包括为所讨论的计算机程序创建执行环境的程序代码，例如构成处理器固件、协议堆叠、数据库管理系统、操作系统或其中的一个或多个的组合的程序代码。

计算机程序(亦称为程序、软件、软件应用程序、脚本或程序代码)可以任何形式的编程语言写入，包括编译或解译语言，且其可以任何形式部署，包括作为独立程序或作为模块、元件、次例程或适合用于运算环境的其他单元。计算机程序未必对应于文件系统中的档案。程序可储存于保持其他程序或数据(例如，储存于标示语言文件中的一个或多个脚本)的档案的一部分中、储存于专用于所讨论之程序的单个档案中，或储存于多个经协调档案(例如，储存一个或多个模块、子程序或部分程序代码的档案)中。计算机程序可经部署以在一个计算机上执行或在位于一个位点或跨越多个位点分布且由通信网络互连的多个计算机上执行。

本文件中所描述的工艺及逻辑流程可由一个或多个可编程处理器执行，所述可编程处理器执行一个或多个计算机程序以执行本文中所描述的功能。工艺及逻辑流程亦可由专用逻辑电路系统执行，且设备亦可经实施为专用逻辑电路，所述专用逻辑电路例如场可编程门阵列(field programmable gate array，FPGA)或特殊应用集成电路(applicationspecific integrated circuit，ASIC)。

适合于执行计算机程序的处理器包括例如通用微处理器及专用微处理器两者，及任何种类的数字计算机的任何一个或多个处理器。一般而言，处理器将自只读存储器或随机存取存储器或两者接收指令及数据。计算机的基本元件可包括用于执行指令的处理器及用于储存指令及数据的一个或多个存储器装置。一般而言，计算机亦可包括用于储存数据的一个或多个大容量储存装置，例如磁盘、磁光盘或光盘，或以操作方式耦接至所述一个或多个大容量储存装置以自其接收数据，或将数据转移至所述一个或多个大容量储存装置，或两者皆有。然而，计算机无需具有此类装置。适合于储存计算机程序指令及数据的计算机可读介质可包括所有形式的非易失性存储器、介质以及存储器装置，包括例如半导体存储器装置，例如EPROM、EEPROM以及闪存装置；磁盘。处理器及存储器可由专用逻辑电路系统补充或并入于专用逻辑电路系统中。

尽管此文件可描述许多特性，但此等特性不应解释为对本公开的所主张或可主张的范畴的限制，而是解释为描述对特定实施例特定的特征。在此文件中描述于单独实施例的上下文中的某些特征亦可在单个实施例中以组合实施。相反，描述于单个实施例的上下文中的各种特征亦可单独地或以任何适合的子组合在多个实施例中实施。此外，尽管上文可将特征描述为以某些组合起作用且甚至最初按此来主张，但来自所主张组合的一个或多个特征在一些情况下可自所述组合删除，且所主张组合可针对子组合或子组合的变化。类似地，虽然在附图中以特定次序来描绘操作，但不应将此理解为需要以所绘示的特定次序或以依序次序执行此类操作，或执行所有所示出的操作以达成合乎需要的结果。

仅公开少许实例及实施。对所描述实例及实施以及其他实施的变化、修改及增强可基于所公开的内容进行。

Claims

1.一种存储器装置，包括：

存储器单元阵列，包括各自具有多个存储器单元的至少两个区块；

位线，其中所述至少两个区块中的各一个包括耦接至所述位线的存储器单元的存储器单元串；以及

电路系统，耦接至所述存储器单元阵列及所述位线，

其中所述电路系统经配置为：

导通充电路径以对与所述位线相关联的电容器进行充电，同时断开所述至少两个区块中的耦接至所述位线的存储器单元串，

断开所述充电路径且导通所述存储器单元串以使所述电容器放电，以及

通过侦测经放电电容器的电压电平来感测所述存储器单元串中的存储器单元的电压阈值电平，其中所述存储器单元串导通且所述充电路径断开。

2.根据权利要求1所述的存储器装置，其中所述电路系统经配置为通过将所述电容器导电地连接至耦接至至少一个锁存器电路的感测电容器来侦测所述经放电电容器的所述电压电平。

3.根据权利要求2所述的存储器装置，其中在所述电容器导电地连接至所述感测电容器之前，所述感测电容器经配置为经预充电至第一电压电平，以及

其中所述感测电容器经配置为：

若所述存储器单元串中的所述存储器单元的所述电压阈值电平处于较高电平，则保持在所述第一电压电平下，以及

若所述存储器单元串中的至少一个中的存储器单元的电压阈值电平处于较低电平，则降低至第二电压电平，所述第二电压电平低于所述第一电压电平。

4.根据权利要求2所述的存储器装置，其中所述电容器的电容大于所述感测电容器的电容，使得当所述电容器导电地连接至所述感测电容器时，所述感测电容器的电压电平变为对应于所述经放电电容器的所述电压电平。

5.根据权利要求2所述的存储器装置，其中所述电路系统包括：

控制电路，具有耦接至供应电压的第一端及耦接至所述位线的第二端，

预充电电路，具有耦接至所述供应电压的第三端及耦接至所述感测电容器的第四端，以及

开关晶体管，耦接于所述位线与所述预充电电路之间，

其中通过导通所述控制电路以将所述供应电压导电地连接至所述位线而经由所述充电路径对所述电容器进行充电，

其中通过导通所述预充电电路以将所述供应电压导电地连接至所述感测电容器而对所述感测电容器进行预充电，其中所述开关晶体管断开，以及

其中所述开关晶体管经配置为被导通以将所述电容器导电地连接至所述感测电容器。

6.根据权利要求5所述的存储器装置，其中所述控制电路包括：

第一晶体管，耦接于所述开关晶体管与所述位线之间，以及

第二晶体管，耦接于所述供应电压与所述第一晶体管之间，

其中在第一阶段中，所述第一晶体管及所述第二晶体管经配置为被导通以对所述电容器进行充电，且在所述第一阶段之后的第二阶段中，所述第一晶体管及所述第二晶体管经配置为被断开，同时使所述电容器放电，以及

其中在所述第二阶段之后的第三阶段中，所述第一晶体管及所述开关晶体管经配置为被导通以将所述电容器导电地连接至所述感测电容器，以侦测所述经放电电容器的所述电压电平，且其中在所述第三阶段中，所述第二晶体管经配置为被断开。

7.根据权利要求2所述的存储器装置，其中所述电路系统包括：

预充电电路，具有耦接至供应电压的第一端及耦接至所述感测电容器的第二端，以及

开关晶体管，耦接于所述位线与所述预充电电路之间，

其中在第一阶段中，所述开关晶体管及所述预充电电路经配置为被导通以对所述电容器及所述感测电容器进行充电，

其中在所述第一阶段之后的第二阶段中，所述开关晶体管经配置为被断开，同时使所述电容器放电且所述感测电容器保持通过所述预充电电路进行充电，以及

其中在所述第二阶段之后的第三阶段中，所述开关晶体管经配置为被导通以将所述电容器导电地连接至所述感测电容器，以侦测所述经放电电容器的所述电压电平。

8.根据权利要求1所述的存储器装置，其中所述电容器包括形成于所述位线与至少一个邻近位线之间的寄生电容器。

9.根据权利要求1所述的存储器装置，其中所述电路系统经配置为：

响应于接收到在所述存储器单元阵列中执行多区块操作的命令，导通所述充电路径以对与所述位线相关联的所述电容器进行充电。

10.根据权利要求1所述的存储器装置，其中所述存储器单元串导电地耦接至共用源极线(CSL)，所述共用源极线导电地耦接至接地，同时所述存储器单元串被导通。

11.一种存储器装置，包括：

位线，其中所述至少两个区块中的各一个包括耦接至所述位线的存储器单元的存储器单元串；

共用源极线(CSL)，导电地耦接至所述至少两个区块中的耦接至所述位线的存储器单元串；以及

电路系统，耦接至所述位线及所述CSL且经配置为：

断开所述存储器单元串且使与所述位线相关联的电容器放电至第一电压电平，

将所述CSL导电地连接至供应电压，使得所述CSL经充电至处于高于所述第一电压电平的第二电压电平，

导通所述存储器单元串以将所述CSL导电地连接至所述位线，以对所述电容器进行充电，以及

通过侦测经充电电容器的电压电平来感测所述存储器单元串中的存储器单元的电压阈值电平，其中所述存储器单元串被导通且所述CSL处于所述第二电压电平。

12.根据权利要求11所述的存储器装置，其中所述电路系统经配置为通过将所述电容器导电地连接至耦接至至少一个锁存电路的感测电容器来侦测所述经充电电容器的所述电压电平。

13.根据权利要求12所述的存储器装置，其中在所述电容器导电地连接至所述感测电容器之前，所述感测电容器经配置为经预充电至第三电压电平，所述第三电压电平高于所述第一电压电平，以及

其中所述感测电容器经配置为：

若所述存储器单元串中的至少一个中的存储器单元的电压阈值电平处于较低电平，则保持在所述第三电压电平下，以及

若所述存储器单元串中的所述存储器单元的所述电压阈值电平处于较高电平，则降低至第四电压电平，所述第四电压电平低于所述第三电压电平。

14.根据权利要求12所述的存储器装置，其中所述电容器的电容大于所述感测电容器的电容，使得在所述电容器导电地连接至所述感测电容器之后，所述感测电容器的电压电平变为对应于所述经充电电容器的所述电压电平。

15.根据权利要求12所述的存储器装置，其中所述电路系统包括：

放电电路，具有耦接至接地的第一端及耦接至所述位线的第二端，

开关晶体管，耦接于所述位线与所述预充电电路之间，

其中通过导通所述放电电路以将所述位线导电地连接至所述接地而使所述电容器放电，

其中通过导通所述预充电电路以将所述供应电压导电地连接至所述感测电容器而对所述感测电容器进行预充电，其中所述开关晶体管被断开，以及

16.根据权利要求11所述的存储器装置，其中所述电路系统包括控制晶体管，所述控制晶体管具有耦接至所述供应电压的第一端子及耦接至所述CSL的第二端子，且所述控制晶体管经配置为被导通以将所述CSL导电地连接至所述供应电压。

17.根据权利要求11所述的存储器装置，其中所述电路系统经配置为：

响应于接收到在所述存储器单元阵列中执行多区块操作的命令，将所述CSL导电地连接至所述供应电压且导通耦接至所述位线的所述存储器单元串以将所述CSL导电地连接至所述位线以对所述电容器进行充电。

18.一种存储器装置，包括：

共用源极线(CSL)，耦接至所述至少两个区块中的耦接至所述位线的存储器单元串；以及

电路系统，耦接至所述存储器单元阵列、所述位线以及所述CSL，

其中所述电路系统经配置为通过以下中的至少一个在所述存储器单元阵列中执行多区块操作：

形成自所述位线经过所述至少两个区块的所述存储器单元串至耦接至接地的所述CSL的第一电流路径，以使与所述位线相关联的经预充电的电容器放电，或

形成自耦接至供应电压的所述CSL经过所述至少两个区块的所述存储器单元串至所述位线的第二电流路径，以对经预放电的所述电容器进行充电。

19.根据权利要求18所述的存储器装置，其中所述电路系统包括以下中的至少一个：

控制电路，具有耦接至所述供应电压的第一端及耦接至所述位线的第二端，所述控制电路经配置为在所述第一电流路径形成之前对所述电容器进行预充电，或

放电电路，具有耦接至所述接地的第一端及耦接至所述位线的第二端，所述放电电路经配置为在所述第二电流路径形成之前使所述电容器预放电。

20.根据权利要求18所述的存储器装置，其中所述电路系统经配置为：

通过将所述电容器导电地连接至耦接至至少一个锁存电路的感测电容器来感测所述至少两个区块的所述存储器单元串中的存储器单元的电压阈值电平。

21.根据权利要求20所述的存储器装置，其中所述电路系统还包括：

预充电电路，具有耦接至所述供应电压的第一端及耦接至所述感测电容器的第二端，所述预充电电路经配置为在将所述电容器导电地连接至所述感测电容器之前对所述感测电容器进行预充电，以及

开关晶体管，耦接于所述位线与所述预充电电路之间，且经配置为被导通以将所述电容器导电地连接至所述感测电容器。