CN117894835B - 一种氮化镓半导体器件以及制备方法 - Google Patents
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Abstract
本发明公开了一种氮化镓半导体器件以及制备方法。该氮化镓半导体器件，包括：衬底；沟道层，沟道层位于衬底的一侧；势垒层，势垒层位于沟道层远离衬底的一侧；栅极结构，栅极结构包括掺杂的Ⅲ‑Ⅴ族半导体层和栅极；第一绝缘介质层，第一绝缘介质层覆盖栅极的侧面、栅极远离掺杂的Ⅲ‑Ⅴ族半导体层的表面以及掺杂的Ⅲ‑Ⅴ族半导体层远离势垒层的表面；应力层，应力层覆盖势垒层远离沟道层的表面以及第一绝缘介质层远离栅极的表面侧；势垒层远离沟道层的表面掺杂有电负性原子。本发明实施例提供的技术方案降低了栅极的漏电流，并且改善了沟道区处的势垒层的表面态，提高了沟道区的二维电子气的浓度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种氮化镓半导体器件以及制备方法。
背景技术
现有的氮化镓半导体器件中覆盖沟道区和栅极的保护层是同一膜层。而该保护层无法同时满足沟道区需要高浓度的二维电子气以及栅极处需要降低漏电流的需求。
发明内容
本发明提供了一种氮化镓半导体器件以及制备方法，以降低栅极的漏电流，并且改善沟道区处的势垒层的表面态，提高沟道区的二维电子气的浓度。
根据本发明的一方面，提供了一种氮化镓半导体器件，包括：衬底；沟道层，所述沟道层位于所述衬底的一侧；势垒层，所述势垒层位于所述沟道层远离所述衬底的一侧；栅极结构，所述栅极结构包括掺杂的Ⅲ-Ⅴ族半导体层和栅极，所述掺杂的Ⅲ-Ⅴ族半导体层位于所述势垒层远离所述沟道层的表面，所述栅极位于所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面，所述栅极在所述衬底的正投影覆盖部分所述掺杂的Ⅲ-Ⅴ族半导体层在所述衬底的正投影；第一绝缘介质层，所述第一绝缘介质层覆盖所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面；源极，所述源极位于所述势垒层远离所述沟道层的表面；漏极，所述漏极位于所述势垒层远离所述沟道层的表面；应力层，所述应力层覆盖所述势垒层远离所述沟道层的表面以及所述第一绝缘介质层远离所述栅极的表面侧；所述势垒层远离所述沟道层的表面掺杂有电负性原子，其中，掺杂有电负性原子的势垒层在所述衬底的正投影与所述栅极在所述衬底的正投影无交叠，所述电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性。
可选地，所述势垒层远离所述沟道层的表面掺杂有氧原子、氮原子、氟原子以及硫原子中的至少一种。
可选地，还包括第二绝缘介质层，所述第二绝缘介质层至少覆盖所述掺杂的Ⅲ-Ⅴ族半导体层的侧面。
可选地，所述第一绝缘介质层包括氧化硅和/或氮化硅。
可选地，所述应力层包括氮化铝和/或氧化铝。
根据本发明的另一方面，提供了一种氮化镓半导体器件的制备方法，包括：提供衬底；在所述衬底的一侧形成沟道层；在所述沟道层远离所述衬底的一侧形成势垒层；在所述势垒层远离所述沟道层的表面形成掺杂的Ⅲ-Ⅴ族半导体层；在所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成栅极，其中，所述栅极位于所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面，所述栅极在所述衬底的正投影覆盖部分所述掺杂的Ⅲ-Ⅴ族半导体层在所述衬底的正投影，所述掺杂的Ⅲ-Ⅴ族半导体层和所述栅极构成栅极结构；在所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成第一绝缘介质层；以所述第一绝缘介质层为掩膜版，对所述掺杂的Ⅲ-Ⅴ族半导体层进行图形化，以使得所述掺杂的Ⅲ-Ⅴ族半导体层和所述栅极构成栅极结构；在所述势垒层远离所述沟道层的表面掺杂电负性原子，其中，掺杂有电负性原子的势垒层在所述衬底的正投影与所述栅极在所述衬底的正投影无交叠，所述电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性；在所述势垒层远离所述沟道层的表面形成源极和漏极；在所述势垒层远离所述沟道层的表面以及所述第一绝缘介质层远离所述栅极的表面侧形成应力层。
可选地，在所述势垒层远离所述沟道层的表面掺杂电负性原子包括：
通过等离子体表面处理工艺在所述势垒层远离所述沟道层的表面掺杂氧原子、氮原子、氟原子以及硫原子中的至少一种。
可选地，在所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成第一绝缘介质层之后还包括：至少在所述掺杂的Ⅲ-Ⅴ族半导体层的侧面形成第二绝缘介质层。
可选地，在所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成第一绝缘介质层包括：在所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成氧化硅和/或氮化硅。
可选地，在所述势垒层远离所述沟道层的表面以及所述第一绝缘介质层远离所述栅极的表面侧形成应力层包括：在所述势垒层远离所述沟道层的表面以及所述第一绝缘介质层远离所述栅极的表面侧形成氮化铝和/或氧化铝。
本发明实施例提供的技术方案，第一绝缘介质层覆盖栅极的侧面、栅极远离掺杂的Ⅲ-Ⅴ族半导体层的表面以及掺杂的Ⅲ-Ⅴ族半导体层远离势垒层的表面，应力层覆盖势垒层远离沟道层的表面以及第一绝缘介质层远离栅极的表面侧，覆盖栅极的侧面以及栅极远离掺杂的Ⅲ-Ⅴ族半导体层的表面的膜层是第一绝缘介质层和应力层，增加了覆盖栅极的侧面以及栅极远离掺杂的Ⅲ-Ⅴ族半导体层的表面的保护膜层层数，从而降低了栅极处的漏电流。且沟道区对应的势垒层远离沟道层的表面掺杂有电负性原子，电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性，其电负性比较强，可以改善沟道区处的势垒层的表面态，提高沟道区的二维电子气的浓度，进而提升氮化镓半导体器件的性能。同时，第一绝缘介质层位于栅极和应力层之间，在沟道区对应的势垒层远离沟道层的表面掺杂电负性原子时，第一绝缘介质层可以对栅极进行隔离保护，那么对沟道区对应的势垒层远离沟道层的表面掺杂电负性原子时，可以避免导致栅极处的漏电流有所降低。综上，本发明实施例提供的技术方案降低了栅极的漏电流，并且改善了沟道区处的势垒层的表面态，提高了沟道区的二维电子气的浓度，进而提升了氮化镓半导体器件的性能。另外，应力层可以用于增大器件的应力，修复受损界面，提高二维电子气浓度，提升器件性能。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术提供的一种氮化镓半导体器件的制备方法的流程图；
图2-图7是图1中氮化镓半导体器件的制备方法各步骤对应的结构示意图；
图8是根据本发明实施例提供的一种氮化镓半导体器件的结构示意图；
图9是根据本发明实施例提供的另一种氮化镓半导体器件的结构示意图；
图10是根据本发明实施例提供的又一种氮化镓半导体器件的结构示意图；
图11是根据本发明实施例提供的一种氮化镓半导体器件的制备方法的流程图；
图12-图17是图11中各步骤对应的结构示意图；
图18是根据本发明实施例提供的另一种氮化镓半导体器件的制备方法的流程图；
图19-图21是图18中各步骤对应的一种结构示意图；
图22-图24是图18中各步骤对应的另一种结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进型清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或器的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或器，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或器。
正如上述背景技术中所述，现有的氮化镓半导体器件无法同时满足沟道区需要高浓度的二维电子气以及栅极处需要降低漏电流的需求。如图1以及图2-图7所示，图1是现有技术提供的一种氮化镓半导体器件的制备方法的流程图，图2-图7是图1中氮化镓半导体器件的制备方法各步骤对应的结构示意图，发明人经过仔细研究发现，现有技术的氮化镓半导体器件的制备方法包括：S100、提供衬底，在衬底的一侧形成沟道层、势垒层、掺杂的Ⅲ-Ⅴ族半导体层和栅极。S110、形成掩膜层，掩膜层覆盖栅极、掺杂的Ⅲ-Ⅴ族半导体层和势垒层。S120、图形化掩膜层。S130、以掩膜层位掩膜版，对掺杂的Ⅲ-Ⅴ族半导体层进行图形化，使得栅极覆盖部分掺杂的Ⅲ-Ⅴ族半导体层。S140、在势垒层远离沟道层的表面形成源极和漏极。S150、形成钝化层，钝化层覆盖栅极、掺杂的Ⅲ-Ⅴ族半导体层、势垒层、栅极的侧面以及掺杂的Ⅲ-Ⅴ族半导体层的侧面。其中，图2-图7中的附图标记说明如下：100-衬底、101-沟道层、102-势垒层、103-掺杂的Ⅲ-Ⅴ族半导体层、104-栅极、105-掩膜层、106-源极、107-漏极、108-钝化层。
如图7所示，现有的氮化镓半导体器件中覆盖沟道区（栅极104和源极106之间的区域以及栅极104和漏极107之间的区域）和栅极104的保护层是同一膜层，即钝化层108。如果需要降低栅极处的漏电流，需要将钝化层108的厚度设置的越厚越好；如果需要提高沟道区的二维电子气浓度，不需要将钝化层108设置的很厚。因此，而该钝化层108作为覆盖沟道区和栅极104的保护层，无法同时满足沟道区需要高浓度的二维电子气以及栅极104处需要降低漏电流的需求。
针对上述技术问题，本发明实施例提供了如下技术方案：
如图8所示，图8是根据本发明实施例提供的一种氮化镓半导体器件的结构示意图，该氮化镓半导体器件包括：衬底200；沟道层201，沟道层201位于衬底200的一侧；势垒层202，势垒层202位于沟道层201远离衬底200的一侧；栅极结构，栅极结构包括掺杂的Ⅲ-Ⅴ族半导体层203和栅极204，掺杂的Ⅲ-Ⅴ族半导体层203位于势垒层202远离沟道层201的表面，栅极204位于掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面，栅极204在衬底200的正投影覆盖部分掺杂的Ⅲ-Ⅴ族半导体层203在衬底200的正投影；第一绝缘介质层205，第一绝缘介质层205覆盖栅极204的侧面、栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面以及掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面；源极206，源极206位于势垒层202远离沟道层201的表面；漏极207，漏极207位于势垒层202远离沟道层201的表面；应力层208，应力层208覆盖势垒层202远离沟道层201的表面以及第一绝缘介质层205远离栅极204的表面侧；势垒层202远离沟道层201的表面掺杂有电负性原子，其中，掺杂有电负性原子的势垒层202在衬底200的正投影与栅极204在衬底200的正投影无交叠。电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性。
在本实施例中，在沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，第一绝缘介质层205可以对栅极204进行隔离保护，第一绝缘介质层205可以选取介电常数比较大的材料。
本发明实施例提供的技术方案，第一绝缘介质层205覆盖栅极204的侧面、栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面以及掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面，应力层208覆盖势垒层202远离沟道层201的表面以及第一绝缘介质层205远离栅极204的表面侧，覆盖栅极204的侧面以及栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面的膜层依次是第一绝缘介质层205和应力层208，增加了覆盖栅极204的侧面以及栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面的保护膜层层数，从而降低了栅极204处的漏电流。且沟道区对应的势垒层202远离沟道层201的表面掺杂有电负性原子，电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性，其电负性比较强，可以改善沟道区处的势垒层202的表面态，提高沟道区的二维电子气的浓度，进而提升氮化镓半导体器件的性能。同时，第一绝缘介质层205位于栅极204和应力层208之间，在沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，第一绝缘介质层205可以对栅极204进行隔离保护，那么对沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，可以避免导致栅极204处的漏电流有所降低。综上，本发明实施例提供的技术方案降低了栅极204的漏电流，并且改善了沟道区处的势垒层202的表面态，提高了沟道区的二维电子气的浓度，进而提升了氮化镓半导体器件的性能。另外，应力层208可以用于增大器件的应力，修复受损界面，提高二维电子气浓度，提升器件性能。
可选地，在上述技术方案的基础上，势垒层202远离沟道层201的表面掺杂有氧原子、氮原子、氟原子以及硫原子中的至少一种，氧原子、氮原子、氟原子以及硫原子中的至少一种可以改善沟道区处的势垒层202的表面态，提高沟道区的二维电子气的浓度，进而提升氮化镓半导体器件的性能。需要说明的是，此处通过等离子体表面处理工艺在势垒层202远离沟道层201的表面掺杂电负性原子，对势垒层202远离沟道层201的表面进行改性处理，势垒层202内部的电负性原子的浓度可以忽略不计。
可选地，在上述技术方案的基础上，如图9和图10所示，图9是根据本发明实施例提供的另一种氮化镓半导体器件的结构示意图，图10是根据本发明实施例提供的又一种氮化镓半导体器件的结构示意图，该氮化镓半导体器件还包括第二绝缘介质层209，第二绝缘介质层209至少覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面。
具体的，第二绝缘介质层209至少覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面，增加了覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面的保护膜层层数，从而进一步降低了栅极204处的漏电流。同时，第二绝缘介质层209以及第一绝缘介质层205均位于栅极204和应力层208之间，在沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，第一绝缘介质层205和第二绝缘介质层209可以对栅极结构进行隔离保护，那么对沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，可以进一步避免导致栅极204处的漏电流有所降低。如图9所示，第二绝缘介质层209覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面。如图10所示，第二绝缘介质层209覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面以及第一绝缘介质层205，进一步增加覆盖整个栅极结构的保护膜层层数，从而进一步降低了栅极204处的漏电流。
可选地，在上述技术方案的基础上，第一绝缘介质层205包括氧化硅和/或氮化硅。
具体的，氧化硅和/或氮化硅作为第一绝缘介质层205可以对栅极204进行隔离保护，介电常数比较大，用于降低栅极204的漏电流。
可选地，第二绝缘介质层209包括氧化硅和/或氮化硅，介电常数比较大，以进一步对栅极结构进行隔离保护，用于降低栅极204的漏电流。
可选地，在上述技术方案的基础上，应力层208包括氮化铝和/或氧化铝。
具体的，氮化铝和/或氧化铝是很好的应力增强材料和绝缘材料，同时可以修复受损界面，提高二维电子气浓度，降低栅极漏电，提高器件性能。具体的，氮化铝作为应力层208一方面和第一绝缘介质层205配合起来用于保护栅极结构，以降低漏电流；氮化铝作为应力层208另一方面可以用于改善沟道区对应的势垒层202的表面态，用于提高沟道区的二维电子气的浓度，进而提升氮化镓半导体器件的性能。当该氮化镓半导体器件还包括第二绝缘介质层209时，氮化铝作为应力层208和第一绝缘介质层205以及第二绝缘介质层209配合起来用于保护栅极结构，以降低漏电流。且氮化铝和/或氧化铝是良好的应力增强的材料，可以提高二维电子气浓度。
本发明实施例还提供了一种氮化镓半导体器件的制备方法。如图11所示，图11是根据本发明实施例提供的一种氮化镓半导体器件的制备方法的流程图，该氮化镓半导体器件的制备方法包括：
S200、提供衬底。
如图12所示，衬底200可以是硅衬底。
S210、在衬底的一侧形成沟道层。
如图12所示，通过外延工艺在衬底200的一侧形成沟道层201。沟道层201包括GaN、AlGaN和InGaN的一种或几种，优选为GaN。
S220、在沟道层远离衬底的一侧形成势垒层。
如图12所示，通过外延工艺在沟道层201远离衬底200的一侧形成势垒层202。势垒层202可以为AlGaN。沟道层201和势垒层202构成的异质结的界面处可以提供高浓度的二维电子气，用于提升氮化镓半导体器件的性能。
S230、在势垒层远离沟道层的表面形成掺杂的Ⅲ-Ⅴ族半导体层。
如图12所示，在势垒层202远离沟道层201的表面形成掺杂的Ⅲ-Ⅴ族半导体层203。掺杂的Ⅲ-Ⅴ族半导体层203用于耗尽其下势垒层202表面的二维电子气，可以在低电压下关断氮化镓半导体器件。掺杂的Ⅲ-Ⅴ族半导体层203括p型掺杂的AlN或者GaN，优选为p型掺杂的GaN。
S240、在掺杂的Ⅲ-Ⅴ族半导体层远离势垒层的表面形成栅极。
如图12所示，在掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面形成栅极204，其中，栅极204位于掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面，栅极204在衬底200的正投影覆盖部分掺杂的Ⅲ-Ⅴ族半导体层203在衬底200的正投影。
S250、在栅极的侧面、栅极远离掺杂的Ⅲ-Ⅴ族半导体层的表面以及掺杂的Ⅲ-Ⅴ族半导体层远离势垒层的表面形成第一绝缘介质层。
如图13所示，形成第一绝缘介质层205。然后如图14所示，通过图形化工艺在栅极204的侧面、栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面以及掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面形成第一绝缘介质层205。
第一绝缘介质层205覆盖栅极204的侧面、栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面以及掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面，从而降低了栅极204处的漏电流。
S260、以第一绝缘介质层为掩膜版，对掺杂的Ⅲ-Ⅴ族半导体层进行图形化，以使得掺杂的Ⅲ-Ⅴ族半导体层和栅极构成栅极结构。
如图15所示，以第一绝缘介质层205为掩膜版，对掺杂的Ⅲ-Ⅴ族半导体层203进行图形化，露出沟道区、源极以及漏极所在区域对应的势垒层202，以使得掺杂的Ⅲ-Ⅴ族半导体层203和栅极204构成栅极结构。在此过程中，第一绝缘介质层205可以避免对掺杂的Ⅲ-Ⅴ族半导体层203进行图形化过程中，对于栅极204的损伤，从而进一步降低了栅极204处的漏电流。
S270、在势垒层远离沟道层的表面掺杂电负性原子。
如图16所示，在势垒层202远离沟道层201的表面掺杂电负性原子，其中，掺杂有电负性原子的势垒层202在衬底200的正投影与栅极204在衬底200的正投影无交叠。电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性。具体的，沟道区对应的势垒层202远离沟道层201的表面掺杂有电负性原子，可以改善沟道区处的势垒层202的表面态，提高沟道区的二维电子气的浓度，进而提升氮化镓半导体器件的性能。同时，第一绝缘介质层205位于栅极204和应力层208之间，在沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，第一绝缘介质层205可以对栅极204进行隔离保护，那么对沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，可以避免导致栅极204处的漏电流有所降低。
S280、在势垒层远离沟道层的表面形成源极和漏极。
如图17所示，在势垒层202远离沟道层201的表面形成源极206；在势垒层202远离沟道层201的表面形成漏极207。
S290、在势垒层远离沟道层的表面以及第一绝缘介质层远离栅极的表面侧形成应力层。
如图8所示，在势垒层202远离沟道层201的表面以及第一绝缘介质层远离栅极的表面侧形成应力层208。应力层208覆盖势垒层202远离沟道层201的表面以及第一绝缘介质层远离栅极204的表面侧，覆盖栅极204的侧面以及栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面的膜层依次是第一绝缘介质层205和应力层208，增加了覆盖栅极204的侧面以及栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面的保护膜层层数，从而降低了栅极204处的漏电流。另外，应力层208可以用于增大器件的应力，修复受损界面，提高二维电子气浓度，提升器件性能。
本发明实施例提供的技术方案，第一绝缘介质层205覆盖栅极204的侧面、栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面以及掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面，应力层208覆盖势垒层202远离沟道层201的表面以及第一绝缘介质层远离栅极204的表面侧，覆盖栅极204的侧面以及栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面的膜层是第一绝缘介质层205和应力层208，增加了覆盖栅极204的侧面以及栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面的保护膜层层数，从而降低了栅极204处的漏电流。且沟道区对应的势垒层202远离沟道层201的表面掺杂有电负性原子，电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性，其电负性比较强，可以改善沟道区处的势垒层202的表面态，提高沟道区的二维电子气的浓度，进而提升氮化镓半导体器件的性能。同时，第一绝缘介质层205位于栅极204和应力层208之间，在沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，第一绝缘介质层205可以对栅极204进行隔离保护，那么对沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，可以避免导致栅极204处的漏电流有所降低。综上，本发明实施例提供的技术方案降低了栅极204的漏电流，并且改善了沟道区处的势垒层202的表面态，提高了沟道区的二维电子气的浓度，进而提升了氮化镓半导体器件的性能。另外，应力层208可以用于增大器件的应力，修复受损界面，提高二维电子气浓度，提升器件性能。
可选地，在上述技术方案的基础上，S260在势垒层远离沟道层的表面掺杂电负性原子包括：
通过等离子体表面处理工艺在势垒层远离沟道层的表面掺杂氧原子、氮原子、氟原子以及硫原子中的至少一种。
如图16所示，在势垒层202远离沟道层201的表面掺杂氧原子、氮原子、氟原子以及硫原子中的至少一种，氧原子、氮原子、氟原子以及硫原子中的至少一种可以改善沟道区处的势垒层202的表面态，提高沟道区的二维电子气的浓度，进而提升氮化镓半导体器件的性能。需要说明的是，此处通过等离子体表面处理工艺在势垒层202远离沟道层201的表面掺杂电负性原子，对势垒层202远离沟道层201的表面进行改性处理，势垒层202内部的电负性原子的浓度可以忽略不计。
可选地，在上述技术方案的基础上，如图18所示，图18是根据本发明实施例提供的另一种氮化镓半导体器件的制备方法的流程图，S260以第一绝缘介质层为掩膜版，对掺杂的Ⅲ-Ⅴ族半导体层进行图形化，以使得掺杂的Ⅲ-Ⅴ族半导体层和栅极构成栅极结构之后还包括：
S2601、至少在掺杂的Ⅲ-Ⅴ族半导体层的侧面形成第二绝缘介质层。
如图19所示，以第一绝缘介质层205为掩膜版，对掺杂的Ⅲ-Ⅴ族半导体层203进行图形化，露出沟道区、源极以及漏极所在区域对应的势垒层202。然后在掺杂的Ⅲ-Ⅴ族半导体层203的侧面形成第二绝缘介质层209。如图20所示，在沟道区对应的势垒层202远离沟道层201的表面掺杂有电负性原子。如图21所示，在势垒层202远离沟道层201的表面形成源极206和漏极207。如图9所示，图9对应图18中S2901，在势垒层202远离沟道层201的表面以及第一绝缘介质层205远离栅极204的表面侧形成应力层208，且应力层208还覆盖第二绝缘介质层209。
或者，如图22所示，以第一绝缘介质层205为掩膜版，对掺杂的Ⅲ-Ⅴ族半导体层203进行图形化，露出沟道区、源极以及漏极所在区域对应的势垒层202。然后在掺杂的Ⅲ-Ⅴ族半导体层203的侧面以及第一绝缘介质层205远离栅极204的表面形成第二绝缘介质层209。如图23所示，在沟道区对应的势垒层202远离沟道层201的表面掺杂有电负性原子。如图24所示，在势垒层202远离沟道层201的表面形成源极206和漏极207。如图10所示，图10对应图18中S2901，在势垒层202远离沟道层201的表面以及第一绝缘介质层205远离栅极204的表面侧形成应力层208。具体的，在图10中在势垒层202远离沟道层201的表面以及第二绝缘介质层209远离栅极204的表面侧形成应力层208，且应力层208还覆盖第二绝缘介质层209。
具体的，第二绝缘介质层209至少覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面，增加了覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面的保护膜层层数，从而进一步降低了栅极204处的漏电流。同时，第二绝缘介质层209位于栅极204和应力层208之间，在沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，第二绝缘介质层209可以对掺杂的Ⅲ-Ⅴ族半导体层203进行隔离保护，那么对沟道区对应的势垒层202远离沟道层201的表面掺杂电负性原子时，可以进一步避免导致栅极204处的漏电流有所降低。如图9所示，第二绝缘介质层209覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面。如图10所示，第二绝缘介质层209覆盖掺杂的Ⅲ-Ⅴ族半导体层203的侧面以及第一绝缘介质层205，进一步增加覆盖整个栅极结构的保护膜层层数，从而进一步降低了栅极204处的漏电流。
可选地，在上述技术方案的基础上，S250在栅极的侧面、栅极远离掺杂的Ⅲ-Ⅴ族半导体层的表面以及掺杂的Ⅲ-Ⅴ族半导体层远离势垒层的表面形成第一绝缘介质层包括：
在栅极的侧面、栅极远离掺杂的Ⅲ-Ⅴ族半导体层的表面以及掺杂的Ⅲ-Ⅴ族半导体层远离势垒层的表面形成氧化硅和/或氮化硅。
如图15所示，在栅极204的侧面、栅极204远离掺杂的Ⅲ-Ⅴ族半导体层203的表面以及掺杂的Ⅲ-Ⅴ族半导体层203远离势垒层202的表面形成氧化硅和/或氮化硅。
具体的，氧化硅和/或氮化硅作为第一绝缘介质层205可以对栅极204进行隔离保护，介电常数比较大，用于降低栅极204的漏电流。
可选地，如图22所示，以第一绝缘介质层205为掩膜版，对掺杂的Ⅲ-Ⅴ族半导体层203进行图形化，露出沟道区、源极以及漏极所在区域对应的势垒层202。然后在掺杂的Ⅲ-Ⅴ族半导体层203的侧面以及第一绝缘介质层205远离栅极204的表面形成第二绝缘介质层209。第二绝缘介质层209包括氧化硅和/或氮化硅，介电常数比较大，以进一步对栅极结构进行隔离保护，用于降低栅极204的漏电流。
可选地，在上述技术方案的基础上，S290在势垒层远离沟道层的表面以及第一绝缘介质层远离栅极的表面侧形成应力层包括：
在势垒层远离沟道层的表面以及第一绝缘介质层远离栅极的表面侧形成氮化铝和/或氧化铝。
如图8、图9以及图10所示，在势垒层202远离沟道层201的表面以及第一绝缘介质层205远离栅极204的表面侧形成氮化铝。
具体的，氮化铝和/或氧化铝是很好的应力增强材料和绝缘材料，同时可以修复受损界面，降低栅极漏电，提高器件性能。具体的，氮化铝作为应力层208一方面和第一绝缘介质层205配合起来用于保护栅极结构，以降低漏电流；氮化铝作为应力层208另一方面可以用于改善沟道区对应的势垒层202的表面态，用于提高沟道区的二维电子气的浓度，进而提升氮化镓半导体器件的性能。当该氮化镓半导体器件还包括第二绝缘介质层209时，氮化铝作为应力层208和第一绝缘介质层205以及第二绝缘介质层209配合起来用于保护栅极结构，以降低漏电流。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (10)
1.一种氮化镓半导体器件，其特征在于，包括：
衬底；
沟道层，所述沟道层位于所述衬底的一侧；
势垒层，所述势垒层位于所述沟道层远离所述衬底的一侧；
栅极结构，所述栅极结构包括掺杂的Ⅲ-Ⅴ族半导体层和栅极，所述掺杂的Ⅲ-Ⅴ族半导体层位于所述势垒层远离所述沟道层的表面，所述栅极位于所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面，所述栅极在所述衬底的正投影覆盖部分所述掺杂的Ⅲ-Ⅴ族半导体层在所述衬底的正投影；
第一绝缘介质层，所述第一绝缘介质层覆盖所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面；
源极，所述源极位于所述势垒层远离所述沟道层的表面；
漏极，所述漏极位于所述势垒层远离所述沟道层的表面；
应力层，所述应力层覆盖所述势垒层远离所述沟道层的表面以及所述第一绝缘介质层远离所述栅极的表面侧；
所述势垒层远离所述沟道层的表面掺杂有电负性原子，其中，掺杂有电负性原子的势垒层在所述衬底的正投影与所述栅极在所述衬底的正投影无交叠，所述电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性。
2.根据权利要求1所述的氮化镓半导体器件，其特征在于，所述势垒层远离所述沟道层的表面掺杂有氧原子、氮原子、氟原子以及硫原子中的至少一种。
3.根据权利要求1所述的氮化镓半导体器件，其特征在于，还包括第二绝缘介质层，所述第二绝缘介质层至少覆盖所述掺杂的Ⅲ-Ⅴ族半导体层的侧面。
4.根据权利要求1所述的氮化镓半导体器件，其特征在于，所述第一绝缘介质层包括氧化硅和/或氮化硅。
5.根据权利要求1所述的氮化镓半导体器件，其特征在于，所述应力层包括氮化铝和/或氧化铝。
6.一种氮化镓半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底的一侧形成沟道层；
在所述沟道层远离所述衬底的一侧形成势垒层；
在所述势垒层远离所述沟道层的表面形成掺杂的Ⅲ-Ⅴ族半导体层；
在所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成栅极，其中，所述栅极位于所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面，所述栅极在所述衬底的正投影覆盖部分所述掺杂的Ⅲ-Ⅴ族半导体层在所述衬底的正投影；
在所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成第一绝缘介质层；
以所述第一绝缘介质层为掩膜版，对所述掺杂的Ⅲ-Ⅴ族半导体层进行图形化，以使得所述掺杂的Ⅲ-Ⅴ族半导体层和所述栅极构成栅极结构；
在所述势垒层远离所述沟道层的表面掺杂电负性原子，其中，掺杂有电负性原子的势垒层在所述衬底的正投影与所述栅极在所述衬底的正投影无交叠，所述电负性原子的电负性大于或等于硫原子的电负性，且小于或等于氟原子的电负性；
在所述势垒层远离所述沟道层的表面形成源极和漏极；
在所述势垒层远离所述沟道层的表面以及所述第一绝缘介质层远离所述栅极的表面侧形成应力层。
7.根据权利要求6所述的氮化镓半导体器件的制备方法，其特征在于，在所述势垒层远离所述沟道层的表面掺杂电负性原子包括：
通过等离子体表面处理工艺在所述势垒层远离所述沟道层的表面掺杂氧原子、氮原子、氟原子以及硫原子中的至少一种。
8.根据权利要求6所述的氮化镓半导体器件的制备方法，其特征在于，以所述第一绝缘介质层为掩膜版，对所述掺杂的Ⅲ-Ⅴ族半导体层进行图形化，以使得所述掺杂的Ⅲ-Ⅴ族半导体层和所述栅极构成栅极结构之后还包括：
至少在所述掺杂的Ⅲ-Ⅴ族半导体层的侧面形成第二绝缘介质层。
9.根据权利要求6所述的氮化镓半导体器件的制备方法，其特征在于，在所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成第一绝缘介质层包括：
在所述栅极的侧面、所述栅极远离所述掺杂的Ⅲ-Ⅴ族半导体层的表面以及所述掺杂的Ⅲ-Ⅴ族半导体层远离所述势垒层的表面形成氧化硅和/或氮化硅。
10.根据权利要求6所述的氮化镓半导体器件的制备方法，其特征在于，在所述势垒层远离所述沟道层的表面以及所述第一绝缘介质层远离所述栅极的表面侧形成应力层包括：
在所述势垒层远离所述沟道层的表面以及所述第一绝缘介质层远离所述栅极的表面侧形成氮化铝和/或氧化铝。
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