CN117355205A - 约瑟夫森结制备方法及系统 - Google Patents

Abstract

本申请关于一种约瑟夫森结制备方法及系统，涉及微纳加工技术领域。该方法包括：通过纳米压印的方式在基板上制备电路结构；电路结构包括第一引线、第二引线、以及外围电路；在基板上制备基于光刻胶的底切结构；底切结构为条形结构，第一区域和第二区域具有上层光刻胶且下层镂空；第二区域为底切结构的开孔区域；在第二引线上未被光刻胶覆盖的表面制备氧化层；按照从第一区域到第二区域的方向倾斜蒸镀第一超导层，获得约瑟夫森结；按照从第二区域到第一区域的方向倾斜蒸镀第二超导层。本方案可以避免引入寄生结，从而提高量子比特组件的退相干性，进而提高量子计算器件的性能。

Description

约瑟夫森结制备方法及系统

技术领域

本申请涉及微纳加工技术领域，特别涉及一种约瑟夫森结制备方法及系统。

背景技术

约瑟夫森结是目前常用的量子比特结构，其可以通过特殊设计的光刻胶结构进行制备。

在相关技术中，可以利用电子束曝光的方法在基底表面的双层电子束光刻胶上做出含有底切的多兰桥光刻胶结构图形，然后采用先倾斜镀超导金属膜，然后氧化形成绝缘层，再垂直蒸镀超导金属膜的双倾角蒸镀方法制备出约瑟夫森结。

然后，上述制备约瑟夫森结的方案中，会在制备完成的量子比特组件中引入多余的约瑟夫森结(也称为寄生结)，从而影响量子比特组件的相干性。

发明内容

本申请实施例提供了一种约瑟夫森结制备方法及系统，可以避免引入寄生结，提高量子比特组件的退相干性，该技术方案如下。

一方面，提供了一种约瑟夫森结制备方法，所述方法包括：

通过纳米压印的方式在基板上制备电路结构；所述电路结构包括第一引线、第二引线、以及分别与所述第一引线和所述第二引线相连的外围电路；所述第一引线、所述第二引线以及所述外围电路为一体结构；所述第一引线的延长线与所述第二引线相交；

在所述基板上制备基于光刻胶的底切结构；所述底切结构为条形结构，且所述底切结构包括首尾相接的第一区域、第二区域以及第三区域；所述第一区域和所述第二区域具有上层光刻胶且下层镂空；所述第二区域为所述底切结构的开孔区域；所述第一区域覆盖所述第一引线的端部；所述第二区域覆盖所述第二引线的一部分；所述第三区域位于所述第一区域和所述第二区域之间；

在所述第二引线上未被光刻胶覆盖的表面制备氧化层；

按照从所述第一区域到所述第二区域的方向倾斜蒸镀第一超导层，获得约瑟夫森结；所述第一超导层覆盖所述第二引线上未被光刻胶覆盖的区域以及所述第二引线与所述第一引线之间的部分基板；

按照从所述第二区域到所述第一区域的方向倾斜蒸镀第二超导层；所述第二超导层覆盖所述第一引线上未被光刻胶覆盖的区域、所述第二引线与所述第一引线之间的部分基板、以及所述第一超导层的一部分。

又一方面，提供了一种约瑟夫森结制备系统，所述系统包括：纳米压印子系统、光刻子系统、氧化子系统、以及蒸镀子系统；

所述纳米压印子系统，用于通过纳米压印的方式在基板上制备电路结构；所述电路结构包括第一引线、第二引线、以及分别与所述第一引线和所述第二引线相连的外围电路；所述第一引线、所述第二引线以及所述外围电路为一体结构；所述第一引线的延长线与所述第二引线相交；

所述光刻子系统，用于在所述基板上制备基于光刻胶的底切结构；所述底切结构为条形结构，且所述底切结构包括首尾相接的第一区域、第二区域以及第三区域；所述第一区域和所述第二区域具有上层光刻胶且下层镂空；所述第二区域为所述底切结构的开孔区域；所述第一区域覆盖所述第一引线的端部；所述第二区域覆盖所述第二引线的一部分；所述第三区域位于所述第一区域和所述第二区域之间；

所述氧化子系统，用于在所述第二引线上未被光刻胶覆盖的表面制备氧化层；

所述蒸镀子系统，用于按照从所述第一区域到所述第二区域的方向倾斜蒸镀第一超导层，获得约瑟夫森结；所述第一超导层覆盖所述第二引线上未被光刻胶覆盖的区域以及所述第二引线与所述第一引线之间的部分基板；

所述蒸镀子系统，还用于按照从所述第二区域到所述第一区域的方向倾斜蒸镀第二超导层；所述第二超导层覆盖所述第一引线上未被光刻胶覆盖的区域、所述第二引线与所述第一引线之间的部分基板、以及所述第一超导层的一部分。

在一种可能的实现方式中，所述底切结构还包括第四区域；所述第四区域为所述底切结构的开孔区域；所述第二区域位于所述第三区域和所述第四区域之间。

在一种可能的实现方式中，所述第二区域的长度大于所述第一区域的长度，且所述第二引线中被所述第二区域覆盖的部分，位于所述第二区域中靠近所述第三区域的一侧。

在一种可能的实现方式中，所述氧化子系统，用于将所述基板放置到纯氧环境的氧化腔内进行氧化；

所述约瑟夫森结制备系统还包括：刻蚀子系统，用于按照从所述第二区域到所述第一区域的方向倾斜进行离子刻蚀，以去除所述第一引线上未被光刻胶覆盖的表面的氧化层。

在一种可能的实现方式中，所述按照从所述第二区域到所述第一区域的方向倾斜进行离子刻蚀的时长为2分钟，刻蚀功率为200瓦。

在一种可能的实现方式中，所述氧化腔内压力为4托尔；所述基板在所述氧化腔内的氧化时长为1000至2000秒。

在一种可能的实现方式中，所述刻蚀子系统，还用于对所述第一引线和所述第二引线上未被光刻胶覆盖的表面进行离子刻蚀。

在一种可能的实现方式中，所述刻蚀子系统，用于保持离子刻蚀的倾斜角度不变，对所述基板进行旋转。

在一种可能的实现方式中，所述第一超导层的镀膜增长速率为1纳米每秒；所述第一超导层的厚度为100纳米。

在一种可能的实现方式中，所述第一引线与所述第二引线垂直，且所述第一引线与所述底切结构平行。

在一种可能的实现方式中，所述纳米压印子系统，用于，

在所述基板上制备超导膜层；

在所述超导膜层上旋涂纳米压印胶；

通过纳米压印掩膜版在所述纳米压印胶上压印出所述电路结构的结构图案；

基于所述结构图案在所述超导膜层上进行刻蚀；

清洗所述基板上的所述纳米压印胶，获得位于所述基板上的所述电路结构。

在一种可能的实现方式中，所述超导膜层的厚度为100纳米。

在一种可能的实现方式中，所述纳米压印子系统，用于通过干法刻蚀的方式，基于所述结构图案在所述超导膜层上进行刻蚀。

在一种可能的实现方式中，所述纳米压印子系统，还用于去除所述纳米压印胶的压印槽内残留的纳米压印胶。

本申请实施例提供的技术方案带来的有益效果至少包括：

在制备量子计算器件时，首先通过纳米压印的方式制备出约瑟夫森结的外围电路，以及约瑟夫森结与该外围电路相连的引线，并且引线和外围电路是一体的，这样后续制备的约瑟夫森结不需要额外再制备约瑟夫森结补丁/约瑟夫森结绷带与外围电路相连；然后，通过底切结构分别进行两个倾斜方向的超导材料蒸镀，制备出第一超导层和第二超导层，其中，第一超导层在与第二引线相交处形成约瑟夫森结，第二超导层连接第一超导层和第一引线的端部，从而将第一引线的端部与约瑟夫森结进行超导连接。通过上述方案制备量子计算器件中的约瑟夫森结时，可以避免引入寄生结，从而提高量子比特组件的退相干性，进而提高量子计算器件的性能。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1是本申请涉及的一种约瑟夫森结的制备效果图；

图2是本申请一示例性实施例示出的约瑟夫森结制备方法的方法流程图；

图3是图2所示实施例涉及的一种底切结构的示意图；

图4是本申请一示例性实施例示出的约瑟夫森结的制备流程图；

图5是本申请一示例性实施例示出的约瑟夫森结制备方法的方法流程图；

图6是图5所示实施例涉及的电路结构以及底切结构的示意图；

图7是图5所示实施例涉及的另一种电路结构以及底切结构的示意图；

图8是图5所示实施例涉及的氧化后的结果示意图；

图9是图5所示实施例涉及的镀完铝之后的效果图；

图10是图5所示实施例涉及的氧化层去除示意图；

图11是图5所示实施例涉及的约瑟夫森结区域的示意图；

图12是本申请一示例性实施例涉及的量子计算器件制备的流程图；

图13是本申请一个实施例提供的产品应用场景的示意图；

图14是本申请一示例性实施例示出的约瑟夫森结制备系统的示意图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

量子比特(Qubit)：在量子信息学中是量子信息的计量单位。不同于经典比特只能处于0或1其中一个态，量子比特可以同时处于0和1态，即0和1的量子叠加态。

约瑟夫森结(Josephson Junction)：由超导层、绝缘层、超导层堆叠而成的一种三明治状结构，也称为超导隧道结。约瑟夫森结一般是由两块超导体夹以某种很薄的势垒层(厚度≤库珀(Cooper)电子对的相干长度)而构成的结构，例如S(Superconductor，超导体)—I(半导体或绝缘体(Insulator))—S(超导体)结构，简称SIS。在约瑟夫森结中，超导电子可以通过隧道效应而从一边穿过半导体或绝缘体薄膜到达另一边。

寄生结(parasitic junction)：在制备约瑟夫森结的过程中带来的其他约瑟夫森结。

阴影蒸发镀膜(shadow evaporation)：在蒸发镀膜时，使蒸发材料以一定的角度入射到基底(也可以称为衬底)表面，同时在入射路径中通过定义光刻胶图形来设置一定形状的遮挡物，使基底表面的某些地方被选择性蒸镀上膜层而其它地方不会被镀上膜层。

约瑟夫森结补丁(patch)：超导量子芯片中连接约瑟夫森结和外部电路的部分。

约瑟夫森结绷带(bandage)：超导量子芯片中连接约瑟夫森结补丁和外部电路的部分。

离子铣(ion milling)：用一定方向的离子束轰击材料表面，以移除材料表面的氧化层。

斜镀/正镀(oblique evaporation/straight evaporation)：蒸发材料以不平行/平行于基底法线方向蒸镀薄膜。

剥离(lift off)：光刻胶在去胶液中溶解，同时光刻胶上的金属层也被一起带离基底的过程。

退相干性(coherence time)：量子比特维持不同量子态相关联的能力。

底切结构(undercut)：光刻胶经显影后所形成的图形结构，其上开口尺寸小于下开口尺寸。

原位(in situ)：在单个真空腔室内或多个相互连接的真空腔室内进行多步工艺，而不拿到大气环境下。

量子计算机因在处理某些特定问题上的速度显著优于经典计算机而受到了广泛的关注。目前实现量子计算机的一个可能的途径是超导量子计算机。超导量子计算机依托于超导量子芯片实现逻辑门运算。超导量子芯片可以简单看成由外部电路和约瑟夫森结组成，其中约瑟夫森结是超导量子芯片最核心的元件。

一种制备约瑟夫森结的方法是阴影蒸镀法，通过原位进行离子铣、斜入射蒸镀、氧化和正入射蒸镀，形成约瑟夫森结。请参考图1，其示出了本申请涉及的一种约瑟夫森结的制备效果图。其中，图1展示两个并联的约瑟夫森结101，这两个约瑟夫森结101通过约瑟夫森结补丁102与外部电路相连。如图1所示，在通过原位进行离子铣、斜入射蒸镀、氧化和正入射蒸镀之后，会在量子比特组件中形成寄生结103，该寄生结如图1中的虚线框部分所示。

如图1所示，按照上述方案制备约瑟夫森结时，会在包含该约瑟夫森结的量子比特组件中引入大面积的寄生结，从而影响量子比特组件的退相干性，进而影响量子计算器件的性能。

为了提高结构为约瑟夫森结的量子比特组件的性能，本申请后续实施例提供一种新的约瑟夫森结制备方案。

请参考图2，其示出了本申请一示例性实施例示出的约瑟夫森结制备方法的方法流程图。如图2所示，该方法可以包括如下步骤：

步骤201，通过纳米压印的方式在基板上制备电路结构；电路结构包括第一引线、第二引线、以及分别与第一引线和第二引线相连的外围电路；第一引线、第二引线以及外围电路为一体结构；第一引线的延长线与第二引线相交。

纳米压印技术，是指通过光刻胶辅助，将模板上的微纳结构转移到待加工材料上的技术。

其中，纳米压印技术可以分为三个步骤：

第一步是模板的加工。一般使用电子束刻蚀等手段，在硅或其他衬底上加工出所需要的结构作为模板。由于电子的衍射极限远小于光子，因此可以达到远高于光刻的分辨率。

第二步是图样的转移。在待加工的材料表面涂上光刻胶，然后将模板压在其表面，采用加压的方式使图案转移到光刻胶上。

第三步是衬底的加工。用紫外光使光刻胶固化，移开模板后，露出待加工材料表面，然后使用刻蚀的方法进行加工，完成后去除全部光刻胶，最终得到高精度加工的材料。

步骤202，在基板上制备基于光刻胶的底切结构；底切结构为条形结构，且底切结构包括首尾相接的第一区域、第二区域以及第三区域；第一区域和第二区域具有上层光刻胶且下层镂空；第二区域为底切结构的开孔区域；第一区域覆盖第一引线的端部；第二区域覆盖第二引线的一部分；第三区域位于第一区域和第二区域之间。

其中，上述开孔区域是指不存在光刻胶的区域。

在本申请实施例中，基于光刻胶的底切结构为条形，且同时覆盖第一引线和第二引线，其中，第一引线和第二引线中被底切结构覆盖的部分的上方都存在光刻胶，且底切结构中，位于第一引线和第二引线之间的部分存在开孔区域。

比如，请参考图3，其示出了本申请实施例涉及的一种底切结构的示意图。图3中的(a)部分为制备了底切结构之后的基板的俯视图，图3中的(b)部分为制备了底切结构之后的基板沿着底切结构的延伸方向的剖面图。如图3所示，第一引线31和第二引线32不相交，但是第一引线31的延长线与第二引线32相交。条形的底切结构从第一引线31的端部31a开始一直延伸过第二引线32，分别包含第一区域33(下层镂空)、第三区域34(开孔)以及第二区域35(下层镂空)，并且，其中第一区域33覆盖第一引线31的端部31a，第二区域35覆盖第二引线32的一部分。

步骤203，在第二引线上未被光刻胶覆盖的表面制备氧化层。

在本申请实施例中，上述在第二引线上未被光刻胶覆盖的表面制备的氧化层，后续将作为约瑟夫森结中的绝缘层。

步骤204，按照从第一区域到第二区域的方向倾斜蒸镀第一超导层，获得约瑟夫森结；第一超导层覆盖第二引线上未被光刻胶覆盖的区域以及第二引线与第一引线之间的部分基板。

在本申请实施例中，由于上述底切结构中的第一区域和第二区域之间存在开孔，因此，当按照从第一区域到第二区域的方向倾斜蒸镀超导材料时，超导材料将通过开孔斜向蒸镀到第二引线上未被光刻胶覆盖的表面，形成第一超导层，该第一超导层除了覆盖第二引线上未被光刻胶覆盖的表面之外，还覆盖了一部分的基板。由于第二引线上未被光刻胶覆盖的表面以及预先制备了氧化层，因此，第一超导层、氧化层和第二引线中未被光刻胶覆盖的部分就形成了“超导层-绝缘层-超导层”的约瑟夫森结。

步骤205，按照从第二区域到第一区域的方向倾斜蒸镀第二超导层；第二超导层覆盖第一引线上未被光刻胶覆盖的区域、第二引线与第一引线之间的部分基板、以及第一超导层的一部分。

在一种可能的实现方式中，上述步骤204至步骤205的实现过程可以在原位环境中进行。

由于步骤204中的蒸镀方向是从第一区域到第二区域的方向倾斜方向，由于第一引线的上部是底切结构的第一区域，存在光刻胶的遮挡，因此，第一引线的端部不会被蒸镀上超导材料，也就是说，第一引线和步骤204制备的约瑟夫森结未连接，此时，按照从第二区域到第一区域的方向倾斜蒸镀，可以得到覆盖第一引线的端部的第二超导层，同时，该第二超导层从第一引线的端部延伸到第一超导层，从而使得约瑟夫森结与第一引线相连，从而将上述约瑟夫森结接入外围电路，构成量子计算器件中的一个超导量子比特。

综上所述，本申请实施例所示的方案，在制备量子计算器件时，首先通过纳米压印的方式制备出约瑟夫森结的外围电路，以及约瑟夫森结与该外围电路相连的引线，并且引线和外围电路是一体的，这样后续制备的约瑟夫森结不需要额外再制备约瑟夫森结补丁/约瑟夫森结绷带与外围电路相连；然后，通过底切结构分别进行两个倾斜方向的超导材料蒸镀，制备出第一超导层和第二超导层，其中，第一超导层在与第二引线相交处形成约瑟夫森结，第二超导层连接第一超导层和第一引线的端部，从而将第一引线的端部与约瑟夫森结进行超导连接。通过上述方案制备量子计算器件中的约瑟夫森结时，可以避免引入寄生结，从而提高量子比特组件的退相干性，进而提高量子计算器件的性能。

基于图2所示的方案，请参考图4，其示出了本申请一示例性实施例示出的约瑟夫森结的制备示意图。如图4所示，该约瑟夫森结的制备流程可以如下：

S1，通过纳米压印的方式在基底上制备电路结构。

如图4中的(a)部分所示，该电路结构包括第一引线41、第二引线42、以及分别与第一引线41和第二引线42相连的外围电路43。

其中，上述第一引线41和第二引线42并不相交，且第一引线41的延长线与第二引线42相交(也就是说，上述第一引线41和第二引线42不平行)。上述第一引线41、第二引线42以及外围电路是通过纳米压印制备的一体式结构，不存在约瑟夫森结补丁或者约瑟夫森结绷带。

S2，在基板上制备基于光刻胶的底切结构。

如图4中的(b)部分所示，底切结构为条形结构，且底切结构包括首尾相接的第一区域44、第二区域45以及第三区域46；第一区域44覆盖第一引线41的端部；第二区域45覆盖第二引线42的一部分；第三区域46位于第一区域44和第二区域45之间。

S3，在第二引线上未被光刻胶覆盖的表面制备氧化层。

如图4中的(b)部分所示，氧化层47可以是构成第二引线的超导材料与纯氧接触后氧化生成的，由于第二引线上只有第二区域覆盖的部分可以与纯氧环境接触，因此，上述氧化层47也会被限制在第二引线上未被光刻胶覆盖的表面。

S4，按照从第一区域到第二区域的方向倾斜蒸镀第一超导层。

其中，如图4中的(c)部分所示，由于第一区域44、第二区域45以及第三区域46构成的底切结构，当从第一区域到第二区域的方向倾斜蒸镀超导材料时，超导材料将会通过第三区域46处的开孔倾斜入射到第二引线处，而不会入射到第一引线处，从而尽在第二引线以及第二引线与第一引线之间的一部分基底上形成第一超导层48，其中，第二引线42、氧化层47以及第一超导层48在第二引线42处构成约瑟夫森结。

S5，按照从第二区域到第一区域的方向倾斜蒸镀第二超导层。

其中，如图4中的(d)部分所示，第二超导层49覆盖第一引线41上未被光刻胶覆盖的区域、第二引线42与第一引线41之间的部分基板、以及第一超导层48的一部分。第二超导层49将第一超导层48和第一引线41超导相连，从而将第二引线42、氧化层47以及第一超导层48在第二引线42处构成约瑟夫森结接入外围电路。

在上述图2和图4所示的方案中，在第二引线上未被光刻胶覆盖的表面制备氧化层的过程中可以先在第一引线和第二引线上未被光刻胶覆盖的表面制备氧化层，然后再将第一引线上未被光刻胶覆盖的表面的氧化层去除。

请参考图5，其示出了本申请一示例性实施例示出的约瑟夫森结制备方法的方法流程图。如图5所示，该方法可以包括如下步骤：

步骤501，通过纳米压印的方式在基板上制备电路结构。

其中，上述电路结构包括第一引线、第二引线、以及分别与第一引线和第二引线相连的外围电路；第一引线、第二引线以及外围电路为一体结构；第一引线的延长线与第二引线相交。

在一种可能的实现方式中，上述通过纳米压印的方式在基板上制备电路结构，包括：

在基板上制备超导膜层；

在超导膜层上旋涂纳米压印胶；

通过纳米压印掩膜版在纳米压印胶上压印出电路结构的结构图案；

基于结构图案在超导膜层上进行刻蚀；

清洗基板上的纳米压印胶，获得位于基板上的电路结构。

在本申请实施例中，上述超导膜层的厚度可以进行控制，以使得超导膜层满足量子计算器件的电路要求，比如，上述超导膜层的厚度可以设置在80纳米(nm)至120nm之间。

例如，在本申请实施例的一个可能的实现方案中，上述超导膜层的厚度可以为100纳米。

比如，在本申请实施例中，可以通过蒸镀机在基板上蒸镀超导材料(比如铝)，通过控制蒸镀时间和超导膜层增长速度等因素，控制超导膜层的厚度在100nm左右。

在一种可能的实现方式中，上述基于结构图案在超导膜层上进行刻蚀的过程可以包括：

通过干法刻蚀的方式，基于结构图案在超导膜层上进行刻蚀。

或者，在另一种可能的实现方式中，也可以通过湿法刻蚀的方式，基于结构图案在超导膜层上进行刻蚀。

在一种可能的实现方式中，基于结构图案在超导膜层上进行刻蚀之前，还可以去除纳米压印胶的压印槽内残留的纳米压印胶。

首先使用电子束蒸发或者分子束外延(Molecular Beam Epitaxy，MBE)设备在蓝宝石或者硅基底上生长出100nm厚度的高质量铝膜。而后在铝膜上旋涂纳米压印胶。之后使用纳米压印设备和纳米压印掩膜版在胶上压印出量子芯片的电路结构，包括读取线，谐振腔，电容等以及约瑟夫森结的底层铝。而后使用等离子体去胶设备去除纳米压印胶槽内残留的光刻胶。最后使用干法刻蚀或者湿法刻蚀在铝膜上刻蚀出图案，这里建议使用干法刻蚀，因为干法刻蚀能更精确的控制结构尺寸，并且刻蚀出的铝膜结构性质更好。刻蚀出铝膜结构后就可以清洗掉纳米压印胶，最终得到图4中(a)部分的结果。其中外围电路43代表大电路结构，线宽一般为几微米到十几微米，这部分可以使用引线的方式与芯片以外的电路相连。第一引线41和第二引线42可以代表约瑟夫森结的底层铝，线宽一般要求在200nm以下。

其中，上述外围电路可以包括读取线，谐振腔，电容等尺寸较大的微米级电路。

步骤502，在基板上制备基于光刻胶的底切结构。

其中，上述底切结构为条形结构，且底切结构包括首尾相接的第一区域、第二区域以及第三区域；第一区域和第二区域具有上层光刻胶且下层镂空；第二区域为底切结构的开孔区域；第一区域覆盖第一引线的端部；第二区域覆盖第二引线的一部分；第三区域位于第一区域和第二区域之间。

可选的，第二引线中被第二区域覆盖的部分，可以是第二引线的端部，也可以是第二引线上的其它部位。

在一种可能的实现方式中，第一引线与第二引线垂直，且第一引线与底切结构平行。其中，上述第一引线与底切结构平行，可以是指第一引线与条形的底切结构的延伸方向平行。

在本申请实施例中，为了保证约瑟夫森结的量子性能，降低制备难度，可以将第一引线和第二引线设置为相互垂直。

可选的，为了适应多样化的电路走线需求，上述第一引线和第二引线也可以设置为不垂直，相应的，第一引线与底切结构也可以不平行。

比如，请参考图6，其示出了本申请实施例涉及的一种电路结构以及底切结构的示意图。如图6所示，电路结构中的第一引线61以及第二引线62呈45度角，且两者不相交，底切结构横跨第一引线61和第二引线62，且底切结构中的第一区域63a(底部镂空)和第二区域63b(底部镂空)分别覆盖第一引线61和第二引线62的端部，且第一区域63a和第二区域63b之间存在开孔的第三区域63c。

在一种可能的实现方式中，底切结构还包括第四区域；第四区域为底切结构的开孔区域；第二区域位于第三区域和第四区域之间。

在一种可能的实现方式中，第二区域的长度大于第一区域的长度，且第二引线中被第二区域覆盖的部分，位于第二区域中靠近第三区域的一侧。

比如，请参考图7，其示出了本申请实施例涉及的另一种电路结构以及底切结构的示意图。如图7中的(a)部分所示，电路结构中的第一引线71以及第二引线72呈90度角，底切结构包含第一区域73a(底部镂空)、第二区域73b(底部镂空)、第三区域73c(开孔区域)和第四区域73d(开孔区域)；其中，第一区域73a覆盖第一引线71端部，第二区域73b覆盖第二引线72端部且继续向左侧(相对于第一区域73a的另一侧)延伸，第三区域73c位于第一区域73a和第二区域73b之间，第四区域73d位于第二区域73b的另一侧。其中，第二引线72的端部位于第二区域73b靠近第一区域73a的一侧(左侧)。

在本申请实施例中，在刻蚀完底层铝后，可以用电子束光刻胶，使用电子束曝光的方法在约瑟夫森结区域制备底切结构，该底切结构指的是上层有光刻胶，下层为空洞的结构，示意图如图7中的(a)部分所示。此步骤中可以使用甲基丙烯酸甲酯(MethylMethacrylate，MMA)和聚甲基丙烯酸甲酯(Poly Methyl Methacrylate，PMMA)双层胶的方法进行光刻，曝光剂量可以分别选为150μC/cm2和450μC/cm2，之后可以使用甲基异丁基酮(Methyl Isobutyl Ketone，MIBK)和异丙醇(Isopropyl Alcohol，IPA)的混合液进行显影，并使用IPA进行定影操作。其中，图7中的第三区域73c和第四区域73d代表光刻胶被显影掉从而将基底暴露在环境中的部分，第一区域73a、第二区域73b代表底切结构，也即是上层有光刻胶，下层为空洞的结构。第一区域73a、第二区域73b中部分区域的底切结构和约瑟夫森结底层铝(即两个引线的端部)重合。图7中的(b)部分对应的是图7中的(a)部分沿虚线处的侧视图，其中区域74代表底切结构的截止范围，也就是从这里再往右就是完整的光刻胶。

步骤503，对第一引线和第二引线上未被光刻胶覆盖的表面进行离子刻蚀。

在本申请实施例中，由于在制备上述电路结构之后，第一引线和第二引线可能会被暴露在空气中，从而导致第一引线和第二引线外露的表面与空气中的氧气发生氧化反应，从而生成自然氧化层。而自然氧化层通常是不够致密的，其绝缘性能较差，从而影响后续制备的氧化层的绝缘性能。对此，在本申请实施例中，在制备致密氧化层之前，可以先通过离子刻蚀的方式，去除第一引线和第二引线上未被光刻胶覆盖的表面的自然氧化层。

在一种可能的实现方式中，对第一引线和第二引线上未被光刻胶覆盖的表面进行离子刻蚀，包括：

保持离子刻蚀的倾斜角度不变，对基板进行旋转。

在本申请实施例中，可以通过保持离子刻蚀的倾斜角度不变，并旋转基板的方式，使得离子流能够充分进入到底切结构中，从而提高对第一引线和第二引线表面的自然氧化层的清除效果。

在本申请实施例中，在制备完底切结构后，可以使用等离子体以一定角度，(比如以图7中斜向左的方向)对第三区域73c和第四区域73d等区域进行轰击，并尽量控制较大的离子刻蚀的切斜角，同时控制基底以一定的转速水平方向旋转，使得等离子体能充分进入到第三区域73c和第四区域73d内，此旋转速度可以选为10rpm，使得等离子体均匀彻底的清除掉第一引线71和第二引线72上暴露部分的自然氧化层。

步骤504，将基板放置到纯氧环境的氧化腔内进行氧化。

本步骤可以在第二引线上未被光刻胶覆盖的表面制备氧化层。

在一种可能的实现方式中，氧化腔内压力为4托尔(Torr)；基板在氧化腔内的氧化时长为1000至2000秒。

在本申请实施例中，可以将基板原位(保持真空环境)送到氧化腔内在纯氧的环境下进行氧化，此时可以设置氧化腔内压力约为4Torr，氧化时间为1000s～2000s，得到更加致密的氧化层，并且，可以通过精确控制氧化时腔体的压强和氧化时间得到所需的约瑟夫森结的电阻。

步骤505，按照从第一区域到第二区域的方向倾斜蒸镀第一超导层，获得约瑟夫森结。

其中，第一超导层覆盖第二引线上未被光刻胶覆盖的区域以及第二引线与第一引线之间的部分基板。

在一种可能的实现方式中，第一超导层的镀膜增长速率为1纳米每秒；第一超导层的厚度为100纳米。

请参考图8，其示出了本申请实施例涉及的氧化后的结果示意图，其中暴露在氧气中的超导膜(比如铝膜)都会被氧化，其中，区域81和区域82代表在氧化腔内氧化后得到的致密的氧化铝层，这也是约瑟夫森结制备中比较关键的一步。之后，沿着图8中所示的斜向左的方向，在区域81代表的氧化铝膜层上镀一层铝膜。其中镀膜速率可以选为1nm/s，铝膜厚度可以选为100nm。

请参考图9，其示出了本申请实施例涉及的镀完铝之后的效果图。如图9所示，其中区域91所示的铝—氧化铝—铝的结构就是得到的约瑟夫森结。由于在图8所示的步骤中，镀膜方向是沿着斜向左的方向，因此除了得到约瑟夫森结之外，也会在基底上新镀上一层铝膜，如图9所示区域92的部分，并且通过精确控制镀膜角度可以使得新镀的区域92部分与区域93部分(即第一引线端部)距离比较接近，但不与区域93接触，并且可以控制区域92和区域93的距离在几百纳米量级。

步骤506，按照从第二区域到第一区域的方向倾斜进行离子刻蚀。

该步骤可以去除第一引线上未被光刻胶覆盖的表面的氧化层。

在一种可能的实现方式中，按照从第二区域到第一区域的方向倾斜进行离子刻蚀的时长为2分钟，刻蚀功率为200瓦。

如步骤504所示的氧化步骤，在氧化腔进行氧化时，会使所有暴露出来的超导膜(比如铝膜)表面都会形成氧化铝，也就是图8中的区域81和区域82表示的部分，其中区域81是为了形成约瑟夫森结，是本申请所示的方案所需要的部分，而区域82所示的区域需要和外电路相连，因此这部分区域的氧化层需要去除掉，否则会形成寄生结，影响比特性能。请参考图10，其示出了本申请实施例涉及的氧化层去除示意图。如图10中的(a)部分所示，沿着向右下方的方向将第一引线端部额外形成的氧化铝去除掉，也就是将区域1001部分的氧化层去除掉，此时等离子体轰击氧化铝的时间可以选为2min，功率可以选为200W。同时由于区域1002所示的底切结构大于区域1003所示的底切结构，因此，可以通过控制离子束的倾角，实现在去除区域1001部分的氧化铝的同时，保证等离子体不会作用到约瑟夫森结的区域。

在本申请实施例中，由于等离子体轰击区域1001时，可能产生杂质落在约瑟夫森结的结区的氧化层上，从而影响比特性能，因此，上述步骤506也可以在步骤505之后执行。

可选的，上述步骤506也可以放在步骤505之前执行，这样可以避免在通过等离子体轰击区域1001部分的氧化层时对图9中的区域92部分的新镀超导膜层产生影响。

步骤507，按照从第二区域到第一区域的方向倾斜蒸镀第二超导层。

其中，第二超导层覆盖第一引线上未被光刻胶覆盖的区域、第二引线与第一引线之间的部分基板、以及第一超导层的一部分。

在本申请实施例中，在蒸镀了第一超导层，并且去除了第一引线上的氧化层之后，可以通过如图10中的(b)部分所示的沿着斜向右下方的方向镀超导膜(铝膜)。这里镀铝膜的目的是将区域1004(第一超导层)和区域1005(第一引线的端部)连接起来，并且由于区域1002所示的底切结构大于区域1003所示的底切结构，因此，可以通过控制离子束的倾角，使得在镀铝膜的时候只会将区域1004和区域1005相连，不会将铝膜镀到约瑟夫森结区域。此时就完成了约瑟夫森结和外电路的连接。其中，第二超导层的镀膜速率可以选为1nm/s，铝膜厚度可以选为100nm。

请参考图11，其示出了本申请实施例涉及的约瑟夫森结区域的示意图，如图11所示，通过本申请实施例所示的方案得到的量子计算器件，只有约瑟夫森结上有氧化铝膜，其他区域不存在寄生结。并且只有区域1101所示的很小的区域的基底被等离子体轰击，因此基底的损伤对比特性能的影响可以明显降低。

综上所述，本申请实施例所示的方案，在制备量子计算器件时，首先通过纳米压印的方式制备出约瑟夫森结的外围电路，以及约瑟夫森结与该外围电路相连的引线，并且引线和外围电路是一体的，这样后续制备的约瑟夫森结不需要额外再制备约瑟夫森结补丁/约瑟夫森结绷带与外围电路相连；然后，通过底切结构分别进行两个倾斜方向的超导材料蒸镀，制备出第一超导层和第二超导层，其中，第一超导层在与第二引线相交处形成约瑟夫森结，第二超导层连接第一超导层和第一引线的端部，从而将第一引线的端部与约瑟夫森结进行超导连接。通过上述方案制备量子计算器件中的约瑟夫森结时，可以避免引入寄生结，从而提高量子比特组件的退相干性，进而提高量子计算器件的性能。

本申请的基本构思在于首先使用纳米压印的方法一次性的把大电路结构和约瑟夫森结的底层铝结构制备出来。因为纳米压印的方法分辨率可以达到几个纳米，并且是属于机械压印，可以快速的把很大面积的结构压印出来，因此微米量级的电路结构和纳米量级的约瑟夫森结可以做在同一个掩膜版上。

图12是本申请一示例性实施例涉及的量子计算器件制备的流程图。如图12所示，该量子计算器件制备的基本流程可以如下：

S1201，首先按照量子芯片的电路结构制备纳米压印掩膜版。

S1202，之后使用纳米压印的掩膜版在光刻胶上压印出图案，包括读取线，谐振腔，电容，结区。

纳米压印由于是采用机械压力在光刻胶上压印出凹槽结构，因此凹槽底部会有明显光刻胶残留。接着使用等离子体去胶设备去除掉凹槽底部的残留光刻胶。

S1203，在铝膜上刻蚀出电路结构，包括读取线，谐振腔，电容等尺寸较大的微米级电路以及约瑟夫森结底层铝尺寸较小的纳米级电路，此步骤中可以使用干法刻蚀或者湿法刻蚀。

S1204，而后去除掉纳米压印光刻胶，之后再使用电子束光刻胶在约瑟夫森结区域曝光出底切结构。

S1205，由于铝膜表面在空气中极容易氧化，因此在制备完底切结构后在镀膜设备中使用等离子体去除掉铝膜表面的自然氧化层，并且在此步骤中可以控制基底以一定的转速旋转，使得更加氧化层的去除过程更加均匀彻底。

S1206，之后在镀膜设备的氧化腔内对铝膜进行氧化，得到致密氧化层。

S1207，然后在氧化层上倾斜蒸镀一层铝膜得到约瑟夫森结。

S1208，在另一侧方向上使用等离子体去除掉氧化层并镀膜，使约瑟夫森结与外电路导通。

S1209，最后清洗掉光刻胶，得到量子计算器件的芯片。

本申请实施例所示的方案，通过纳米压印的方式一次性的做出大电路结构和约瑟夫森结的底层铝，可以避免量子计算器件制备过程中产生的寄生结，减少对比特性能的影响。

目前常用的制备约瑟夫森结的底层铝的方法为剥离的方法，而本申请各个实施例所示的方案采用刻蚀的方法制备约瑟夫森结底层铝的结构，可以提升量子计算器件的品质。

请参考图13，其示出了本申请一个实施例提供的产品应用场景的示意图。如图13所示，本申请实施例制备出的量子计算器件的产品(比如量子计算芯片)可以适用于图13所示的应用场景，该应用场景可以是超导量子计算平台，该应用场景包括：量子计算器件131、稀释制冷机132、控制设备133和计算机134。

量子计算器件131是一种作用在物理量子比特上的电路，量子计算器件131可以实现成为量子芯片，如处于绝对零度附近的超导量子芯片。稀释制冷机132用于为超导量子芯片提供绝对零度的环境。其中，上述物理量子比特可以是通过本申请上述实施例所示的方法制备的约瑟夫森结。

控制设备133用于对量子计算器件131进行控制，计算机134用于对控制设备133进行控制。例如，编写好的量子程序经过计算机134中的软件编译成指令发送给控制设备133(如电子/微波控制系统)，控制设备133将上述指令转换为电子/微波控制信号输入到稀释制冷机132，控制处于小于10mK温度的超导量子比特。读取的过程则与之相反，读取波形被输送到量子计算器件131。

图14示出了本申请一示例性实施例示出的约瑟夫森结制备系统的示意图，该约瑟夫森结制备系统可以实现为生产线设备；如图14所示，该约瑟夫森结制备系统包括：纳米压印子系统1401、光刻子系统1402、氧化子系统1403、以及蒸镀子系统1404；

所述纳米压印子系统1401，用于通过纳米压印的方式在基板上制备电路结构；所述电路结构包括第一引线、第二引线、以及分别与所述第一引线和所述第二引线相连的外围电路；所述第一引线、所述第二引线以及所述外围电路为一体结构；所述第一引线的延长线与所述第二引线相交。

其中，上述纳米压印子系统1401可以包括旋涂机(用于旋涂纳米压印胶)、纳米压印机(用于压印电路图案)、除胶机(用于清除纳米压印胶)、蚀刻机(用于蚀刻超导膜层)等等。

所述光刻子系统1402，用于在所述基板上制备基于光刻胶的底切结构；所述底切结构为条形结构，且所述底切结构包括首尾相接的第一区域、第二区域以及第三区域；所述第一区域和所述第二区域具有上层光刻胶且下层镂空；所述第二区域为所述底切结构的开孔区域；所述第一区域覆盖所述第一引线的端部；所述第二区域覆盖所述第二引线的一部分；所述第三区域位于所述第一区域和所述第二区域之间。

其中，上述光刻子系统1402可以包括旋涂机(用于旋涂光刻胶)、光刻机(用于对光刻胶进行光刻)、显影设备(用于对光刻之后的光刻胶进行曝光显影)、清洗剂(用于对残余的被曝光的光刻胶进行清洗)等等。

所述氧化子系统1403，用于在所述第二引线上未被光刻胶覆盖的表面制备氧化层。

上述氧化子系统1403可以包括氧化腔。

所述蒸镀子系统1404，用于按照从所述第一区域到所述第二区域的方向倾斜蒸镀第一超导层，获得约瑟夫森结；所述第一超导层覆盖所述第二引线上未被光刻胶覆盖的区域以及所述第二引线与所述第一引线之间的部分基板。

所述蒸镀子系统1404，还用于按照从所述第二区域到所述第一区域的方向倾斜蒸镀第二超导层；所述第二超导层覆盖所述第一引线上未被光刻胶覆盖的区域、所述第二引线与所述第一引线之间的部分基板、以及所述第一超导层的一部分。

上述蒸镀子系统可以1404可以包括蒸镀机(用于蒸镀超导材料)。

在一种可能的实现方式中，所述底切结构还包括第四区域；所述第四区域为所述底切结构的开孔区域；所述第二区域位于所述第三区域和所述第四区域之间。

在一种可能的实现方式中，所述第二区域的长度大于所述第一区域的长度，且所述第二引线中被所述第二区域覆盖的部分，位于所述第二区域中靠近所述第三区域的一侧。

在一种可能的实现方式中，所述氧化子系统，用于将所述基板放置到纯氧环境的氧化腔内进行氧化；

所述约瑟夫森结制备系统还包括：刻蚀子系统，用于按照从所述第二区域到所述第一区域的方向倾斜进行离子刻蚀，以去除所述第一引线上未被光刻胶覆盖的表面的氧化层。

在一种可能的实现方式中，所述按照从所述第二区域到所述第一区域的方向倾斜进行离子刻蚀的时长为2分钟，刻蚀功率为200瓦。

在一种可能的实现方式中，所述氧化腔内压力为4托尔；所述基板在所述氧化腔内的氧化时长为1000至2000秒。

在一种可能的实现方式中，所述刻蚀子系统，还用于对所述第一引线和所述第二引线上未被光刻胶覆盖的表面进行离子刻蚀。

在一种可能的实现方式中，所述刻蚀子系统，用于保持离子刻蚀的倾斜角度不变，对所述基板进行旋转。

在一种可能的实现方式中，所述第一超导层的镀膜增长速率为1纳米每秒；所述第一超导层的厚度为100纳米。

在一种可能的实现方式中，所述第一引线与所述第二引线垂直，且所述第一引线与所述底切结构平行。

在一种可能的实现方式中，所述纳米压印子系统1401，用于，

在所述基板上制备超导膜层；

在所述超导膜层上旋涂纳米压印胶；

通过纳米压印掩膜版在所述纳米压印胶上压印出所述电路结构的结构图案；

基于所述结构图案在所述超导膜层上进行刻蚀；

清洗所述基板上的所述纳米压印胶，获得位于所述基板上的所述电路结构。

在一种可能的实现方式中，所述超导膜层的厚度为100纳米。

在一种可能的实现方式中，所述纳米压印子系统1401，用于通过干法刻蚀的方式，基于所述结构图案在所述超导膜层上进行刻蚀。

在一种可能的实现方式中，所述纳米压印子系统1401，还用于去除所述纳米压印胶的压印槽内残留的纳米压印胶。

可选的，各个子系统之间，以及子系统中的各个机器之间通过传送带进行空间连接，或者基于机械臂完成制备物在各个机器间的移动。

可选的，该约瑟夫森结制备系统还包括存储器，该存储器可用于存储至少一条计算机指令，处理器执行上述至少一条计算机指令，以使得约瑟夫森结制备系统执行上述约瑟夫森结制备方法。

综上所述，本申请实施例所示的方案，在制备量子计算器件时，首先通过纳米压印的方式制备出约瑟夫森结的外围电路，以及约瑟夫森结与该外围电路相连的引线，并且引线和外围电路是一体的，这样后续制备的约瑟夫森结不需要额外再制备约瑟夫森结补丁/约瑟夫森结绷带与外围电路相连；然后，通过底切结构分别进行两个倾斜方向的超导材料蒸镀，制备出第一超导层和第二超导层，其中，第一超导层在与第二引线相交处形成约瑟夫森结，第二超导层连接第一超导层和第一引线的端部，从而将第一引线的端部与约瑟夫森结进行超导连接。通过上述方案制备量子计算器件中的约瑟夫森结时，可以避免引入寄生结，从而提高量子比特组件的退相干性，进而提高量子计算器件的性能。

在一个示例性实施例中，还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有至少一条计算机指令，该至少一条计算机指令在被约瑟夫森结制备系统中的处理器执行，以使得约瑟夫森结制备系统执行上述约瑟夫森结制备方法。

在示例性实施例中，还提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。生产线设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得约瑟夫森结制备系统执行上述约瑟夫森结制备方法。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (15)

1.一种约瑟夫森结制备方法，其特征在于，所述方法包括：

通过纳米压印的方式在基板上制备电路结构；所述电路结构包括第一引线、第二引线、以及分别与所述第一引线和所述第二引线相连的外围电路；所述第一引线、所述第二引线以及所述外围电路为一体结构；所述第一引线的延长线与所述第二引线相交；

在所述基板上制备基于光刻胶的底切结构；所述底切结构为条形结构，且所述底切结构包括首尾相接的第一区域、第二区域以及第三区域；所述第一区域和所述第二区域具有上层光刻胶且下层镂空；所述第二区域为所述底切结构的开孔区域；所述第一区域覆盖所述第一引线的端部；所述第二区域覆盖所述第二引线的一部分；所述第三区域位于所述第一区域和所述第二区域之间；

在所述第二引线上未被光刻胶覆盖的表面制备氧化层；

按照从所述第一区域到所述第二区域的方向倾斜蒸镀第一超导层，获得约瑟夫森结；所述第一超导层覆盖所述第二引线上未被光刻胶覆盖的区域以及所述第二引线与所述第一引线之间的部分基板；

按照从所述第二区域到所述第一区域的方向倾斜蒸镀第二超导层；所述第二超导层覆盖所述第一引线上未被光刻胶覆盖的区域、所述第二引线与所述第一引线之间的部分基板、以及所述第一超导层的一部分。

2.根据权利要求1所述的方法，其特征在于，所述底切结构还包括第四区域；所述第四区域为所述底切结构的开孔区域；所述第二区域位于所述第三区域和所述第四区域之间。

3.根据权利要求2所述的方法，其特征在于，所述第二区域的长度大于所述第一区域的长度，且所述第二引线中被所述第二区域覆盖的部分，位于所述第二区域中靠近所述第三区域的一侧。

4.根据权利要求1至3任一所述的方法，其特征在于，所述在所述第二引线上未被光刻胶覆盖的表面制备氧化层，包括：

将所述基板放置到纯氧环境的氧化腔内进行氧化；

所述方法还包括：

在按照从所述第二区域到所述第一区域的方向倾斜蒸镀第二超导层，获得约瑟夫森结之前，还包括：

按照从所述第二区域到所述第一区域的方向倾斜进行离子刻蚀，以去除所述第一引线上未被光刻胶覆盖的表面的氧化层。

5.根据权利要求4所述的方法，其特征在于，所述按照从所述第二区域到所述第一区域的方向倾斜进行离子刻蚀的时长为2分钟，刻蚀功率为200瓦。

6.根据权利要求4所述的方法，其特征在于，所述氧化腔内压力为4托尔；所述基板在所述氧化腔内的氧化时长为1000至2000秒。

7.根据权利要求1至3任一所述的方法，其特征在于，所述在所述第二引线上未被光刻胶覆盖的表面制备氧化层之前，还包括：

对所述第一引线和所述第二引线上未被光刻胶覆盖的表面进行离子刻蚀。

8.根据权利要求7所述的方法，其特征在于，所述对所述第一引线和所述第二引线上未被光刻胶覆盖的表面进行离子刻蚀，包括：

保持离子刻蚀的倾斜角度不变，对所述基板进行旋转。

9.根据权利要求1至3任一所述的方法，其特征在于，所述第一超导层的镀膜增长速率为1纳米每秒；所述第一超导层的厚度为100纳米。

10.根据权利要求1至3任一所述的方法，其特征在于，所述第一引线与所述第二引线垂直，且所述第一引线与所述底切结构平行。

11.根据权利要求1至3任一所述的方法，其特征在于，所述通过纳米压印的方式在基板上制备电路结构，包括：

在所述基板上制备超导膜层；

在所述超导膜层上旋涂纳米压印胶；

通过纳米压印掩膜版在所述纳米压印胶上压印出所述电路结构的结构图案；

基于所述结构图案在所述超导膜层上进行刻蚀；

清洗所述基板上的所述纳米压印胶，获得位于所述基板上的所述电路结构。

12.根据权利要求11所述的方法，其特征在于，所述超导膜层的厚度为100纳米。

13.根据权利要求11所述的方法，其特征在于，所述基于所述结构图案在所述超导膜层上进行刻蚀，包括：

通过干法刻蚀的方式，基于所述结构图案在所述超导膜层上进行刻蚀。

14.根据权利要求11所述的方法，其特征在于，所述基于所述结构图案在所述超导膜层上进行刻蚀之前，还包括：

去除所述纳米压印胶的压印槽内残留的纳米压印胶。

15.一种约瑟夫森结制备系统，其特征在于，所述系统包括：纳米压印子系统、光刻子系统、氧化子系统、以及蒸镀子系统；

所述纳米压印子系统，用于通过纳米压印的方式在基板上制备电路结构；所述电路结构包括第一引线、第二引线、以及分别与所述第一引线和所述第二引线相连的外围电路；所述第一引线、所述第二引线以及所述外围电路为一体结构；所述第一引线的延长线与所述第二引线相交；

所述光刻子系统，用于在所述基板上制备基于光刻胶的底切结构；所述底切结构为条形结构，且所述底切结构包括首尾相接的第一区域、第二区域以及第三区域；所述第一区域和所述第二区域具有上层光刻胶且下层镂空；所述第二区域为所述底切结构的开孔区域；所述第一区域覆盖所述第一引线的端部；所述第二区域覆盖所述第二引线的一部分；所述第三区域位于所述第一区域和所述第二区域之间；

所述氧化子系统，用于在所述第二引线上未被光刻胶覆盖的表面制备氧化层；

所述蒸镀子系统，用于按照从所述第一区域到所述第二区域的方向倾斜蒸镀第一超导层，获得约瑟夫森结；所述第一超导层覆盖所述第二引线上未被光刻胶覆盖的区域以及所述第二引线与所述第一引线之间的部分基板；

所述蒸镀子系统，还用于按照从所述第二区域到所述第一区域的方向倾斜蒸镀第二超导层；所述第二超导层覆盖所述第一引线上未被光刻胶覆盖的区域、所述第二引线与所述第一引线之间的部分基板、以及所述第一超导层的一部分。