CN116994625A - 包括并联动态寄存器的集成电路、运算芯片和计算设备 - Google Patents

Abstract

本公开涉及包括并联动态寄存器的集成电路、运算芯片和计算设备。集成电路包括：设置在一列中的多个动态寄存器。该多个动态寄存器具有各自的输入数据信号和输出数据信号，并且接收相同的控制信号。该多个动态寄存器包括：设置在第一行中的第一动态寄存器和设置在与第一行相邻的第二行中的第二动态寄存器。第一动态寄存器包括第一三态门，第二动态寄存器包括第二三态门。第一三态门包括第一场效应晶体管(FET)，第二三态门包括与第一FET具有相同极性的第二FET。第一FET与第二FET相邻。第一FET与第二FET使用跨第一行和第二行之间的第一边界连续延伸的第一多晶硅图案作为栅极端子以接收相同的第一控制信号。

Description

包括并联动态寄存器的集成电路、运算芯片和计算设备

技术领域

本发明涉及电路设计与布局领域，更具体地，涉及包括并联动态寄存器的集成电路、运算芯片和计算设备。

背景技术

寄存器在数字电路设计中应用广泛，可用于例如数字信号的寄存、移位、分频等。当需要多个寄存器同步工作时，可以将多个寄存器并联，并为各个寄存器提供同步的时钟控制信号，由此能够减小所实现的数字电路芯片的面积并降低功耗。寄存器可以分为动态寄存器和静态寄存器。动态寄存器相对于静态寄存器，由于减少了用于保持工作状态的正反馈电路，电路结构会大幅度简化，这样可以进一步减小芯片面积和降低功耗。然而，也正是由于动态寄存器没有正反馈电路锁定内部工作状态，只能靠悬空节点的寄生电容保持电压，如果该节点处器件的漏电电流较大，则动态寄存器的最低工作频率会受到限制。

因此，需要一种优化的并联动态寄存器电路，以减轻漏电电流对动态寄存器最低工作频率的影响。

发明内容

根据本发明的第一方面，提供了一种集成电路，包括：设置在一列中的多个动态寄存器。该多个动态寄存器具有各自的输入数据信号和输出数据信号，并且接收相同的控制信号。该多个动态寄存器包括：设置在第一行中的第一动态寄存器和设置在与第一行相邻的第二行中的第二动态寄存器。第一动态寄存器包括第一三态门，第二动态寄存器包括第二三态门。第一三态门包括第一场效应晶体管(FET)，第二三态门包括与第一FET具有相同极性的第二FET。第一FET与第二FET相邻。第一FET与第二FET使用跨第一行和第二行之间的第一边界连续延伸的第一多晶硅图案作为栅极端子以接收相同的第一控制信号。

根据本发明的第二方面，提供了一种运算芯片，包括至少一个如前所述的集成电路。

根据本发明的第三方面，提供了一种计算设备，包括：至少一个如前所述的运算芯片、控制芯片、电源模块和散热器，所述控制芯片与所述至少一个运算芯片耦接并用于控制所述至少一个运算芯片的操作，所述电源模块用于向所述至少一个运算芯片和/或所述控制芯片提供电力，以及所述散热器用于给所述至少一个运算芯片、所述控制芯片和/或所述电源模块散热。

根据参照附图的以下描述，本发明的其它特性特征和优点将变得清晰。

附图说明

所包括的附图用于说明性目的，并且仅用于提供本文所公开的发明性装置以及将其应用到计算设备的方法的可能结构和布置的示例。这些附图决不限制本领域的技术人员在不脱离实施方案的实质和范围的前提下可对实施方案进行的在形式和细节方面的任何更改。所述实施方案通过下面结合附图的具体描述将更易于理解，其中类似的附图标记表示类似的结构元件。

图1是根据本发明的实施例的包括并联动态寄存器的集成电路的组成框图。

图2是根据本发明的实施例的动态寄存器的电路图示例。

图3是根据本发明的实施例的动态寄存器的另一电路图示例。

图4是根据本发明的实施例的包括并联动态寄存器的集成电路的版图示例。

图5是根据本发明的实施例的包括并联动态寄存器的集成电路的另一版图示例。

图6是根据本发明的实施例的包括并联动态寄存器的集成电路的又一版图示例。

图7是根据本发明的实施例的运算芯片和计算设备的示意图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。应当注意，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构和方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例，而并非意图限制。本领域的技术人员将会理解，它们仅仅说明可以用来实施本发明的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

如前所述，动态寄存器的最低工作频率受限于该寄存器内悬空节点处器件的漏电流。动态寄存器可以由三态门电路(以下简称″三态门″)来实现。三态门的输出具有三种状态：高电平状态、低电平状态和高阻状态。三态门具有使能控制端，用于接收控制信号。在控制信号作用下，三态门被导通并根据输入而输出高电平或者低电平，或者三态门被关断并使其输出端呈现高阻状态。当三态门处于高阻状态时，其输出端的漏电大小决定了由该三态门实现的动态寄存器所能工作的最低频率。相比其它门电路(譬如传输门电路)，利用三态门电路实现的动态寄存器可以在一定程度上减少漏电流。然而依然希望进一步减小漏电流，以缓解对动态寄存器的最低工作频率的限制。

另一方面，在基于标准单元库的版图设计方法中，用作栅极的多晶硅图案的布局十分重要。例如，标准版图通常遵循高度相等、宽度可变的设计原则，而版图宽度的计算则基于两个栅极多晶硅图案之间的最小中心距(CPP)和CPP的数量。而对于相邻两行中的两个单元，现有的版图设计方法通常使这两个单元的栅极多晶硅图案分隔开。即，相邻两行中的两个单元的栅极多晶硅图案在跨行边界处不连续。

本公开的发明人认识到，对于采用三态门实现的并联动态寄存器电路，在版图设计时，可以让多个动态寄存器电路位于一列中，同时使相邻行的三态门中用于接收同一控制信号的两个同极性场效应管(FET)的栅极多晶硅图案不再分隔开，而是作为跨边界连续延伸的一个整体存在，由此利用局部布局效应(local layout effect，LLE)来使这两行中的三态门在高阻状态下的漏电电流降低，进而缓解对动态寄存器最低工作频率的限制。以下将详细描述根据本公开的具体实施例。

图1示例性地示出了根据本公开的实施例的包括并联动态寄存器的集成电路100的组成框图。集成电路100包括多个寄存器102-1、102-2、102-3......102-N(可以统称为″寄存器102″)。N可以为任何大于或者等于2的整数。在并联的多个动态寄存器中，各个动态寄存器102可以有自己独立的输入数据信号101和输出数据信号103，但是受到相同的控制信号106的控制。输入数据信号101可以表示为D[N：1]，其中数据的第i(1≤i≤N)个比特由第i个动态寄存器(102-i)接收。输出数据信号103可以表示为Q[N：1]，其中数据的第i(1≤i≤N)个比特由第i个动态寄存器(102-i)输出。在一些实施例中，集成电路100还可以包括缓冲器104，用于将控制信号106分成互补的第一控制信号105-1和第二控制信号105-2。各动态寄存器102在第一控制信号105-1和第二控制信号105-2的控制下改变工作状态。当第一控制信号105-1和第二控制信号105-2呈现第一状态(包括电平状态或者边沿状态)时，各动态寄存器102进行数据保持，处于寄存状态；而当第一控制信号105-1和第二控制信号105-2呈现第二状态(包括电平状态或者边沿状态)时，各动态寄存器102的输出跟随输入变化，处于读出状态。在一些情况下，与图1所示不同，缓冲器104可以不独立于各动态寄存器102存在，而是可以并入各寄存器102中。此时，各寄存器102直接受控于相同的控制信号106。但在各寄存器102内部，仍可以利用相应的缓冲器104来将控制信号106分成互补的控制信号105-1和105-2。控制信号105-1、105-2和106可以是时钟控制信号，例如由时钟电路产生，也可以是其它使能控制信号。取决于寄存器102的具体构成方式，控制信号105-1、105-2和106可用以实现电平触发，也可以实现边沿触发。

动态寄存器102可以包括含有三态门的各种寄存器形式，例如触发器和锁存器等。区别在于触发器利用时钟信号边沿变化来触发，而锁存器则是根据信号电平高低来触发。相比触发器，锁存器形式的动态寄存器具有电路结构简单、面积小、功耗小的优点。

图2示出了根据本公开的实施例的动态寄存器的一种示例性的电路实现方式。动态寄存器200可以用于实现图1的集成电路100中的一个或多个动态寄存器102。动态寄存器200可以至少包括三态门202。三态门202接收输入数据信号201以及互补的控制信号205-1、205-2，并可以在节点A处提供输出数据信号203。三态门202包括一对极性相反的场效应管(FET)，分别是P2 220和N2 230。P2是P型FET，N2是N型FET。P2 220和N2 230的栅极221和栅极231分别用于接收这一对互补的控制信号205-1和205-2。控制信号205-1和205-2用于控制动态寄存器102的工作状态。P2 220和N2 230的漏极223和漏极232耦合到一起以作为数据输出端来提供输出数据信号203。三态门202还包括另一对极性相反的FET，分别是P1 210和N1 240，其栅极211和栅极241耦合到一起以作为数据输入端来接收输入数据信号201。P1是P型FET，N1是N型FET。

三态门202中的这四个FET从电源VDD到接地VSS依次按照：P1 210、P2 220、N2 230和N1 240的顺序串联连接。P1的源极212耦合到电源VDD，漏极213连接到P2的源极222。N2的源极233耦合到N1的漏极242，N1的源极243耦合到接地VSS。

在一些实施例中，一对互补的控制信号205-1和205-2可以是一对差分时钟信号CLK P和CLK N。在图2所示的电路中，P2 220的栅极221可以接收CLK N，而N2230的栅极231可以接收CLK P；或者反过来，P2 220的栅极221可以接收CLK P，而N2230的栅极231可以接收CLK N。

在其它实施例中，也可以调整输入数据信号201和控制信号205-1、205-2的接收位置。例如，可以在P1 210的栅极211和N1 240的栅极241处分别接收控制信号205-1和205-2，而将P2 220的栅极221和N2 230的栅极231耦合到一起以作为数据输入端来接收输入数据信号201。

尽管图2所示的三态门202是一种三态门反相器。在其它实施例中，三态门也可以被实现为提供同相输出。或者，为了得到同相信号，动态寄存器200还可以在图2的三态门202的A节点后耦接反相器204。图2给出了反相器204的一种示例性实现方式，其中一对极性相反的FET 250和260的栅极耦合在一起以接收输入信号，而漏极耦合在一起以提供反相输出信号。P型FET P3 250的源极连接到电源VDD，而N型FET N3 260的源极连接到接地VSS。对于动态寄存器200而言，最终输出数据信号203通过反相器204的输出端(即FET 250和260的漏极)在节点B处提供。反相器204还可以采用其它逻辑门电路实现。需认识到，反相器204对于动态寄存器200而言并非必需，而是可选的。

仅仅作为示例，动态寄存器200可以被实现为一种锁存器。当控制信号205-2为高电平，控制信号205-1为低电平时，三态门导通，输入数据信号201可以传输到输出端以提供输出数据信号203，寄存器处于读出状态。当控制信号205-2为低电平，控制信号205-1为高电平时，三态门关断，处于高阻状态，这时输入数据信号201不能传输到输出端以提供输出数据信号203，寄存器保持前一个状态，处于锁存状态。

动态寄存器还可以采用包括三态门的各种其它电路实现方式。图3示出了根据本公开的实施例的动态寄存器的另一种示例性的电路实现方式。动态寄存器300也可以用于实现图1的集成电路100中的一个或多个动态寄存器102。动态寄存器300可以与图2的动态寄存器200同时用于实现集成电路100中的不同动态寄存器102。

与动态寄存器200类似，动态寄存器300同样可以至少包括三态门302。三态门302与三态门202所包含的电路部件相同，区别仅在于电路部件的连接方式。因此，在示意三态门302的组成方面，图3部分采用了与图2相同的附图标记。例如，同三态门202一样，三态门302接收输入数据信号201以及互补的控制信号205-1、205-2，并可以提供输出数据信号Q203。三态门302包括一对极性相反的场效应管(FET)，分别是P2 220和N2 230。P2是P型FET，N2是N型FET。其栅极221和栅极231分别用于接收这一对互补的控制信号205-1和205-2。P2220和N2 230的漏极223和漏极232耦合到一起以作为数据输出端来提供输出数据信号Q。三态门302还包括另一对极性相反的FET，分别是P1 210和N1 240，其栅极211和栅极241耦合到一起以作为数据输入端来接收输入数据信号201。P1是P型FET，N1是N型FET。P1的漏极213耦合到N1的漏极242，然后进一步耦合到P2的源极222以及N2的源极233。

采用该方式实现的三态门302也是一种三态门反相器。为了得到同相信号，动态寄存器300也可以在三态门302的输出端进一步连接反相器，比如图2的反相器204。动态寄存器300也可以被实现为一种锁存器。当控制信号205-2为高电平，控制信号205-1为低电平时，三态门导通，输入数据信号201可以传输到输出端以提供输出数据信号203，寄存器处于读出状态。当控制信号205-2为低电平，控制信号205-1为高电平时，三态门关断，处于高阻状态，这时输入数据信号201不能传输到输出端以提供输出数据信号203，寄存器保持前一个状态，即处于锁存状态。

图4是根据本发明的实施例的包括并联动态寄存器的集成电路400的版图示例。集成电路400可以对应于图1的集成电路100。为了便于描述，将动态寄存器的数量设定为2个，即动态寄存器102-1和动态寄存器102-2，而且省略了缓冲器104的电路。同样为了简化描述，动态寄存器102-1和动态寄存器102-2都采用图2中所示的三态门202的逻辑电路图来实现。

在集成电路400中，动态寄存器102-1和动态寄存器102-2被布置在一列中。而且，动态寄存器102-1和动态寄存器102-2处于相邻的两行中。在版图设计和集成电路制造工艺中，FET的源极和漏极通过衬底中的扩散区上的层0金属来实现，而栅极通过多晶硅图案来实现。在制造工艺中，栅极多晶硅图案一般被刻蚀成细长条状，但是也可以具有其它形状。

对于动态寄存器102-1的版图：源极243、栅极241、漏极242/源极233、栅极231和漏极232位于P型衬底上的N型扩散区上，分别对应于图2中的N1和N2。源极243通过通孔耦合到接地轨，以连接到接地VSS。漏极242和源极233耦合在一起。源极212、栅极211、漏极213/源极222、栅极221和漏极223位于N型衬底上的P型扩散区上，分别对应于图2中的P1和P2。源极212通过通孔耦合到电源轨，以连接到电源VDD。漏极213和源极222耦合在一起。栅极211和栅极241耦合到一起，然后通过通孔和层1金属连接到输入数据信号201。漏极223和漏极232耦合到一起，然后通过通孔和层1金属连接到输出数据信号。栅极221所在的P型FET作为动态寄存器102-1的开关控制管之一，用于接收控制动态寄存器102-1的工作状态(读出状态或寄存状态)的控制信号之一，例如控制信号205-1。

动态寄存器102-2采用与动态寄存器102-1相同的逻辑电路图，且二者的版图设计也基本一致。区别主要在于，在动态寄存器102-1中，P型衬底相对于N型衬底在列方向的上方，相应地N型FET相对于P型FET在列方向的上方；而在动态寄存器102-2中，N型衬底相对于P型衬底在列方向的上方，相应地P型FET相对于N型FET在列方向的上方。这样，动态寄存器102-1的P型FET和动态寄存器102-2的P型FET可以相邻。动态寄存器102-1的P型FET靠近动态寄存器102-1和102-2之间的行边界布置，而动态寄存器102-2的P型FET也靠近该行边界布置。它们仅仅被行边界间隔开，二者之间不存在其它的FET。动态寄存器102-2中的源极222′、栅极221′和漏极223′构成的P型FET对应于图2中的P2。栅极221′所在的P型FET作为动态寄存器102-2的开关控制管之一，用于接收控制动态寄存器102-2的工作状态(读出状态或寄存状态)的控制信号之一，例如控制信号205-1。栅极221′与栅极221均用于接收同一控制信号。栅极221′所在的P型FET和栅极221所在的P型FET可以被布置成相邻，即间隔行边界相对。进一步地，根据标准单元版图设计方法，栅极221′所在的P型FET和栅极221所在的P型FET可以被布置成在列方向上对准。更具体而言，栅极221′和栅极221可以被布置成在列方向上对准。

按照传统设计惯例，如图4左侧子图中的虚线框所示，不同行中的单元的栅极多晶硅图案被间隔开。为了让栅极221′与栅极221连接到同一控制信号，需要分别通过通孔411和421将栅极221′与栅极221引出到层1金属412和422，然后通过通孔413和423、层2金属连接在一起以接收共同的控制信号。

作为对照，根据本公开的实施例对此作出了调整。如图4右侧子图中的虚线框所示，根据本公开实施例的集成电路使用一根跨行边界延伸的完整的多晶硅图案代替了原来分隔开的两根多晶硅图案。即，栅极221和栅极221′共用一根栅极多晶硅图案。这种局部布局调整造成的局部布局效应(LLE)使得动态寄存器102-1和102-2在高阻态的漏电流得以降低，从而缓解了对最低工作频率的限制。此外，栅极221和栅极221′共用一根栅极多晶硅图案后，可以将该栅极仅通过通孔411引出到层1金属412，进而接收控制信号205-1，相比左侧子图省略了通孔412、层1金属422以及通孔413、423和层2金属，由此节省了布线资源。

需认识到，提供图4的左右侧子图仅仅为了通过对照来描述本公开的实施例对栅极多晶硅图案作出的调整。除了上文描述的区别外，图4的右侧子图在其它方面与图4的左侧子图一致，而且这些方面不应被视为本领域已有或公知的技术。此外，尽管在图4中，栅极221和栅极221′共用的栅极多晶硅图案沿着平行于列方向的方向延伸，在其它实施例中，被共用的栅极多晶硅图案也可以采取其它朝向，例如与列方向呈一定夹角。

图4示出了相邻两行的动态寄存器的三态门中用于接收同一控制信号的两个FET共用跨行边界连续延伸的多晶硅图案作为栅极端子的示例，其中两个FET为P型FET。在其它实施例中，这两个FET也可以是N型FET。图5示出了根据本公开的实施例的包括并联动态寄存器的集成电路500的版图示例，其中两个N型FET共用跨行边界连续延伸的多晶硅图案作为栅极端子。与图4的区别在于，图5中电源轨和接地轨位置互换，N型衬底和P型衬底位置互换，相应地N型衬底上的扩散区和P型衬底上的扩散区也发生位置互换。动态寄存器102-1的三态门中栅极231所在的N型FET和动态寄存器102-2的三态门中栅极231′所在的N型FET在位置上相邻。栅极231和栅极231′使用跨行边界连续延伸的多晶硅图案作为栅极端子以接收相同的控制信号205-2。

除了图4所示的两个P型FET共用栅极多晶硅图案以及图5所示的两个N型FET共用栅极多晶硅图案，在一些实施例中，根据本公开的实施例的集成电路还可以同时实现这二者。图6示出了根据本公开的实施例的包括并联动态寄存器的集成电路600的版图示例。集成电路600至少包括动态寄存器102-1、动态寄存器102-2和动态寄存器102-3。动态寄存器102-3被设置在与动态寄存器102-1、102-2相同的列中，但在不同行中。动态寄存器102-3与动态寄存器102-2相邻，但不与动态寄存器102-1相邻。动态寄存器102-1和动态寄存器102-2的版图设计与图4一致，其中栅极221所在的P型FET与栅极221′所在的P型FET共用同一根多晶硅图案来接收共同的控制信号205-1。动态寄存器102-3包括三态门，该三态门可以采用上文结合图2-图3描述的方式实现。动态寄存器102-3的三态门包括与栅极221所在的P型FET极性相反的N型FET，例如栅极231″所在的N型FET。动态寄存器102-2的三态门同样包括N型FET，例如栅极231′所在的N型FET。如前所述，在动态寄存器102-2中，N型衬底相对于P型衬底在列方向的上方，相应地P型FET相对于N型FET在列方向的上方。在动态寄存器102-3中，P型衬底相对于N型衬底在列方向的上方，相应地N型FET相对于P型FET在列方向的上方。由此，动态寄存器102-3中的N型FET与动态寄存器102-2中的N型FET相邻。因此，栅极231′所在的N型FET与栅极231″所在的N型FET在位置上相邻。栅极231′和栅极231″使用同一根多晶硅图案来接收共同的控制信号205-2。控制信号205-2与控制信号205-1互补。

如图6所示，被栅极221和栅极221′共用的多晶硅图案和被栅极231′和栅极231″共用的多晶硅图案可以在列方向上对准。这是因为，动态寄存器102-2中分别用于接收互补控制信号的两个极性相反的FET的栅极221′和231′可以被布置为在列方向上对准。在一些其它实施例中，被共用的各个多晶硅图案可以不在列方向上对准。

在一些实施例中，各动态寄存器102的三态门可以采用不同极性的FET来分别接收相同的互补的控制信号。以图4为例，在动态寄存器102-1中，P型FET的栅极221接收控制信号205-1，而N型FET的栅极231接收互补的控制信号205-2；在动态寄存器102-2中，P型FET的栅极221′接收控制信号205-1，而N型FET的栅极231′接收互补的控制信号205-2。栅极221和栅极221′共用栅极多晶硅图案，而栅极231和栅极231′则通过通孔和金属布线连接在一起。同样地，在图5中，N型FET的栅极231和N型FET的栅极231′共用栅极多晶硅图案以接收控制信号205-2，而P型FET的栅极221和P型FET的栅极221′则通过通孔和金属布线连接在一起以接收互补的控制信号205-1。这样的结构有利于在动态寄存器102数量较多时更多地进行相邻行中FET的栅极多晶硅图案共用。

在一些实施例中，动态寄存器102的三态门中的FET可以包括结型场效应管(JFET)或金属氧化物半导体场效应管(MOSFET，以下简称MOS)中的至少一种。进一步地，动态寄存器102的三态门可以使用互补型MOS(CMOS)实现，即P型MOS(PMOS)和N型MOS(NMOS)成对出现。可以使用PMOS和NMOS来分别接收互补的控制信号。相比PMOS和NMOS不成对使用的情况，使用CMOS实现的集成电路更能够体现共用栅极多晶硅图案的优势，因为每两行相邻的动态寄存器都可以发生多晶硅图案共用。

在一些实施例中，为了便于制造加工，共用栅极多晶硅图案的两个FET可以共用同一块衬底区域。例如，在图4中，由行边界分隔开的两块N型衬底区域可以是跨行边界延伸的一整块较大的N型衬底区域。这样，可以在制造时直接形成跨越行边界的一块较大的N阱区域，并在N阱区域上沉积、刻蚀出跨越行边界的一段完整的多晶硅图案来用作栅极端子。又例如，在图5中，由行边界分隔开的两块P型衬底区域可以是跨行边界延伸的一整块较大的P型衬底区域。这样，可以在制造时直接使用一整块较大的P型衬底区域或者形成跨越行边界的一块较大的P阱区域，并在该区域上沉积、刻蚀出跨越行边界的一段完整的多晶硅图案来用作栅极端子。

共用栅极多晶硅图案的两个FET各自所属的动态寄存器可以具有相同的逻辑电路图，也可以具有不同的逻辑电路图。例如，在图4-图6中，共用栅极多晶硅图案的动态寄存器102都采用了相同的逻辑电路图，即图2中的逻辑电路图。在其它实施例中，各动态寄存器102可以采用不同的逻辑电路图来实现，而只需保证它们各自包括位置上彼此相邻、具有相同极性且用于接收同一控制信号的FET。譬如，当相邻两行的动态寄存器分别采用图2和图3的逻辑电路图来实现时，仍然可以对相邻两行中彼此相邻的、接收同一控制信号的同一极性的两个FET实现栅极多晶硅图案的共用，由此改善动态寄存器的漏电流和最低工作频率，并节省布线资源。各动态寄存器采用相同逻辑电路图的好处在于可以提高版图设计和工艺制造的效率，简化流程以及节省时间。

在一些实施例中，共用栅极多晶硅图案的两个动态寄存器可以共用电源轨或接地轨，以避免分别使用电源轨或接地轨而需要更长的布线。进一步地，所共用的电源轨和接地轨还可以位于这两个动态寄存器的行边界处，由此使得电源轨/接地轨到两个动态寄存器中相应节点的连接线的长度尽可能短。若共用栅极多晶硅图案的两个FET是P型FET，则可以在两个FET所对应的两个动态寄存器之间共用电源轨。例如，如图4所示，动态寄存器102-1和102-2可以共用电源轨，且该电源轨位于行边界处。若共用栅极多晶硅图案的两个FET是N型FET，则可以在两个FET所对应的两个动态寄存器之间共用接地轨。例如，如图5所示，动态寄存器102-1和102-2可以共用接地轨，且该接地轨位于行边界处。

根据本公开的一些实施例，提供了一种集成电路，包括：设置在一列中的多个动态寄存器。该多个动态寄存器具有各自的输入数据信号和输出数据信号，并且接收相同的控制信号。该多个动态寄存器包括：设置在第一行中的第一动态寄存器和设置在与第一行相邻的第二行中的第二动态寄存器。第一动态寄存器包括第一三态门，第二动态寄存器包括第二三态门。第一三态门包括第一FET，第二三态门包括与第一FET具有相同极性的第二FET。第一FET与第二FET相邻。第一FET与第二FET使用跨第一行和第二行之间的第一边界连续延伸的第一多晶硅图案作为栅极端子以接收相同的第一控制信号。

在一些实施例中，第一FET和第二FET为P型场效应晶体管或N型场效应晶体管。

在一些实施例中，该多个动态寄存器还包括设置在第三行中的第三动态寄存器，第三行与第二行相邻，但不与第一行相邻。第三动态寄存器包括第三三态门。第二三态门还包括与第一FET具有相反极性的第三FET。第三三态门包括与第三FET具有相同极性的第四FET。第三FET与第四FET相邻。第三FET与第四FET使用跨第二行和第三行之间的第二边界连续延伸的第二多晶硅图案作为栅极端子以接收相同的第二控制信号。第二控制信号与第一控制信号互补。

在一些实施例中，第一多晶硅图案与第二多晶硅图案在列方向上对准。

在一些实施例中，第一三态门还包括第五FET，第二三态门还包括第三FET，第五FET和第三FET的极性与第一FET相反，第五FET和第三FET的栅极端子接收与第一控制信号互补的第二控制信号，第一FET的漏极端子与第五FET的漏极端子耦合在一起以提供第一动态寄存器的输出数据信号。

在一些实施例中，第一三态门还包括第六FET和第七FET，第六FET的极性与第一FET相反，第七FET的极性与第一FET相同，第七FET的漏极端子耦合到第一FET的源极端子，第六FET的漏极端子耦合到第五FET的源极端子，第六FET和第七FET的栅极端子耦合在一起以接收第一动态寄存器的输入数据信号，第六FET的源极端子耦合到电源轨或接地轨中的一者，第七FET的源极端子耦合到电源轨或接地轨中的另一者。

在一些实施例中，第一FET和第五FET的源极端子耦合在一起。

在一些实施例中，第一三态门与第二三态门具有相同的逻辑电路图。

在一些实施例中，第一FET和第二FET共用跨第一边界连续延伸的同一衬底区域。

在一些实施例中，第一动态寄存器和第二动态寄存器共用电源轨或接地轨中的一者，该电源轨或接地轨中的一者设置在第一边界处。

在一些实施例中，第一动态寄存器和第二动态寄存器包括动态锁存器。

在一些实施例中，第一三态门和第二三态门采用互补型金属氧化物半导体场效应管(CMOS)实现。

本领域技术人员将理解，可以通过用诸如Verilog或VHDL的硬件描述语言(HDL)来实现根据本公开的集成电路。可以针对给定集成电路制造技术设计的单元库合成HDL描述，并可以出于定时、功率和其他原因修改，以获得最终的设计数据库，可以将最终的设计数据库传输到工厂以通过半导体制造系统生产集成电路。半导体制造系统可通过(例如在可包括掩膜的晶片上)沉积半导体材料、移除材料、改变所沉积材料的形状、(例如通过掺杂材料或利用紫外处理修改介电常数)对材料改性等等来生产集成电路。集成电路可以包括晶体管并还可以包括其他电路元件(例如，诸如电容器、电阻器、电感器等无源元件)以及晶体管和电路元件之间的互连。

图7示例性地示出了根据本公开的实施例的运算芯片和计算设备的示意图。

根据本公开的实施例，还提供一种运算芯片。参考图7，运算芯片704包括至少一个如前文中所述的集成电路702。在一些实施例中，该运算芯片704可以同时包括如前文所述的对栅极多晶硅图案进行共用的集成电路702和完全采用标准版图设计方案未作调整的其它数字集成电路或模拟集成电路。运算芯片704可以用于实现较为复杂的运算功能，例如可以实现某种算法(诸如散列算法)。本领域技术人员将理解，虽然图7中所示的运算芯片704是计算设备700的一部分，但运算芯片704也可以作为独立的部件单独使用。

根据本公开的实施例，还提供一种计算设备，其可以用于执行算法。参考图7，该计算设备700可以包括：至少一个如前文中所述的运算芯片704；控制芯片706；电源模块708；以及散热器710。其中，控制芯片706与至少一个运算芯片704耦接；电源模块708可用于向至少一个运算芯片704、控制芯片706提供电力；散热器710可用于给至少一个运算芯片704、控制芯片706和/或电源模块708散热。在优选的实施例中，计算设备700例如可以用于执行散列算法。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

如在此所使用的，词语″示例性的″意指″用作示例、实例或说明″，而不是作为将被精确复制的″模型″。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

另外，本文的描述可能提及了被″连接″在一起的元件或特征。如在此所使用的，除非另外明确说明，″连接″意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。

另外，仅仅为了参考的目的，还可以在本文中使用″第一″、″第二″等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语″第一″、″第二″和其它此类数字词语并没有暗示顺序或次序。

还应理解，″包括″一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

虽然已通过示例详细展示了本发明的一些具体实施例，但是本领域技术人员应当理解，上述示例仅意图是说明性的而不限制本发明的范围。本领域技术人员应该理解，上述实施例可以在不脱离本发明的范围和实质的情况下被修改。本发明的范围是通过所附的权利要求限定的。

Claims (14)

1.一种集成电路，其特征在于，所述集成电路包括：

设置在一列中的多个动态寄存器，所述多个动态寄存器具有各自的输入数据信号和输出数据信号，并且接收相同的控制信号，所述多个动态寄存器包括：设置在第一行中的第一动态寄存器和设置在与第一行相邻的第二行中的第二动态寄存器，其中，第一动态寄存器包括第一三态门，第二动态寄存器包括第二三态门，第一三态门包括第一场效应晶体管(FET)，第二三态门包括与第一FET具有相同极性的第二FET，第一FET与第二FET相邻，第一FET与第二FET使用跨第一行和第二行之间的第一边界连续延伸的第一多晶硅图案作为栅极端子以接收相同的第一控制信号。

2.根据权利要求1所述的集成电路，其中第一FET和第二FET为P型场效应晶体管或者N型场效应晶体管。

3.根据权利要求1所述的集成电路，其中所述多个动态寄存器还包括设置在第三行中的第三动态寄存器，第三行与第二行相邻，但不与第一行相邻，第三动态寄存器包括第三三态门，第二三态门还包括与第一FET具有相反极性的第三FET，第三三态门包括与第三FET具有相同极性的第四FET，第三FET与第四FET相邻，第三FET与第四FET使用跨第二行和第三行之间的第二边界连续延伸的第二多晶硅图案作为栅极端子以接收相同的第二控制信号，第二控制信号与第一控制信号互补。

4.根据权利要求3所述的集成电路，其中第一多晶硅图案与第二多晶硅图案在列方向上对准。

5.根据权利要求1-2中任一项所述的集成电路，其中第一三态门还包括第五FET，第二三态门还包括第三FET，第五FET和第三FET的极性与第一FET相反，第五FET和第三FET的栅极端子接收与第一控制信号互补的第二控制信号，第一FET的漏极端子与第五FET的漏极端子耦合在一起以提供第一动态寄存器的输出数据信号。

6.根据权利要求5所述的集成电路，其中第一三态门还包括第六FET和第七FET，第六FET的极性与第一FET相反，第七FET的极性与第一FET相同，第七FET的漏极端子耦合到第一FET的源极端子，第六FET的漏极端子耦合到第五FET的源极端子，第六FET和第七FET的栅极端子耦合在一起以接收第一动态寄存器的输入数据信号，第六FET的源极端子耦合到电源轨或接地轨中的一者，第七FET的源极端子耦合到电源轨或接地轨中的另一者。

7.根据权利要求6所述的集成电路，其中第一FET和第五FET的源极端子耦合在一起。

8.根据权利要求1所述的集成电路，其中第一三态门与第二三态门具有相同的逻辑电路图。

9.根据权利要求1所述的集成电路，其中第一FET和第二FET共用跨第一边界连续延伸的同一衬底区域。

10.根据权利要求1所述的集成电路，其中第一动态寄存器和第二动态寄存器共用电源轨或接地轨中的一者，所述电源轨或接地轨中的所述一者设置在第一边界处。

11.根据权利要求1所述的集成电路，其中第一动态寄存器和第二动态寄存器包括动态锁存器。

12.根据权利要求1所述的集成电路，其中第一三态门和第二三态门采用互补型金属氧化物半导体场效应管(CMOS)实现。

13.一种运算芯片，其特征在于，包括至少一个根据权利要求1至12中任意一项所述的集成电路。

14.一种计算设备，其特征在于，包括：

至少一个根据权利要求13所述的运算芯片；

控制芯片；

电源模块；和

散热器;

其中，所述控制芯片与所述至少一个运算芯片耦接并用于控制所述至少一个运算芯片的操作，

其中，所述电源模块用于向所述至少一个运算芯片和/或所述控制芯片提供电力，以及

其中，所述散热器用于给所述至少一个运算芯片、所述控制芯片和/或所述电源模块散热。