CN108122580A - 存储单元及其工作方法 - Google Patents
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Abstract
本发明的实施例公开了一种单元结构及其工作方法。该单元结构包括：第一单元，包括第一组晶体管和第一数据锁存器；第二单元，包括第二组晶体管和第二数据锁存器；读端口单元，包括多个p型晶体管；搜索线和互补搜索线，搜索线和互补搜索线用作单元结构的输入端；以及主线，主线用作单元结构的输出端，第一单元连接至第二单元，第一单元和第二单元两者连接至读端口单元。根据一些实施例，第一数据锁存器包括第一p型晶体管和第二p型晶体管、第一n型晶体管和第二n型晶体管。
Description
技术领域
本发明的实施例总体涉及集成电路领域，更具体地，涉及存储单元及其工作方法。
背景技术
随着CMOS技术接近其基本物理极限，集成电路(IC)设计业正面临前所未有的挑战。工艺可行性、泄漏功率和器件可靠性问题已成为严重的问题，使得传统器件缩小所带来的性能优势无效。
IC设计(例如，三维(3D)IC设计)中的主要关注点是确保可靠性和质量。老化和劣化引起的故障影响IC组件的可靠性和质量。已知故障机制的实例包括：(1)电迁移(EM)：互连线中的电子和金属原子的定向传输导致劣化和最终故障；(2)经时介电击穿(TDDB)：由于持续施加电场而导致的栅极氧化物的消耗可能导致栅极氧化物与衬底之间的电短路；(3)热载流子注入(HCI)：电子捕获足够的动能以克服对栅极氧化物层的阻挡并导致阈值电压偏移和性能劣化；(4)负偏置温度不稳定性(NBTI)：栅极氧化物层中捕获的空穴导致阈值电压偏移。负栅极电压和正栅极电压之间的切换导致性能劣化和从NBTI劣化中恢复；(5)应力迁移(SM)：由于各金属膨胀率之间的差异引起的机械应力导致故障；以及(6)热循环(TC)：在相对于环境温度的温度循环下，疲劳累积在氧化硅层中。
环形振荡器是包括奇数个逻辑门的器件，逻辑门的输出在表示真和假的两个电压电平之间振荡。逻辑门通常以链路附接，最后的逻辑门的输出被反馈回链路中的第一个逻辑门。高温是晶体管过早老化和劣化的一个原因。环形振荡器用作晶圆级温度传感器，通过利用振荡频率与温度之间的线性关系来监测晶体管老化。另外，可以使用环形振荡器来测试和测量由各种AC应力和DC应力(诸如PMOS HCI、PMOS BTI、NMOS HCI和NMOS BTI)导致的老化和劣化。
发明内容
根据本发明的一个方面，提供了一种用于降低负偏置温度不稳定性(NBTI)的单元结构，包括：第一单元，包括第一组晶体管和第一数据锁存器；第二单元，包括第二组晶体管和第二数据锁存器；读端口单元，包括多个p型晶体管；搜索线和互补搜索线，其中，所述搜索线和所述互补搜索线用作所述单元结构的输入端；以及主线，其中，所述主线用作所述单元结构的输出端；其中，所述第一单元可操作地连接至所述第二单元；其中，所述第一单元和所述第二单元两者可操作地连接至所述读端口单元。
根据本发明的另一个方面，提供了一种用于降低负偏置温度不稳定性(NBTI)的器件，包括：多个三态内容可寻址存储器(TCAM)单元，布置为N行和M列，其中，每个TCAM单元都包括主线和搜索线，其中，N至少为2，M至少为2，其中，每列中的TCAM单元的搜索线电连接在一起，其中，每行中的TCAM单元的主线电连接在一起；以及用于预放电使能的多个晶体管，其中，晶体管的数量等于行数，其中，所述多个晶体管的栅极电连接在一起，其中，所述晶体管的源极电连接至对应TCAM单元行的主线。
根据本发明的又一个方面，提供了一种用于降低三态内容可寻址存储器(TCAM)单元中的负偏置温度不稳定性(NBTI)的方法，所述方法包括：在所述单元中部署包括多个p型晶体管的读端口单元；将所述多个p型晶体管中的至少一个的栅极连接至搜索线，其中，所述搜索线用作所述单元的输入端；将所述p型晶体管中的至少一个的源极连接到主线，其中，所述主线用作所述单元的输出端；将所述搜索线的初始状态设定为逻辑高；以及将所述主线的初始状态设定为逻辑低。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A是根据一些实施例的三态内容可寻址存储器(TCAM)单元的示意图。
图1B是根据一些实施例的图1A中的TCAM单元的单元布局设计的示意图。
图2示出根据一些实施例的图1A中的TCAM单元的操作。
图3是根据一些实施例的TCAM单元的操作的示意图。
图4A是根据一些实施例的另一TCAM单元的示意图。
图4B是根据一些实施例的图4A中的TCAM单元的单元布局设计的示意图。
图5A是根据一些实施例的又一TCAM单元的示意图。
图5B是根据一些实施例的图5A中的TCAM单元的单元布局设计的示意图。
图6A是根据一些实施例的又一TCAM单元的示意图。
图6B是根据一些实施例的图6A中的TCAM单元的单元布局设计的示意图。
图7是根据一些实施例的示出用于降低TCAM单元中的负偏置温度不稳定性的方法的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或示例，用于实现主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
内容可寻址存储器(CAM)是在某些非常高速的搜索应用中使用的特殊类型的计算机存储器。根据一些实施例，CAM也被称为关联存储器、关联存储部或关联阵列。术语关联阵列更常用于编程数据结构的背景下。CAM将输入的搜索数据或标签与存储数据表进行比较，并且返回匹配数据的地址。在关联存储器的情况下，返回匹配数据。
因为CAM被设计为在单个操作中搜索其整个存储器，所以在几乎所有的搜索应用中，它比RAM快得多。然而，CAM有成本劣势。与具有简单存储单元的RAM芯片不同，完全并行CAM中的每个单独存储器位必须具有与其自身相关联的比较电路，以检测存储位与输入位之间的匹配。另外，数据字中的每个单元的匹配输出必须组合以产生完整的数据字匹配信号。附加电路增加了CAM芯片的物理尺寸，结果增加了制造成本。因为每个比较电路在每个时钟周期都是有效的，所以额外的电路也增加了功耗。因此，CAM仅用于通过使用成本较低的方法无法实现搜索速度的特定应用中。
二态CAM是使用完全由1和0构成的数据搜索字的最简单类型的CAM。三态CAM(TCAM)允许第三匹配状态，即，“X”或存储数据字中的一个或多个位“无关”，结果增加了搜索操作的灵活性。例如，三态CAM可能具有存储字“10XX0”，这将与四个搜索字“10000”、“10010”、“10100”和“10110”中的任一个匹配。由于内部存储器单元现在必须对三种可能的状态进行编码，而不是二态CAM中的两种，因此增加的搜索灵活性比二态CAM需要附加的成本。根据一些实施例，通常通过向每个存储器单元添加掩码位(“相关”或“无关”位)来实现这种附加状态。根据一些实施例，全息关联存储器使用复杂的数值表示为“无关”整合关联记忆提供数学模型。
取决于端子处的电压，MOSFET的操作可以分为三种不同的模式。例如，对于增强型n沟道MOSFET，三种工作模式为：(1)截止模式(也称为“亚阈值”或“弱反转”模式)，当VGS<Vth时，其中，VGS是栅极-源极偏置电压，并且Vth是器件导通的阈值电压；(2)三极管模式(也称为“线性”或“欧姆”模式)，当VGS>Vth并且VDS<(VGS-Vth)时；以及(3)饱和模式(也称为“有源”模式)，当VGS>Vth和VDS≥(VGS-Vth)时，其中，VDS是漏极-源极电压。饱和漏极电流Idsat是饱和模式下的漏极电流，线性漏极电流Idslin是线性或欧姆模式下的漏极电流。
热载流子注入(HCI)是MOSFET所呈现的效应，其中，载流子从硅衬底中的导电沟道注入栅极电介质(SiO2)中。偏置温度不稳定性(BTI)是影响在高温下受到负栅极电压的应力的MOSFET的另一种劣化现象。
图1A是根据一些实施例的TCAM单元100的示意图。根据一些实施例，TCAM单元1000包括第一单元1100、第二单元1200、第三单元1300。第一单元1100包括第一数据锁存器1110、第一传输门晶体管(PG0)1101和第二传输门晶体管(PG1)1106。第二单元1200包括第二数据锁存器1210、第三传输门晶体管(PG2)1201和第四传输门晶体管(PG3)1206。
根据一些实施例，第一数据锁存器1110包括第一上拉晶体管(PU0)1102、第二上拉晶体管(PU1)1103、第一下拉晶体管(PD0)1104和第二下拉晶体管(PD1)1105。根据一些实施例，第二数据锁存器1210包括第三上拉晶体管(PU2)1202、第四上拉晶体管(PU3)1203、第三下拉晶体管(PD2)1204和第四下拉晶体管(PD3)1205。根据一些实施例，第三单元1300包括第一读端口门(RPG1)晶体管1301和第二RPG2晶体管1304。第三单元1300还包括第一读端口数据(RPD1)晶体管1302和第二RPD2晶体管1303。根据一些实施例，第三单元1300是读端口单元。
根据一些实施例，晶体管1102、1103、1202、1203、1301、1302、1303和1304是p型晶体管，诸如平面p型场效应晶体管(PFET)或p型鳍式场效应晶体管(finFET)。根据一些实施例，晶体管1101、1104、1105、1106、1201、1204、1205和1206是n型晶体管，诸如平面n型场效应晶体管(NFET)或n型finFET。
根据一些实施例，晶体管1101和1106的栅极连接在一起，晶体管1201和1206的栅极连接在一起。晶体管1101和1201的源极连接在一起。晶体管1106和1206的源极连接在一起。晶体管1102(PU0)和1104(PD0)与晶体管1103(PU1)和1105(PD1)交叉连接以形成第一数据锁存器1110。类似地，晶体管1202(PU2)和1204(PD2)与晶体管1203(PU3)和1205(PD3)交叉连接以形成第二数据锁存器1210。晶体管1103(PU1)和1105(PD1)的栅极连接在一起并且连接至晶体管1102(PU0)和1104(PD0)以形成第一存储节点SN1，并且晶体管1102(PU0)和1104(PD0)的栅极连接在一起并且连接至晶体管1103(PU1)和1105(PD1)的漏极以形成第一互补存储节点SNB1。第二数据锁存器1210中的晶体管以与第一数据锁存器1110中相同的方式部署。
SN1连接至晶体管1101的漏极和晶体管1302的栅极，并且SNB1连接至晶体管1106的漏极。类似地，SN2连接至晶体管1201以及晶体管1303的栅极，并且SNB2连接至晶体管1206的漏极。晶体管1301的栅极连接至互补搜索线SLB，并且晶体管1304的栅极连接至搜索线SL。晶体管1302和1303的源极连接在一起并连接至主线ML，晶体管1301和1302的漏极连接在一起，并且晶体管1303和1304的漏极连接在一起。根据一些实施例，PMOS晶体管比NMOS展现出更大的BTI老化效应，结果，BTI效应是基于上拉网络的动态逻辑的挑战之一。
图1B是根据一些实施例的图1A中的TCAM单元100的单元布局设计102的示意图。根据一些实施例，如图1B所示，图1B示出形成在衬底(诸如块状硅半导体衬底)中和/或上的若干不同的有源区，其为晶体管PU0、PU1、PU2、PU3、PD0、PD1、PD2、PD3、PG0、PG1、PG2、PG3、RPG1、RPD1、RPD2和RPG2的相应部分。在其他实施例中，可以存在更多或更少的有源区，其可以用于控制用于电流匹配的晶体管的宽度。诸如图1B中的1601、1602、1603和1604的有源区沿X方向延伸，这也对应于操作期间晶体管的电流流动的方向。描绘为跨单元布局的边界的有源区可以由相邻单元的晶体管共用。图1B还示出p掺杂阱PP和n掺杂阱NP之间的边界。如图1A所讨论的N型晶体管可以形成在p掺杂阱PP中，并且如图1A所讨论的p型晶体管可以形成在n掺杂阱NP中。有源区在衬底中可以是平面的，以形成平面FET和/或在衬底中可以是鳍状以形成finFET。
根据一些实施例，诸如1601、1602、1603和1604的有源区形成晶体管PD0、PG0、PG2和PD2中的每一个的源极区域、沟道区域和漏极区域。一个有源区形成晶体管PU0的源极区域、沟道区域和漏极区域，另一个有源区形成晶体管PU2的源极区域、沟道区域和漏极区域。晶体管PU0和PU2的有源区可以沿纵轴基本对准。一个有源区形成晶体管PU1和PU3中的每一个的源极区域、沟道区域和漏极区域。一个有源区形成晶体管PG1、PD1、PD3和PG3中的每一个的源极区域、沟道区域和漏极区域。诸如1801、1802、1803和1804的有源区形成晶体管RPG1、RPD1、RPD2和RPG2中的每一个的源极区域、沟道区域和漏极区域。晶体管RPG1、RPD1、RPD2和RPG2的形成工艺可以不同于晶体管PD0、PD1、PD2、PD3、PG0、PG1、PG2和PG3的形成工艺，使得例如晶体管PD1的阈值电压高于晶体管RPD1的阈值电压，例如差值大于30mV。
根据一些实施例，图1B还示出了十个不同的栅极结构1901、1902、1903、1904、1905、1906、1907、1908、1909和1910，栅极结构可以包括栅极电介质，同时诸如掺杂的多晶硅、金属和/或硅化物的导电材料位于栅极电介质上方。如图1B所示，栅极结构沿Y方向延伸。晶体管PD0和PU0共用晶体管PD0的相应沟道区域上方的公共栅极结构。根据一些实施例，搜索端口RPG1、RPG2、RPD1和RPD2是不同于PG和PD晶体管的PMOS晶体管。根据一些实施例，当PMOS晶体管比NMOS晶体管更强时，实现搜索操作的提高的性能。根据一些实施例，晶体管PG0在其沟道区域上方具有栅极结构，并且栅极结构可以由相邻单元中的另一晶体管共用。晶体管PG2在其沟道区域上方具有栅极结构，并且栅极结构可以由相邻单元中的另一晶体管共用。晶体管PD2和PU2共用晶体管PD2和PU2的相应沟道区域上方的公共栅极结构。晶体管PU1、PD1和RPD1共用晶体管PU1、PD1和RPD1的相应沟道区域上方的公共栅极结构。晶体管PU3、PD3和RPD2共用晶体管PU3、PD3和RPD2的相应沟道区域上方的公共栅极结构。晶体管PG1在其沟道区域上方具有栅极结构，晶体管PG3在其沟道区域上方具有栅极结构。晶体管RPG1在其沟道区域上方具有栅极结构，晶体管RPG2在其沟道区域上方具有栅极结构。
如上面关于图1A所讨论的，根据一些实施例，第一存储节点接触件SN1将晶体管PD0的漏极、晶体管PG0的源极/漏极区域、晶体管PU0的漏极以及晶体管PU1、PD1和RPD1公共栅极结构连接在一起。第一存储节点接触件SN1可以包括介于晶体管PU0的有源区与晶体管PU1、PD1和RPD1的公共栅极结构之间的对接接触件。第一互补存储节点接触件SNB1将晶体管PD1的漏极、晶体管PG1的源极/漏极区域、晶体管PU1的漏极以及晶体管PU0和PD0的公共栅极结构连接在一起。第一互补存储节点接触件SNB1可以包括介于晶体管PU1的有源区与晶体管PU0和PD0的公共栅极结构之间的对接接触件。第二存储节点接触件SN2将晶体管PD2的漏极、晶体管PG2的源极/漏极区域、晶体管PU2的漏极以及晶体管PU3、PD3和RPD2的公共栅极结构连接在一起。第二存储节点接触件SN2可以包括介于晶体管PU2的有源区与晶体管PU3、PD3和RPD2的公共栅极结构之间的对接接触件。第二互补存储节点接触件SNB2将晶体管PD3的漏极、晶体管PG3的源极/漏极区域、晶体管PU3的漏极以及晶体管PU2和PD2的公共栅极结构连接在一起。第二互补存储节点接触件SNB2可以包括介于晶体管PU3的有源区与晶体管PU2和PD2的公共栅极结构之间的对接接触件。相应接触件(无编号)将晶体管RPD1和RPG1的有源区连接在一起并且将晶体管RPD2和RPG2的有源区连接在一起。
图2是根据一些实施例的图1A的TCAM单元100的操作的示图。根据一些实施例，搜索线SL和互补搜索线SLB(反相搜索线)两者都用作单元结构的输入端，并且主线ML用作单元结构的输出端。根据一些实施例，当RPG2和RPG1中的一个开路时，SL和SLB中的一个变低，另一个保持高。如果RPG2的栅极变低，并且RPD2的栅极变高，则ML不被充电。如果RPG2的栅极变低，并且RPD2的栅极变低，则ML放电。如果ML在搜索操作中保持为低，则意味着“匹配”。另一方面，如果ML被充电至高，则意味着“不匹配”。初始，单元处于备用状态。为了缓解NBTI效应，ML的初始值被设定为低(L)，SL的初始值被设定为高(H)。以晶体管RPD1为例，在这种情况下，即使RPD1的栅极为L，也仅从源极侧偏置Vth，使得NBTI效应足够小，不足为虑。作为比较，如果在备用状态时将ML初始设定为高，则从源极侧和漏极侧偏置VDD。当在时刻t处，在搜索线SL和SLB上进行输入时，输出端ML上存在输出。图2示出从0失配、1位失配、...至全部失配的ML上的波形。波形在恒定的电压电平下全部饱和，失配次数决定其饱和的速度。根据一些实施例，当找不到搜索线值时，则存在“失配”，否则，如果找到搜索线值，则存在“匹配”。
图3是根据一些实施例的TCAM单元矩阵的操作的示意图。根据一些实施例，如图3所示，图1A中所示的多个TCAM单元可以布置为N×M矩阵。存在N条主线，ML[0]至ML[N-1]，并且存在M个搜索线对，SL_pair[0]至SL_pair[M-1]。在每个栅格点[I，J]处，定位TCAM单元[I，J]。附加地存在N个预放电使能晶体管3M0、3M1、...至3M[N-1]，其中，所有N个预放电使能晶体管的栅极都连接在一起。对于每个预放电使能晶体管K，存在对应的放大器ML[K]和对应的输出端ML_out[K]。类似于图2中关于缓解NBTI效应的讨论，当TCAM单元布置为N×M矩阵时，ML[0]至ML[N-1]全部被设定为“L”，使得即使RPD0为“L”，NBTI效应也被缓解。
图4A是根据一些实施例的另一TCAM单元400的示意图。根据一些实施例，图4A中的单元结构与图1A中的结构类似，区别在于图1A中的传输门晶体管PG0和PG1是n型晶体管1101和1106，而在图4A中，传输门晶体管PG0和PG1是P型晶体管1101P和1106P。类似地，图1A中的n型传输门晶体管1201(PG2)和1206(PG3)被图4A中的p型晶体管1201P和1206P替代。这种设计变化的一个方面在于，它允许NP和PP阱的合并，如下面关于图4B所讨论的。为了简洁起见，这里不重复对与图1B的结构相同的图4A的结构的描述。
图4B是根据一些实施例的图4A中的TCAM单元的单元布局设计402的示意图。本领域普通技术人员将容易理解如何修改图1B中的单元布局以对应于图4B中的单元布局。在图4B中，由于用p型晶体管1101P、1106P、1201P和1206P代替n型晶体管1101、1106、1201和1206的事实，所以图1B中的右侧NP阱和右侧PP阱合并成一个PP阱。结果，单元尺寸减小，整体信号效率提高，制造成本降低。
图5A是根据一些实施例的又一TCAM单元500的示意图。根据一些实施例，图5A中的单元结构与图1A中的结构类似，不同之处在于，在图5A中，SN1连接至晶体管1301的栅极而不是如图1A连接至晶体管1302的栅极。类似地，SN2连接至晶体管1304而不是如图1A连接至晶体管1303的栅极。这种改变提供了单元布局设计变化，如下面参考图5B进一步详细讨论的。
图5B是根据一些实施例的图5A中的TCAM单元500的单元布局设计502的示意图。本领域普通技术人员将容易理解如何修改图1B中的单元布局以对应于图5B中的单元布局。总之，5701连接RPD1和PU1的栅极，并且5704连接RPD2和PD3的栅极。与图1B比较，1802连接RPD1和PD1的栅极，并且1803连接RPD2和PU3的栅极。
图6A是根据一些实施例的又一TCAM单元600的示意图。根据一些实施例，图6A中的单元结构与图4A中的结构类似，不同之处在于，在图6A中，SN1连接至晶体管1301的栅极而不是如图4A连接至晶体管1302的栅极。类似地，SN2连接至晶体管1304而不是如图4A连接至晶体管1303的栅极。这种改变允许改变电池设计布局，如下面参考图6B所讨论的。
图6B是根据一些实施例的图6A中的TCAM单元的单元布局设计的示意图。本领域普通技术人员将容易理解如何修改图4B中的单元布局以对应于图6B中的单元布局。总之，6701连接RPD1和PU1的栅极，并且6704连接RPD2和PD3的栅极。与图4B比较，4702连接RPD1和PD1的栅极，并且4703连接RPD2和PU3的栅极。
图7是根据一些实施例的示出用于降低TCAM单元中的负偏置温度不稳定性的方法的流程图。如图7所示，在操作701中，在TCAM单元中部署包括多个p型晶体管的读端口单元。在操作702中，p型晶体管中的至少一个的栅极连接至用作单元的输入端的搜索线。在操作703中，p型晶体管中的至少一个的源极连接至用作单元的输出端的主线。在操作704中，将搜索线的初始状态设定为逻辑高。在操作705中，将主线的初始状态设定为逻辑低。
根据一些实施例，公开了一种单元结构。该单元结构包括：第一单元，包括第一组晶体管和第一数据锁存器；第二单元，包括第二组晶体管和第二数据锁存器；读端口单元，包括多个p型晶体管；搜索线和互补搜索线，搜索线和互补搜索线用作单元结构的输入端；以及主线，主线用作单元结构的输出端，第一单元连接至第二单元，第一单元和第二单元两者连接至读端口单元。根据一些实施例，第一数据锁存器包括第一p型晶体管和第二p型晶体管、第一n型晶体管和第二n型晶体管。根据一些实施例，第二数据锁存器包括第三p型晶体管和第四p型晶体管、第三n型晶体管和第四n型晶体管。根据一些实施例，第一p型晶体管和第一n型晶体管的栅极连接在一起，第二p型晶体管和第二n型晶体管的栅极连接在一起，第一p型晶体管的漏极和第一n型晶体管的源极连接在一起，并且还连接至第二p型晶体管和第二n型晶体管的栅极以形成第一存储节点，第二p型晶体管的漏极和第二n型晶体管的源极连接在一起，并且还连接至第一P型晶体管和第一n型晶体管的栅极以形成第一互补存储节点。
根据一些实施例，第三p型晶体管和第三n型晶体管的栅极连接在一起，第四p型晶体管和第四n型晶体管的栅极连接在一起，第三p型晶体管的漏极和第三n型晶体管的源极连接在一起，并且还连接至第四p型晶体管和第四n型晶体管的栅极以形成第二存储节点，第四p型晶体管的漏极和第四n型晶体管的源极连接在一起，并且还连接至第三P型晶体管和第三n型晶体管的栅极以形成第二互补存储节点。根据一些实施例，读端口包括四个p型读端口晶体管。根据一些实施例，第二p型读端口晶体管的栅极连接至第一存储节点，第三p型读端口晶体管的栅极连接至第二存储节点，第一p型读端口晶体管的栅极连接至互补搜索线，并且第四p型读端口晶体管的栅极连接至搜索线。
根据一些实施例，第一组晶体管包括两个n型晶体管，并且第二组晶体管包括两个n型晶体管。根据一些实施例，第一组的n型晶体管的栅极连接在一起，第二组的n型晶体管的栅极连接在一起。根据一些实施例，第一组的第一n型晶体管和第二组的第一n型晶体管的源极连接在一起，第一组的第二n型晶体管和第二组的第二n型晶体管的源极连接在一起。根据一些实施例，第一组的第一n型晶体管的漏极连接至第一存储节点，其中，第一组的第二n型晶体管的漏极连接至第一互补存储节点。根据一些实施例，第二组的第一n型晶体管的漏极连接至第二存储节点，第二组的第二n型晶体管的漏极连接至第二互补存储节点。根据一些实施例，第一组晶体管包括两个p型晶体管，并且第二组晶体管包括两个p型晶体管。根据一些实施例，第一p型读端口晶体管的栅极连接至第一存储节点，第四p型读端口晶体管的栅极连接至第二存储节点，第一p型读端口晶体管的栅极连接至互补搜索线，并且第四p型读端口晶体管的栅极连接至搜索线。
根据一些实施例，公开了另一种器件。该器件包括：多个TCAM单元，布置为多行和多列，每个TCAM单元都包括主线和搜索线，行数至少为2，列数至少为2，每列中的TCAM单元的搜索线电连接在一起，每行中的TCAM单元的主线电连接在一起；以及用于预放电使能的多个晶体管，晶体管的数量等于行数，多个晶体管的栅极电连接在一起，晶体管的源极电连接至TCAM单元的对应行的主线。
根据一些实施例，行数为三。根据一些实施例，行列数为三。根据一些实施例，行数为四。根据一些实施例，列数为四。
根据一些实施例，公开了一种用于降低TCAM单元中的NBTI的方法。该方法包括：在单元中部署包括多个p型晶体管的读端口单元；将p型晶体管中的至少一个的栅极连接至搜索线，其中，搜索线用作单元的输入端；将p型晶体管中的至少一个的源极连接至主线，其中，主线用作单元的输出端；将搜索线的初始状态设定为逻辑高；以及将主线的初始状态设定为逻辑低。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
Claims (10)
1.一种用于降低负偏置温度不稳定性(NBTI)的单元结构，包括：
第一单元，包括第一组晶体管和第一数据锁存器；
第二单元，包括第二组晶体管和第二数据锁存器；
读端口单元，包括多个p型晶体管；
搜索线和互补搜索线，其中，所述搜索线和所述互补搜索线用作所述单元结构的输入端；以及
主线，其中，所述主线用作所述单元结构的输出端；
其中，所述第一单元可操作地连接至所述第二单元；
其中，所述第一单元和所述第二单元两者可操作地连接至所述读端口单元。
2.根据权利要求1所述的单元结构，其中，所述第一数据锁存器包括第一p型晶体管和第二p型晶体管以及第一n型晶体管和第二n型晶体管。
3.根据权利要求2所述的单元结构，其中，所述第二数据锁存器包括第三p型晶体管和第四p型晶体管、第三n型晶体管和第四n型晶体管。
4.根据权利要求3所述的单元结构，
其中，所述第一p型晶体管的栅极和所述第一n型晶体管的栅极连接在一起，所述第二p型晶体管的栅极和所述第二n型晶体管的栅极连接在一起，
其中，所述第一p型晶体管的漏极与所述第一n型晶体管的源极连接在一起，并且还连接至所述第二p型晶体管的栅极和所述第二n型晶体管的栅极以形成第一储存节点，
其中，所述第二p型晶体管的漏极与所述第二n型晶体管的源极连接在一起，并且还连接至所述第一p型晶体管的栅极和所述第一n型晶体管的栅极以形成第一互补存储节点。
5.根据权利要求4所述的单元结构，
其中，所述第三p型晶体管的栅极和所述第三n型晶体管的栅极连接在一起，所述第四p型晶体管的栅极和所述第四n型晶体管的栅极连接在一起，
其中，所述第三p型晶体管的漏极与所述第三n型晶体管的源极连接在一起，并且还连接至所述第四p型晶体管的栅极和所述第四n型晶体管的栅极以形成第二储存节点，
其中，所述第四p型晶体管的漏极与所述第四n型晶体管的源极连接在一起，并且还连接至所述第三p型晶体管的栅极和所述第三n型晶体管的栅极以形成第二互补储存节点。
6.根据权利要求5所述的单元结构，其中，所述读端口包括四个p型读端口晶体管。
7.一种用于降低负偏置温度不稳定性(NBTI)的器件，包括：
多个三态内容可寻址存储器TCAM单元，布置为N行和M列，
其中，每个TCAM单元都包括主线和搜索线，
其中，N至少为2，M至少为2，
其中，每列中的TCAM单元的搜索线电连接在一起，
其中，每行中的TCAM单元的主线电连接在一起；以及
用于预放电使能的多个晶体管，其中，晶体管的数量等于行数，其中，所述多个晶体管的栅极电连接在一起，其中，所述晶体管的源极电连接至对应TCAM单元行的主线。
8.根据权利要求7所述的器件，其中，所述多个晶体管中的每个的源极都电连接至放大器。
9.一种用于降低三态内容可寻址存储器(TCAM)单元中的负偏置温度不稳定性(NBTI)的方法，所述方法包括：
在所述单元中部署包括多个p型晶体管的读端口单元；
将所述多个p型晶体管中的至少一个的栅极连接至搜索线，其中，所述搜索线用作所述单元的输入端；
将所述p型晶体管中的至少一个的源极连接到主线，其中，所述主线用作所述单元的输出端；
将所述搜索线的初始状态设定为逻辑高；以及
将所述主线的初始状态设定为逻辑低。
10.根据权利要求9所述的方法，还包括：
将包括第一组晶体管和第一数据锁存器的第一单元连接至所述读端口单元；并且
将包括第二组晶体管和第二数据锁存器的第二单元连接至所述第一单元和所述读端口单元。
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