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CN116960086A - 半导体元件结构及其制备方法 - Google Patents

半导体元件结构及其制备方法 Download PDF

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CN116960086A
CN116960086A CN202211665084.1A CN202211665084A CN116960086A CN 116960086 A CN116960086 A CN 116960086A CN 202211665084 A CN202211665084 A CN 202211665084A CN 116960086 A CN116960086 A CN 116960086A
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CN
China
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silicon
mask layer
semiconductor die
device structure
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Application number
CN202211665084.1A
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English (en)
Inventor
杨圣辉
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Nanya Technology Corp
Original Assignee
Nanya Technology Corp
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Publication date
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Abstract

本公开提供一种半导体元件结构及其制备方法，该半导体元件结构包括设置于一第一半导体晶粒之上的一硅层，和设置于该硅层之上的一第一掩膜层。该半导体元件结构也包括设置于该第一掩膜层之上的一第二半导体晶粒，和穿过该硅层和该第一掩膜层的一硅穿孔。该硅穿孔的一底表面大于该硅穿孔的一顶表面，且该硅穿孔的该顶表面大于位于该硅穿孔的该顶表面和该底表面之间且平行于该顶表面和该底表面的一剖面。

Description

半导体元件结构及其制备方法
技术领域
本申请案主张美国第17/730,342号专利申请案的优先权(即优先权日为“2022年4月27日”)，其内容以全文引用的方式并入本文中。
本公开是关于一种半导体元件结构及其制备方法。特别是关于一种具有复合瓶状硅穿孔的半导体元件结构及其制备方法。
背景技术
半导体元件对于许多现代应用至关重要。随着电子技术的进步，半导体元件的尺寸越来越小的同时，也提供更多的功能且包括更大量的集成电路。由于半导体元件的小型化，执行不同功能的各种类型和尺寸的半导体元件被整合并封装到单一模块中。此外，实行多种制造操作以将各种类型的半导体元件整合在一起。
然而，半导体元件的制造和整合涉及许多复杂的步骤和操作。半导体元件中的整合变得越来越复杂。半导体元件在制造和整合上复杂性的增加可能引起缺陷，例如导电元件之间的信号干扰。因此，需要持续改进半导体元件的结构和制造制程，才能解决所述缺陷并提升性能。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不形成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例中提供一种半导体元件结构。该半导体元件结构包括设置于一第一半导体晶粒之上的一硅层，和设置于该硅层之上的一第一掩膜层。该半导体元件结构也包括设置于该第一掩膜层之上的一第二半导体晶粒，和穿过该硅层和该第一掩膜层的一硅穿孔。该硅穿孔的一底表面大于该硅穿孔的一顶表面，且该硅穿孔的该顶表面大于位于该硅穿孔的该顶表面和该底表面之间且平行于该顶表面和该底表面的一剖面。
在一实施例中，该硅穿孔与该第一半导体晶粒中的一第一导电衬垫和该第二半导体晶粒中的一第二导电衬垫直接接触。在一实施例中，该半导体元件结构更包括设置于该第一半导体晶粒中且邻接该第一导电衬垫的一第三导电衬垫，和设置于该第二半导体晶粒中且邻接该第二导电衬垫的一第四导电衬垫，其中该第一半导体晶粒中的该第三导电衬垫和该第一导电衬垫之间的一横向距离大于该第二半导体晶粒中的该第四导电衬垫和该第二导电衬垫之间的一横向距离。在一实施例中，该半导体元件结构更包括设置于该第一掩膜层和该第二半导体晶粒之间的一第二掩膜层，其中该第一掩膜层和该第二掩膜层包括不同的材料。
在一实施例中，该第二掩膜层的一侧壁相对于该第一掩膜层的一侧壁倾斜。在一实施例中，该半导体元件结构更包括覆盖该第二掩膜层的该侧壁、该第一掩膜层的该侧壁、和该硅层的一较高侧壁的一保护层，其中该硅层的该较高侧壁与该第一掩膜层的该侧壁实质上对齐。在一实施例中，该硅穿孔更包括一导电层和覆盖该导电层的多个侧壁和一底表面的一障壁层，其中该障壁层与该第一半导体晶粒直接接触。此外，该硅穿孔包括覆盖该障壁层的多个侧壁的一衬层。
本公开的另一实施例提供一种半导体元件结构。该半导体元件结构包括设置于一第一半导体晶粒之上的一硅层，和设置于该硅层之上的一第一掩膜层。该半导体元件结构也包括设置于该第一掩膜层之上的一第二掩膜层，和设置于该第二掩膜层之上的一第二半导体晶粒。该半导体元件结构更包括穿过该硅层、该第一掩膜层、和该第二掩膜层以电性连接该第一半导体晶粒和该第二半导体晶粒的一硅穿孔。该硅穿孔具有被该第一掩膜层和该硅层的一较高部分围绕的一瓶颈状部分，且该硅穿孔和该第一半导体晶粒之间的一界面区域大于该硅穿孔和该第二半导体晶粒之间的一界面区域。
在一实施例中，该第一半导体晶粒具有一第一临界尺寸，且该第二半导体晶粒具有一第二临界尺寸，且该第一临界尺寸大于该第二临界尺寸。在一实施例中，该硅穿孔更包括被该第二掩膜层围绕的一顶部，和被该硅层的一较低部分围绕的一底部，其中该硅穿孔的该瓶颈状部分夹在该硅穿孔的该顶部和该底部之间，且该硅穿孔的该顶部具有一锥形轮廓(tapered profile)，其朝向该硅穿孔的该瓶颈状部分渐缩。
在一实施例中，该硅穿孔的该底部具有圆形且凸出的顶角(rounded and convextop corners)。在一实施例中，该硅穿孔的该瓶颈状部分和该顶部通过一保护层与该第一掩膜层、该第二掩膜层、和该硅层的该较高部分分隔。在一实施例中，该硅穿孔的该底部与该硅层的该较低部分直接接触。在一实施例中，该保护层包括氧化铝。
本公开的又一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一硅层于一第一半导体晶粒之上，和形成一第一掩膜层于该硅层之上。该制备方法也包括形成穿过该第一掩膜层的一第一开口并形成穿过该硅层的一第二开口，和沉积一保护层于该第一掩膜层之上。该保护层延伸以覆盖该第一掩膜层的一侧壁和该硅层的一较高侧壁。该制备方法更包括通过使用该保护层作为一掩膜来蚀刻该硅层以底切该硅层的一较高部分，从而形成一扩大的第二开口。此外，该制备方法包括以一硅穿孔填充该第一开口和该扩大的第二开口，和形成一第二半导体晶粒于该硅穿孔之上。
在一实施例中，该制备方法更包括形成一第二掩膜层于该第一掩膜层之上，和在形成穿过该第一掩膜层的该第一开口之前，形成穿过该第二掩膜层的一第三开口。在一实施例中，在形成穿过该硅层的该第二开口期间，蚀刻该第二掩膜层以形成一扩大的第三开口，且该扩大的第三开口具有一锥形轮廓，其朝向该第一开口渐缩。
在一实施例中，该保护层的制作技术包括一非共形沉积制程。在一实施例中，该制备方法更包括在形成该硅穿孔之前移除该保护层。在一实施例中，该硅层的该较高部分覆盖该硅穿孔的一底部。
本发明提供了一种半导体元件结构及其制备方法的实施例。在一些实施例中，半导体元件结构包括硅穿孔。硅穿孔的底表面大于硅穿孔的顶表面，且硅穿孔的顶表面大于位于硅穿孔的顶表面和底表面之间且平行于顶表面和底表面的一剖面。因此，硅穿孔可用以在垂直方向电性连接具有不同设计规则(例如，不同的图案密度或不同的临界尺寸)的两个半导体晶粒(或半导体晶圆)。其结果，可以增加功能密度(亦即，每芯片区域内连线元件的数量)，从而提供像是增加生产效率、降低成本、和改善性能等好处。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。形成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
本公开各方面可配合以下图式及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
图1例示本公开一些实施例的半导体元件结构的剖面图。
图2例示本公开一些实施例的图1的局部放大图。
图3例示本公开一些实施例的经修改的半导体元件结构的剖面图。
图4例示本公开一些实施例的图3的局部放大图。
图5例示本公开一些实施例的半导体元件结构的制备方法流程图。
图6例示本公开一些实施例的在形成半导体元件结构期间形成硅层于第一半导体晶粒之上的中间阶段剖面图。
图7例示本公开一些实施例的在形成半导体元件结构期间依序形成第一掩膜层和第二掩膜层于硅层之上的中间阶段剖面图。
图8例示本公开一些实施例的在形成半导体元件结构期间形成开口于第二掩膜层中的中间阶段剖面图。
图9例示本公开一些实施例的在形成半导体元件结构期间形成开口于第一掩膜层中的中间阶段剖面图。
图10例示本公开一些实施例的在形成半导体元件结构期间形成开口于硅层中的中间阶段剖面图。
图11例示本公开一些实施例的在形成半导体元件结构期间沉积保护层的中间阶段剖面图。
图12例示本公开一些实施例的在形成半导体元件结构期间使用保护层作为掩膜来蚀刻硅层的中间阶段剖面图。
图13例示本公开一些实施例的在形成半导体元件结构期间移除保护层的中间阶段剖面图。
图14例示本公开一些实施例的在形成半导体元件结构期间形成内衬材料(liningmaterial)于第一掩膜层的开口中的中间阶段剖面图。
图15例示本公开一些实施例的在形成半导体元件结构期间蚀刻内衬材料以形成衬层的中间阶段剖面图。
图16例示本公开一些实施例的在形成半导体元件结构期间形成障壁材料于衬层之上的中间阶段剖面图。
图17例示本公开一些实施例的在形成半导体元件结构期间形成导电材料于障壁材料之上的中间阶段剖面图。
图18例示本公开一些实施例的在形成半导体元件结构期间平坦化导电材料和障壁材料以形成硅穿孔的中间阶段剖面图。
图19例示本公开一些实施例的在形成半导体元件结构期间形成内衬材料于保护层之上的中间阶段剖面图。
图20例示本公开一些实施例的在形成经修过的半导体元件结构期间蚀刻内衬材料以形成衬层的中间阶段剖面图。
图21例示本公开一些实施例的在形成经修过的半导体元件结构期间形成障壁材料于衬层之上的中间阶段剖面图。
图22例示本公开一些实施例的在形成经修过的半导体元件结构期间形成导电材料于障壁材料之上的中间阶段剖面图。
图23例示本公开一些实施例的在形成经修过的半导体元件结构期间平坦化导电材料和障壁材料以形成硅穿孔的中间阶段剖面图。
其中，附图标记说明如下：
10：方法
100：半导体元件结构
101：半导体基板
103：介电层
105：导电衬垫
105a：导电衬垫
105b：导电衬垫
105c：导电衬垫
105d：导电衬垫
110：第一半导体晶粒
111：硅层
111L：较低部分
111U：较高部分
113：第一掩膜层
115：第二掩膜层
117：图案化掩膜
120：开口
130：开口
130’：开口
140：开口
150：开口
150’：开口
161：保护层
161’：保护层
163：内衬材料
163’：衬层
165：障壁材料
165’：障壁层
167：导电材料
167a：较低导体
167b：石墨烯层
167b’：石墨烯层
167c：较高导体层
167c’：较高导体
168：复合导体
169：复合硅穿孔
169a：顶部
169b：瓶颈状部分
169c：底部
169B：底表面
169T：顶表面
171：半导体基板
173：介电层
175：导电衬垫
175a：导电衬垫
175b：导电衬垫
175c：导电衬垫
175d：导电衬垫
175e：导电衬垫
177：图案化掩膜
180：第二半导体晶粒
200：半导体元件结构
263：内衬材料
263’：衬层
265：障壁材料
265’：障壁层
267a：较低导体
267b：石墨烯层
267b’：石墨烯层
267c：较高导体层
267c’：较高导体
268：复合导体
269：复合硅穿孔
269a：顶部
269b：瓶颈状部分
269c：底部
269B：底表面
269T：顶表面
C：顶角
CS：剖面
D1：横向距离
D2：横向距离
I-I’：虚线
II-II’：虚线
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
S29：步骤
SW1：侧壁
SW2：侧壁
USW：较高侧壁
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
W6：宽度
θ：夹角
具体实施方式
以下揭示提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可能包括第一个部件与第二个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。此外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间的关系。
此外，本文用到与空间相关的用词，例如：“在…下方”、“下方”、“较低的”、“之上”、“较高的”、及其类似的用词系为了便于描述图式中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖图式所描绘的方位之外的使用中或操作中的元件的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
图1例示本公开一些实施例的半导体元件结构100的剖面图。如图1所示，半导体元件结构100包括第一半导体晶粒110、设置在第一半导体晶粒110之上的硅层111、设置在硅层111之上的第一掩膜层113、设置在第一掩膜层113之上的第二掩膜层115、以及设置在第二掩膜层115之上的第二半导体晶粒180。
在一些实施例中，第一半导体晶粒110包括半导体基板101、设置在半导体基板101之上的介电层103、以及设置在介电层103中的多个导电衬垫105a、105b、和105c。在一些实施例中，导电衬垫105a、105b、105c、和105d被设置成面对硅层111。与第一半导体晶粒110相似，第二半导体晶粒180包括半导体基板171、介电层173、和设置在介电层173中的多个导电衬垫175a、175b、175c、175d、和175e。在一些实施例中，导电衬垫175a、175b、175c、175d、和175e被设置成面对第二掩膜层115。
依然参照图1，根据一些实施例，半导体元件结构100也包括穿过硅层111、第一掩膜层113、和第二掩膜层115的复合硅穿孔169。在一些实施例中，复合硅穿孔169电性连接第一半导体晶粒110中的导电衬垫105d和第二半导体晶粒180中的导电衬垫175d。在一些实施例中，复合硅穿孔169设置于排除区域(keep-out zone)，其用于定义没有放置主动元件的区域。
在一些实施例中，复合硅穿孔169包括复合导体168、围绕复合导体168的障壁层165’、和围绕障壁层165’的衬层163’。在一些实施例中，障壁层165’覆盖复合导体168的底表面和侧壁，且衬层163’覆盖障壁层165’的侧壁。在一些实施例中，障壁层165’和衬层163’与导电衬垫105d直接接触，且复合导体168通过障壁层165’与导电衬垫105d分隔。在一些实施例中，复合导体168具有瓶状轮廓(bottle-shaped profile)，包括较低导体167a、设置在较低导体167a上的石墨烯层167b’、以及在石墨烯层167b’中的较高导体167c’。
此外，根据一些实施例，复合硅穿孔169具有瓶状轮廓，如图1所示。此外，根据一些实施例，第二掩膜层115的侧壁SW2相对于第一掩膜层113的侧壁SW1倾斜，且第一掩膜层113的侧壁SW1与硅层111的较高侧壁USW实质上对齐。在本公开的上下文中，用词“实质上”意味着较佳为至少90％、更佳为95％、进一步更佳为98％、且最佳为99％。
此外，根据一些实施例，第一半导体晶粒110的临界尺寸大于第二半导体晶粒180的临界尺寸。在一些实施例中，第二半导体晶粒180的图案密度大于第一半导体晶粒110的图案密度。在一些实施例中，直接接触复合硅穿孔169的导电衬垫105d具有宽度W1，直接接触复合硅穿孔169的导电衬垫175d具有宽度W2，且宽度W1大于宽度W2。在一些实施例中，第一半导体晶粒110中两个相邻导电衬垫105之间的横向距离(间隔)大于第二半导体晶粒180中两个相邻导电衬垫175之间的横向距离。例如，两个相邻的导电衬垫105c和105d之间的横向距离D1大于两个相邻的导电衬垫175c和175d之间的横向距离D2。由于复合硅穿孔169具有瓶状轮廓，复合硅穿孔169可用以电性连接具有不同设计规则(例如，不同的图案密度或不同的临界尺寸)的第一半导体晶粒110和第二半导体晶粒180。例如，具有较大宽度W1的导电衬垫105d接触复合硅穿孔169的较宽底部，而具有较小宽度W2的导电衬垫175d接触复合硅穿孔169的较窄上部。
根据一些实施例，图2是图1的局部放大图。图2显示出复合硅穿孔169及其周围。在一些实施例中，复合硅穿孔169包括顶部169a、底部169c、和夹在顶部169a和底部169c之间的瓶颈状(bottle-neck shaped)部分169b。顶部169a和瓶颈状部分169b的边界由虚线I-I’表示，瓶颈状部分169b和底部169c的边界由虚线II-II’表示。在一些实施例中，复合硅穿孔169具有底部宽度W3(亦即，底部169c的最底部宽度)和顶部宽度W4(亦即，顶部169a的最顶部宽度)，且底部宽度W3大于顶部宽度W4。参照图1和图2，复合硅穿孔169的底部169c接触具有较大宽度W1的导电衬垫105d，而复合硅穿孔169的顶部169a接触具有较小宽度W2的导电衬垫175d。因此，复合硅穿孔169可用以电性连接具有不同设计规则(例如，衬垫宽度/间隔宽度)的第一半导体晶粒110和第二半导体晶粒180。
在一些实施例中，第二掩膜层115围绕复合硅穿孔169的顶部169a，且复合硅穿孔169的顶部169a具有朝向瓶颈状部分169b渐缩的锥形轮廓。换句话说，复合硅穿孔169的顶部169a的宽度沿着由下而上的方向逐渐增加。在一些实施例中，第一掩膜层113和硅层111的较高部分111U围绕复合硅穿孔169的瓶颈状部分169b，且复合硅穿孔169的瓶颈状部分169b的宽度实质上相同。
此外，硅层111的较低部分111L围绕复合硅穿孔169的底部169c。在一些实施例中，复合硅穿孔169的底部169c具有圆形且凸出的顶角C。在一些实施例中，复合硅穿孔169的底部169c被硅层111部分地覆盖。此外，复合硅穿孔169具有顶表面169T(亦即，复合硅穿孔169和第二半导体晶粒180中的导电衬垫175d之间的界面)和底表面169B(亦即，复合硅穿孔169和第一半导体晶粒110中的导电衬垫105d之间的界面)。在一些实施例中，底表面169B大于顶表面169T，且顶表面169T大于位于复合硅穿孔169的顶表面169T和底表面169B之间并平行于顶表面169T和底表面169B的一剖面，例如瓶颈状部分169b的剖面CS。也就是说，根据一些实施例，复合硅穿孔169的底部宽度W3大于复合硅穿孔169的顶部宽度W4。
图3例示本公开一些实施例的经修改的半导体元件结构200的剖面图，其为半导体元件结构100的替代实施例。为了一致性和清楚的原因，出现在图1和图3中的相似组件将以相同的符号标记。
类似于图1中的半导体元件结构100，半导体元件结构200包括设置在排除区域中的复合硅穿孔269。复合硅穿孔269包括复合导体268、围绕复合导体268的障壁层265’、和围绕障壁层265’的衬层263’。在一些实施例中，复合导体268具有瓶状轮廓，包括较低导体267a、设置在较低导体267a上的石墨烯层267b’、以及在石墨烯层167b’中的较高导体267c’。图1中的半导体元件结构100和图3中的半导体元件结构200的差异在于，半导体元件结构200更包括保护层161’。如图3所示，根据一些实施例，第二掩膜层115的侧壁SW2、第一掩膜层113的侧壁SW1、和硅层111的较高侧壁USW被保护层161’覆盖。
根据一些实施例，图4是图3的局部放大图。图4显示出复合硅穿孔269、保护层161’、及其周围。在一些实施例中，复合硅穿孔269包括顶部269a、底部269c、和夹在顶部269a和底部269c之间的瓶颈状部分269b。顶部269a和瓶颈状部分269b的边界由虚线I-I’表示，且瓶颈状部分269b和底部269c的边界由虚线II-II’表示。
在一些实施例中，第二掩膜层115围绕复合硅穿孔269的顶部269a，且复合硅穿孔269的顶部269a具有朝向复合硅穿孔269的瓶颈状部分269b渐缩的锥形轮廓。类似地，保护层161’具有朝向复合硅穿孔269的瓶颈状部分269b渐缩的锥形轮廓。换句话说，复合硅穿孔269的顶部269a的宽度沿着由下而上的方向逐渐增加。在一些实施例中，第一掩膜层113和硅层111的较高部分111U围绕复合硅穿孔269的瓶颈状部分269b，且复合硅穿孔269的瓶颈状部分269b的宽度实质上相同。
此外，硅层111的较低部分111L围绕复合硅穿孔269的底部269c。在一些实施例中，复合硅穿孔269的底部269c具有圆形且凸出的顶角C。在一些实施例中，硅层111部分地覆盖复合硅穿孔269的底部269c。此外，复合硅穿孔269具有顶表面269T(亦即，复合硅穿孔269和第二半导体晶粒180中的导电衬垫175d之间的界面)和底表面269B(亦即，复合硅穿孔269和第一半导体晶粒110中的导电衬垫105d之间的界面)。在一些实施例中，底表面269B大于顶表面269T，且顶表面269T大于位于复合硅穿孔269的顶表面269T和底表面269B之间并平行于顶表面269T和底表面269B的一剖面，例如瓶颈状部分269b的剖面CS。
在一些实施例中，复合硅穿孔269具有底部宽度W5(亦即，底部269c的最底部宽度)和顶部宽度W6(亦即，顶部269a的最顶部宽度)，且底部宽度W5大于顶部宽度W6。参照图3和图4，复合硅穿孔269的底部269c接触具有较大宽度W1的导电衬垫105d，而复合硅穿孔269的顶部269a接触具有较小宽度W2的导电衬垫175d。因此，复合硅穿孔269可用以电性连接具有不同设计规则的第一半导体晶粒110和第二半导体晶粒180。
应注意的是，根据一些实施例，第一掩膜层113、第二掩膜层115、和硅层111的较高部分111U通过保护层161’与复合硅穿孔269分隔。在一些实施例中，保护层161’围绕复合硅穿孔269的顶部269a和瓶颈状部分269b。在一些实施例中，复合硅穿孔269的底部269c与硅层111的较低部分111L直接接触。
图5例示本公开一些实施例的制备半导体元件结构(包括半导体元件结构100和经修改的半导体元件结构200)的方法10流程图，且方法10包括步骤S11、S13、S15、S17、S19、S21、S23、S25、S27、和S29。结合以下图式对图5的步骤S11到S29进行详细说明。
图6到图18例示本公开一些实施例的形成半导体元件结构100的中间阶段剖面图。如图6所示，根据一些实施例，提供了包括半导体基板101、介电层103、以及导电衬垫105a、105b、105c、和105d的第一半导体晶粒110，并形成硅层111于第一半导体晶粒110之上。相应的步骤在图5所示的方法10中显示为步骤S11。
第一半导体晶粒110可以是集成电路(IC)芯片的一部分，所述集成电路芯片包括各种被动和主动微电子元件，像是电阻器、电容器、电感器、二极管、p-型场效晶体管(p-type field-effect transistors；pFETs)、n-型场效晶体管(n-type field-effecttransistors；nFETs)、金属氧化物半导体场效晶体管(metal-oxide semiconductorfield-effect transistors；MOSFETs)、互补式金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极性接面晶体管(bipolar junction transistor；BJT)、横向扩散MOS(laterally-diffused MOS；LDMOS)、高电压晶体管(high-voltagetransistor)、高频率晶体管(high-frequency transistor)、鳍状场效晶体管(fin field-effect transistors；FinFETs)、其他合适的IC元件、或前述的组合。
取决于IC的制造阶段，第一半导体晶粒110可包括配置以形成IC部件(例如：掺杂区域、隔离部件、栅极部件、源/漏极部件、内连线部件、其他部件、或前述的组合)的各种材料层(例如：介电层、半导体层、及/或导电层)。为了清楚起见，已简化了第一半导体晶粒110。应注意的是，可在第一半导体晶粒110中加入额外的部件，且可在其他实施例中置换、修饰、或移除下述的一些部件。在一些实施例中，硅层111外延生长于第一半导体晶粒110上。
接着，根据一些实施例，如图7所示，形成第一掩膜层113于硅层111之上，并形成第二掩膜层115于第一掩膜层113之上。相应的步骤在图5所示的方法10中显示为步骤S13。在一些实施例中，第一掩膜层113和第二掩膜层115包括介电材料，例如氧化硅、氮化硅、氮氧化硅，且其制作技术包括沉积制程，例如化学气相沉积(chemical vapor deposition；CVD)制程、物理气相沉积(physical vapor deposition；PVD)制程、旋涂制程。此外，根据一些实施例，形成图案化掩膜117于第二掩膜层115之上。在一些实施例中，图案化掩膜117具有开口120，其暴露出一部分的第二掩膜层115。
随后，根据一些实施例，如图8所示，通过使用图案化掩膜117为掩膜来刻蚀第二掩膜层115，从而形成穿过第二掩膜层115的开口130。相应的步骤在图5所示的方法10中显示为步骤S15。在一些实施例中，第二掩膜层115中的开口130暴露出一部分的第一掩膜层113。蚀刻制程可以是干蚀刻制程、湿蚀刻制程、或前述的组合。在蚀刻制程之后，可以将图案化掩膜117移除。
然后，根据一些实施例，如图9所示，通过使用第二掩膜层115为掩膜来蚀刻第一掩膜层113，从而形成穿过第一掩膜层113的开口140。相应的步骤在图5所示的方法10中显示为步骤S17。在一些实施例中，第一掩膜层113中的开口140暴露出一部分的硅层111。蚀刻制程可以是干蚀刻制程、湿蚀刻制程、或前述的组合。在一些实施例中，第一掩膜层113中的开口140的侧壁与第二掩膜层115中的开口130的侧壁实质上对齐。
根据一些实施例，如图10所示，在形成开口130和140之后，通过使用第一掩膜层113为掩膜来蚀刻硅层111，从而形成穿过硅层111的开口150。相应的步骤在图5所示的方法10中显示为步骤S19。蚀刻制程可以是干蚀刻制程、湿蚀刻制程、或前述的组合。
在一些实施例中，开口150暴露出导电衬垫105d。在一些实施例中，形成第二掩膜层115的材料比起形成第一掩膜层113的材料具有高蚀刻选择性。其结果，在硅层111中形成开口150的蚀刻制程期间，第二掩膜层115被蚀刻以形成扩大的开口130’。
在一些实施例中，扩大的开口130’具有朝向第一掩膜层113中的开口140渐缩的锥形轮廓。在一些实施例中，第二掩膜层115具有相对于第一掩膜层113的侧壁倾斜的侧壁，且倾斜侧壁与第二掩膜层115的底表面之间具有夹角θ。在一些实施例中，夹角θ介于约46度至约60度的范围内。第二掩膜层115的倾斜侧壁可以为随后形成的保护层161提供改良的台阶覆盖率。
接着，根据一些实施例，如图11所示，沉积保护层161于第二掩膜层115之上并覆盖第二掩膜层115的侧壁、第一掩膜层113的侧壁、和硅层111的较高侧壁(亦即，硅层111的较高部分111U的侧壁)。相应的步骤在图5所示的方法10中显示为步骤S21。应注意的是，保护层161并未覆盖硅层111的较低侧壁(亦即，硅层111的较低部分111L的侧壁)。
图11的虚线用以显示硅层111的较高部分111U和较低部分111L的边界。在一些实施例中，保护层161的制作技术包括非共形沉积制程(non-conformal depositionprocess)，例如非共形线状原子层沉积(non-conformal liner atomic layerdeposition；NOLA)制程。在一些实施例中，保护层161包括氧化物材料，例如氧化铝。
然后，根据一些实施例，如图12所示，通过使用保护层161作为掩膜来蚀刻硅层111，从而形成具有瓶状轮廓的扩大的开口150’。相应的步骤在图5所示的方法10中显示为步骤S23。在一些实施例中，硅层111的较低部分111L被横向蚀刻，而硅层111的较高部分111U因为被保护层161屏蔽而保持完整。
在一些实施例中，通过蚀刻制程底切硅层111的较高部分111U以形成扩大的开口150’。在一些实施例中，扩大的开口150’的制作技术可包括等向蚀刻制程。等向蚀刻制程可以是湿蚀刻制程、干蚀刻制程、或前述的组合。在一些实施例中，使用包括硝酸(HNO3)和氢氟酸(HF)的蚀刻溶液来形成扩大的开口150’。在一些实施例中，蚀刻溶液更包括磷酸(H3PO4)。在其他实施例中，使用氟基(fluorine-based)等离子体来形成扩大的开口150’。
根据一些实施例，如图13所示，在形成扩大的开口150’之后，将保护层161移除。相应的步骤在图5所示的方法10中显示为步骤S25。移除保护层161的技术可包括湿刻蚀制程、干刻蚀制程、或前述的组合。在一些实施例中，使用包括磷酸(H3PO4)的蚀刻溶液来移除保护层161。
接着，根据一些实施例，如图14所示，形成内衬材料163于第二掩膜层115之上，并覆盖开口130’的侧壁、开口140的侧壁、开口150’的侧壁和底表面。换句话说，内衬材料163覆盖第二掩膜层115的倾斜侧壁、第一掩膜层113的侧壁、硅层111的侧壁、以及导电衬垫105d的暴露表面。
共形地沉积内衬材料163于图13的结构之上，且内衬材料163用于将随后形成的导电层与硅层111分开。在一些实施例中，内衬材料163包括氧化硅、四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、氮化硅、聚酰亚胺、另一种可应用的介电质、或前述的组合。此外，内衬材料163的制作技术包括热氧化制程、CVD制程、PVD制程、或另一种可应用的沉积制程。
然后，根据一些实施例，如图15所示，对内衬材料163进行非等向性蚀刻制程，以在所有位置垂直地移除等量的内衬材料163，在开口130’、140、和150’的侧壁上留下衬层163’。对内衬材料163进行的非等向性蚀刻制程可以是干蚀刻制程。根据一些实施例，在进行非等向性蚀刻制程之后，开口150’、140、和130’暴露出导电衬垫105d。
随后，根据一些实施例，如图16所示，形成障壁材料165于第二掩膜层115和衬层163’之上。在一些实施例中，障壁材料165覆盖导电衬垫105d的暴露表面。障壁材料165用作防止金属扩散的扩散障壁层以及用作衬层163’和随后形成的导电材料之间的黏附层。在一些实施例中，障壁材料165包括TaN、Ta、Ti、TiN、TiSiN、WN、CoW、或前述的组合。障壁材料165的制作技术可包括CVD制程、PVD制程、溅镀制程、或另一种可应用的制程。
然后，根据一些实施例，如图17所示，形成较低导体167a于瓶状开口150’中的障壁材料165之上、形成石墨烯层167b于较低导体167a之上、并形成较高导体层167c于石墨烯层167b之上。在一些实施例中，由较低导体167a、石墨烯层167b、和较高导体层167c填充开口130’、140、和150’的剩余部分。在形成较低导体167a之前，可以形成种子层(未显示)于障壁材料165之上。
种子层可以是铜种子层且其制作技术可以包括CVD制程、PVD制程、溅镀制程、电镀制程、或另一种可应用的制程。在一些实施例中，较低导体167a和较高导体层167c包括低电阻率导电材料，例如铜(Cu)。在一些其他实施例中，导电材料167包括钨(W)、铝(Al)、钛(Ti)、钽(Ta)、金(Au)、银(Ag)、前述的组合、或另一种可应用的导电材料。较低导体167a和较高导体层167c的制作技术可以包括CVD制程、PVD制程、溅镀制程、电镀制程、或另一种可应用的制程。
根据一些实施例，如18图所示，在形成较高导体层167c之后，进行平坦化制程以形成复合硅穿孔169，且复合硅穿孔169包括衬层163’、障壁层165’、和复合导体168。在一些实施例中，复合导体168包括较低导体167a、较低导体上的石墨烯层167b’、和石墨烯层167b’中的较高导体167c’。平坦化制程可包括化学机械研磨(chemical mechanical polishing；CMP)制程，其移除第二掩膜层115之上的较高导体层167c、石墨烯层167b、和障壁材料165的多余部分。相应的步骤在图5所示的方法10中显示为步骤S27。
接着，根据一些实施例，形成第二半导体晶粒180于第二掩膜层115之上，如图1所示。相应的步骤在图5所示的方法10中显示为步骤S29。在一些实施例中，第二半导体晶粒180接合到图18的结构，使得导电衬垫175a、175b、175c、175d、和175e面对复合硅穿孔169。在形成第二半导体晶粒180之后，获得半导体元件结构100。
类似于第一半导体晶粒110，第二半导体晶粒180可以是集成电路(IC)芯片的一部分，所述集成电路芯片包括各种被动和主动微电子元件，且第二半导体晶粒180可包括配置以形成IC部件的各种材料层。在一些实施例中，复合硅穿孔169电性连接第一半导体晶粒110的导电衬垫105d和第二半导体晶粒180的导电衬垫175d。由于是在复合硅穿孔169之后形成第二半导体晶粒180，所以可以降低在形成复合硅穿孔169的制程期间损坏第二半导体晶粒180中的导电衬垫175a、175b、175c、175d、和175e的风险。
图19至图23例示本公开一些实施例的形成半导体元件结构200的中间阶段剖面图。根据一些实施例，如图19所示，在通过使用保护层161作为掩膜来蚀刻硅层111之后(亦即，在图12的步骤之后)，形成内衬材料263于保护层161之上。用以形成内衬材料263的一些材料和制程与用以形成图14的内衬材料163的材料和制程相似或相同，在此不再重复其细节。
接着，根据一些实施例，如图20所示，对内衬材料263进行非等向性蚀刻制程，以在所有位置垂直地移除等量的内衬材料263，在开口130’、140、和150’的侧壁上留下衬层263’。对内衬材料263进行的非等向性蚀刻制程可以是干蚀刻制程。根据一些实施例，在进行非等向性蚀刻制程之后，开口150’、140、和130’暴露出导电衬垫105d。
随后，根据一些实施例，如图21所示，形成障壁材料265于保护层161和衬层263’之上。用以形成障壁材料265的一些材料和制程与用以形成图16的障壁材料165的材料和制程相似或相同，在此不再重复其细节。
然后，根据一些实施例，如图22所示，形成较低导体层267a于瓶状开口150’中的障壁材料265之上、形成石墨烯层267b于较低导体层267a之上、形成较高导体层267c于石墨烯层267b之上。在一些实施例中，由较低导体层267a、石墨烯层267b、和较高导体层267c填充开口130’、140、和150’的剩余部分。在形成较低导体层267a之前，可以形成种子层(未显示)于障壁材料265之上。用以形成较低导体层267a的一些材料和制程与用以形成图17的较低导体167a的材料和制程相似或相同，在此不再重复其细节。
根据一些实施例，如图23所示，在形成较高导体层267c之后，对较高导体层267c、障壁材料265、和保护层161进行平坦化制程，以形成复合硅穿孔269和剩余部分的保护层161’。复合硅穿孔269包括衬层263’、障壁层265’、和复合导体268。在一些实施例中，复合导体268包括较低导体267a、较低导体267a上的石墨烯层267b’、和石墨烯层267b’中的较高导体267c’。平坦化制程可包括CMP制程，其移除第二掩膜层115之上的较高导体层267c、石墨烯层267b、障壁材料265、和保护层161的多余部分。
接着，根据一些实施例，形成第二半导体晶粒180于第二掩膜层115之上，如图3所示。在一些实施例中，第二半导体晶粒180接合到图23的结构，使得导电衬垫175a、175b、175c、175d、和175e面向复合硅穿孔269。在一些实施例中，保护层161’与第二半导体晶粒180直接接触。在形成第二半导体晶粒180之后，获得半导体元件结构200。
在一些实施例中，复合硅穿孔269电性连接第一半导体晶粒110的导电衬垫105d和第二半导体晶粒180的导电衬垫175d。由于是在复合硅穿孔169之后形成第二半导体晶粒180，所以可以降低在形成复合硅穿孔269的制程期间损坏第二半导体晶粒180中的导电衬垫175a、175b、175c、175d、和175e的风险。
本公开提供了半导体元件结构100和200的实施例。在一些实施例中，形成穿过硅层111、第一掩膜层113、和第二掩膜层115的硅穿孔169和269，以在垂直方向上电性连接第一半导体晶粒110和第二半导体晶粒180。硅穿孔169和269具有瓶状轮廓。例如，复合硅穿孔169的底表面169B大于复合硅穿孔169的顶表面169T，且复合硅穿孔169的顶表面169T大于位于复合硅穿孔169的顶表面169T和底表面169B之间且平行于顶表面169T和底表面169B的一剖面(例如，剖面CS)。因此，复合硅穿孔169和269可用以电性连接具有不同的设计规则(例如，不同的图案密度或不同的临界尺寸)的第一半导体晶粒110和第二半导体晶粒180。其结果，可以增加功能密度(亦即，每芯片区域内连线元件的数量)，从而提供像是增加生产效率、降低成本、和改善性能等好处。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括设置于一第一半导体晶粒之上的一硅层，和设置于该硅层之上的一第一掩膜层。该半导体元件结构也包括设置于该第一掩膜层之上的一第二半导体晶粒，和穿过该硅层和该第一掩膜层的一硅穿孔。该硅穿孔的一底表面大于该硅穿孔的一顶表面，且该硅穿孔的该顶表面大于该硅穿孔的该顶表面和该底表面之间的一剖面，该剖面平行于该硅穿孔的该顶表面和该底表面。
本公开的另一实施例提供一种半导体元件结构。该半导体元件结构包括设置于一第一半导体晶粒之上的一硅层，和设置于该硅层之上的一第一掩膜层。该半导体元件结构也包括设置于该第一掩膜层之上的一第二掩膜层，和设置于该第二掩膜层之上的一第二半导体晶粒。该半导体元件结构更包括穿过该硅层、该第一掩膜层、和该第二掩膜层以电性连接该第一半导体晶粒和该第二半导体晶粒的一硅穿孔。该硅穿孔具有被该第一掩膜层和该硅层的一较高部分围绕的一瓶颈状部分，且该硅穿孔和该第一半导体晶粒之间的一界面区域大于该硅穿孔和该第二半导体晶粒之间的一界面区域。
本公开的又一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一硅层于一第一半导体晶粒之上，和形成一第一掩膜层于该硅层之上。该制备方法也包括形成穿过该第一掩膜层的一第一开口并形成穿过该硅层的一第二开口，和沉积一保护层于该第一掩膜层之上。该保护层延伸以覆盖该第一掩膜层的一侧壁和该硅层的一较高侧壁。该制备方法更包括通过使用该保护层作为一掩膜来蚀刻该硅层以底切该硅层的一较高部分，从而形成一扩大的第二开口。此外，该制备方法包括以一硅穿孔填充该第一开口和该扩大的第二开口，和形成一第二半导体晶粒于该硅穿孔之上。
本公开的实施例具有一些有利特征。通过形成具有瓶状轮廓的硅穿孔，硅穿孔可用以在垂直方向电性连接具有不同设计规则的两个半导体晶粒(或半导体晶圆)。其结果，可以增加生产效率、降低成本、并改善性能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程前述的组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件结构，包括：
一硅层，设置于一第一半导体晶粒之上；
一第一掩膜层，设置于该硅层之上；
一第二半导体晶粒，设置于该第一掩膜层之上；以及
一硅穿孔，穿过该硅层和该第一掩膜层；
其中该硅穿孔包括一较低导体、设置于该较低导体上的一石墨烯层、和设置于该石墨烯层中的一较高导体；
其中该硅穿孔的一底表面大于该硅穿孔的一顶表面，且该硅穿孔的该顶表面大于位于该硅穿孔的该顶表面和该底表面之间且平行于该顶表面和该底表面的一剖面。
2.如权利要求1所述的半导体元件结构，其中该硅穿孔的该较低导体与该第一半导体晶粒中的一第一导电衬垫直接接触，且该较高导体与该第二半导体晶粒中的一第二导电衬垫直接接触。
3.如权利要求2所述的半导体元件结构，更包括：
一第三导电衬垫，设置于该第一半导体晶粒中且邻接该第一导电衬垫；以及
一第四导电衬垫，设置于该第二半导体晶粒中且邻接该第二导电衬垫，其中该第一半导体晶粒中的该第三导电衬垫和该第一导电衬垫之间的一横向距离大于该第二半导体晶粒中的该第四导电衬垫和该第二导电衬垫之间的一横向距离。
4.如权利要求1所述的半导体元件结构，更包括：
一第二掩膜层，设置于该第一掩膜层和该第二半导体晶粒之间，其中该硅穿孔穿过该第二掩膜层，其中该第一掩膜层和该第二掩膜层包括不同的材料。
5.如权利要求4所述的半导体元件结构，其中该第二掩膜层的一侧壁相对于该第一掩膜层的一侧壁倾斜。
6.如权利要求5所述的半导体元件结构，更包括：
一保护层，覆盖该第二掩膜层的该侧壁、该第一掩膜层的该侧壁、和该硅层的一较高侧壁，其中该硅层的该较高侧壁与该第一掩膜层的该侧壁实质上对齐。
7.如权利要求1所述的半导体元件结构，其中该硅穿孔包括：
一导电层；
一障壁层，覆盖该导电层的多个侧壁和一底表面，其中该障壁层与该第一半导体晶粒直接接触；以及
一衬层，覆盖该障壁层的多个侧壁。
8.一种半导体元件结构，包括：
一硅层，设置于一第一半导体晶粒之上；
一第一掩膜层，设置于该硅层之上；
一第二掩膜层，设置于该第一掩膜层之上；
一第二半导体晶粒，设置于该第二掩膜层之上；以及
一硅穿孔，穿过该硅层、该第一掩膜层、和该第二掩膜层以电性连接该第一半导体晶粒和该第二半导体晶粒；
其中该硅穿孔包括一较低导体、设置于该较低导体上的一石墨烯层、和设置于该石墨烯层中的一较高导体；
其中该硅穿孔具有被该第一掩膜层和该硅层的一较高部分围绕的一瓶颈状部分，且该硅穿孔和该第一半导体晶粒之间的一界面区域大于该硅穿孔和该第二半导体晶粒之间的一界面区域。
9.如权利要求8所述的半导体元件结构，其中该第一半导体晶粒具有一第一临界尺寸，且该第二半导体晶粒具有一第二临界尺寸，且该第一临界尺寸大于该第二临界尺寸。
10.如权利要求8所述的半导体元件结构，其中该硅穿孔更包括：
一顶部，被该第二掩膜层围绕；以及
一底部，被该硅层的一较低部分围绕，
其中该硅穿孔的该瓶颈状部分夹在该硅穿孔的该顶部和该底部之间，且该硅穿孔的该顶部具有一锥形轮廓，其朝向该硅穿孔的该瓶颈状部分渐缩。
11.如权利要求10所述的半导体元件结构，其中该硅穿孔的该底部具有圆形且凸出的顶角。
12.如权利要求10所述的半导体元件结构，其中该硅穿孔的该瓶颈状部分和该顶部通过一保护层与该第一掩膜层、该第二掩膜层、和该硅层的该较高部分分隔。
13.如权利要求12所述的半导体元件结构，其中该硅穿孔的该底部与该硅层的该较低部分直接接触。
14.如权利要求12所述的半导体元件结构，其中该保护层包括氧化铝。
15.一种半导体元件结构的制备方法，包括：
形成一硅层于一第一半导体晶粒之上；
形成一第一掩膜层于该硅层之上；
形成穿过该第一掩膜层的一第一开口并形成穿过该硅层的一第二开口；
沉积一保护层于该第一掩膜层之上，其中该保护层延伸以覆盖该第一掩膜层的一侧壁和该硅层的一较高侧壁；
通过使用该保护层作为一掩膜来蚀刻该硅层以形成一瓶状开口底切该硅层的一较高部分，从而形成一扩大的第二开口；
形成一复合硅穿孔于该瓶状开口中，其中该复合硅穿孔包括一较低导体、位于该较低导体上的一石墨烯层、和位于该石墨烯层中的一较高导体；以及
形成一第二半导体晶粒于该硅穿孔之上。
16.如权利要求15所述的半导体元件结构的制备方法，更包括：
形成一第二掩膜层于该第一掩膜层之上；以及
在形成穿过该第一掩膜层的该第一开口之前，形成穿过该第二掩膜层的一第三开口。
17.如权利要求16所述的半导体元件结构的制备方法，其中在形成穿过该硅层的该第二开口期间，蚀刻该第二掩膜层以形成一扩大的第三开口，且该扩大的第三开口具有一锥形轮廓，其朝向该第一开口渐缩。
18.如权利要求15所述的半导体元件结构的制备方法，其中该保护层的制作技术包括一非共形沉积制程。
19.如权利要求15所述的半导体元件结构的制备方法，更包括：
在形成该硅穿孔之前移除该保护层。
20.如权利要求15所述的半导体元件结构的制备方法，其中该硅层的该较高部分覆盖该硅穿孔的一底部。
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