CN116918063A - 具有止裂结构的电子器件 - Google Patents
具有止裂结构的电子器件 Download PDFInfo
- Publication number
- CN116918063A CN116918063A CN202280016585.9A CN202280016585A CN116918063A CN 116918063 A CN116918063 A CN 116918063A CN 202280016585 A CN202280016585 A CN 202280016585A CN 116918063 A CN116918063 A CN 116918063A
- Authority
- CN
- China
- Prior art keywords
- conductive
- crack stop
- level
- contact pad
- stop structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000012212 insulator Substances 0.000 claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 238000005476 soldering Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 31
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000005336 cracking Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 4
- 239000004033 plastic Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000796 flavoring agent Substances 0.000 description 2
- 235000019634 flavors Nutrition 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011150 reinforced concrete Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49534—Multi-layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/10015—Non-printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10007—Types of components
- H05K2201/1003—Non-printed inductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
一种封装电子器件(100)，包括多层引线框架(101)，该多层引线框架具有第一迹线层级和第二迹线层级、过孔层级、绝缘体、导电触点焊盘(108、112)、以及导电止裂结构(114、115)，导电触点焊盘(108、112)具有沿第一方向沿多层引线框架(101)的一侧(105)延伸的直线轮廓，导电止裂结构(114、115)具有沿第一方向的直线轮廓，并且导电止裂结构(114、115)沿正交的第二方向与导电触点焊盘(108、112)间隔开。
Description
背景技术
电子产品可以包括安装在衬底上并封装在塑封封装件中的多个部件或芯片，该塑封封装件可以焊接到主印刷电路板(PCB)。封装后的可靠性测试可能会对封装施加热应力，特别是在组成部件与封装结构具有不同的热膨胀系数(CTE)的情况下。结构以不同速率膨胀和收缩可能导致在可靠性测试期间在衬底材料中形成裂纹，从而可能导致焊料从封装件中挤出。可以通过将玻璃编织物结合到衬底中以提高可靠性来缓解裂纹，但是对于薄衬底(例如使用诸如味之素(Ajinomoto)堆积膜(ABF)等的材料层创建的可布线引线框架结构)，这是不可行的。到目前为止，塑封锁和编织图案还没有充分解决开裂问题。可以增大封装尺寸以增大塑封壁的刚度，例如，可以使用双倍壁厚，但这与继续努力减小电子器件的尺寸和成本背道而驰。
发明内容
在一个方面中，一种封装电子器件包括多层引线框架、电子部件和封装结构。多层引线框架具有第一迹线层级、第二迹线层级、过孔层级、绝缘体、导电触点焊盘和导电止裂结构。第一迹线层级包括第一图案化的导电特征，第二迹线层级包括第二图案化的导电特征，过孔层级包括将第一图案化的导电特征和第二图案化的导电特征中的对应的图案化的导电特征互连的导电过孔，并且绝缘体在第一迹线层级、第二迹线层级、以及过孔层级的图案化的导电特征中的对应的图案化的导电特征之间延伸。导电触点焊盘沿多层引线框架的一侧设置，并沿第一方向延伸。电子部件电耦合到导电触点焊盘，封装结构包围电子部件和导电触点焊盘。导电触点焊盘具有位于第一迹线层级中的第一导电触点焊盘部分、位于第二迹线层级中的第二导电触点焊盘部分、以及位于过孔层级中的导电触点焊盘过孔。导电止裂结构具有沿第一方向的直线轮廓，并且沿正交的第二方向与导电触点焊盘间隔开。导电止裂结构具有位于第一迹线层级中的第一导电止裂结构部分、位于第二迹线层级中的第二导电止裂结构部分、以及位于过孔层级中的导电止裂结构过孔。
在另一方面中，多层引线框架包括第一迹线层级和第二迹线层级、介于第一迹线层级与第二迹线层级之间的过孔层级、绝缘体、导电触点焊盘、以及导电止裂结构。第一迹线层级具有第一图案化的导电特征。第二迹线层级具有第二图案化的导电特征。过孔层级包括将第一图案化的导电特征和第二图案化的导电特征中的对应的图案化的导电特征互连的导电过孔。绝缘体在第一迹线层级、第二迹线层级、以及过孔层级的图案化的导电特征中的对应的图案化的导电特征之间延伸。导电触点焊盘沿多层引线框架的一侧设置。导电触点焊盘具有位于第一迹线层级中的第一导电触点焊盘部分、位于第二迹线层级中的第二导电触点焊盘部分、以及位于过孔层级中的导电触点焊盘过孔，导电触点焊盘具有沿第一方向延伸的直线轮廓。导电止裂结构具有沿第一方向的直线轮廓，并且导电止裂结构沿正交的第二方向与导电触点焊盘间隔开。导电止裂结构具有位于第一迹线层级中的第一导电止裂结构部分、位于第二迹线层级中的第二导电止裂结构部分、以及位于过孔层级中的导电止裂过孔。
在另一方面中，制造封装电子器件的方法包括：形成多层引线框架的第一迹线层级、形成多层引线框架的过孔层级、以及形成多层引线框架的第二迹线层级，第一迹线层级具有第一图案化的导电特征和介于第一图案化的导电特征之间的绝缘体部分，过孔层级具有导电过孔和介于导电过孔之间的另一绝缘体部分，第二迹线层级具有第二图案化的导电特征和介于第二图案化的导电特征之间的另外的绝缘体部分。第一图案化的导电特征包括第一导电止裂结构焊盘部分、以及沿多层引线框架的一侧设置的第一导电触点焊盘部分。第一导电触点焊盘部分具有沿第一方向延伸的直线轮廓，并且第一导电止裂结构部分具有沿第一方向的直线轮廓。第一导电止裂结构部分沿第二方向与第一导电触点焊盘部分间隔开，并且第二方向与第一方向正交。导电过孔包括与第一迹线层级的第一导电触点焊盘部分接触的导电触点焊盘过孔、以及与第一迹线层级的第一导电止裂结构部分接触的导电止裂结构过孔。第二图案化的导电特征包括与过孔层级的导电触点焊盘过孔接触的第二导电触点焊盘部分、以及与过孔层级的导电止裂结构过孔接触的第二导电止裂结构部分。
附图说明
图1是具有可布线引线框架的封装电子器件的立体图，可布线引线框架具有与对应的电子部件触点焊盘侧向间隔开的止裂结构。
图1A是图1的封装电子器件的局部立体图。
图1B是沿图1和图1A中的线B-B截取的止裂结构的一部分和相应的电子部件触点焊盘的一部分的局部剖视侧视立面图。
图1C是图1的封装电子器件中的可布线引线框架的俯视平面图。
图2是根据另一实施例的另一止裂结构的一部分和相应的电子部件触点焊盘的一部分的局部剖视侧视立面图。
图3是根据另一实施例的制造封装电子器件的方法的流程图。
图4至图10示出了经历根据图3的方法的制造加工的图1的封装电子器件。
具体实施方式
在附图中，相同的附图标记自始至终指代相同的元件，并且各种特征不一定按比例绘制。此外，术语“耦合(couple)”或“耦合(couples)”包括间接或直接电连接或机械连接或其组合。例如，如果第一器件耦合到第二器件或与第二器件耦合，则该连接可以是直接电连接，或经由一个或多个中间器件和连接件的间接电连接。各种电路、系统和/或部件的一个或多个工作特点是在下文中在功能背景下描述的，这些功能在一些情况下由当电路系统被供电和工作时各种结构的配置和/或互连产生。所描述的示例提供了与多层引线框架中的导电触点焊盘间隔开的止裂结构，以减轻封装电子器件的多层引线框架和其它结构中的裂纹。
图1和图1A至图1C示出立具有可布线多层级引线框架101的封装电子器件100的立体图，可布线多层级引线框架具有与对应的电子部件触点焊盘结构侧向间隔开的止裂结构。图1A示出了封装电子器件100在其侧向端102和103附近的局部立体图。图1B示出了沿图1和图1A中的线B-B截取的封装电子器件100的一部分的局部剖视侧视立面图，以及图1C示出了多层引线框架101的俯视平面图。封装电子器件100具有暴露于底部和两个相反的侧向侧的导电引线104。在实践中，引线104被焊接到主PCB(未示出)的相应的导电焊盘，以机械地安装封装电子器件100，并在PCB的电路系统与封装电子器件100的一个或多个电路或部件之间形成电连接。在另一实施方式中，封装电子器件包括暴露于底侧的内部中的一个或多个导电引线，诸如在网格阵列类型(例如，LGA或BGA)封装中。
多层引线框架101具有顶侧105，顶侧具有导电触点焊盘，导电触点焊盘被暴露以允许在制造期间将电子部件焊接到多层引线框架101。图示的示例包括电感部件106(其可以是变压器)和电容部件107。多层引线框架101包括导电触点焊盘108，导电触点焊盘被配置成允许焊接到对应的电容部件107的端部端子。封装结构109包围电子部件106和107、以及多层引线框架101的顶侧105。电感部件106包括端子110，端子焊接到暴露于多层引线框架101的顶侧105的相应的导电触点焊盘112。多层引线框架101还具有沿对应的导电触点焊盘112和108的一侧或多侧延伸的导电止裂结构114和115。多层引线框架101还包括导电特征，诸如沿多层引线框架101的底侧暴露的导电焊盘116，导电特征可以焊接到主PCB(未示出)。多层引线框架101还包括绝缘体120，诸如多层味之素堆积膜(ABF)，例如具有环氧树脂的2μm至5μm二氧化硅层。
如图1B中最佳示出的，示例多层引线框架101具有第一迹线层级121，第二迹线层级122和第三迹线层级123，以及介于第一迹线层级、第二迹线层级和第三迹线层级之间的第一过孔层级和第二过孔层级。图示的导电触点焊盘112和相应的导电止裂结构114包括第一迹线层级121和第二迹线层级122的导电特征，并且止裂结构114包括第三迹线层级123的导电特征。此外，第二迹线层级122中的第二导电止裂结构部分126在导电触点焊盘112的一部分的下方(例如，下面)延伸。图示的示例具有第一过孔层级131和第二过孔层级132。第一迹线层级121包括第一图案化的导电特征，第一图案化的导电特征中的一些沿多层引线框架101的顶侧105暴露。第二迹线层级122具有第二图案化的导电特征，第二图案化的导电特征包括第二导电止裂结构部分126。第一过孔层级131包括将第一图案化的导电特征和第二图案化的导电特征中的对应的图案化的导电特征互连的导电过孔。绝缘体120在第一迹线层级121、第二迹线层级122和过孔层级131的图案化的导电特征中的对应的图案化的导电特征之间延伸。第三迹线层级123包括第三图案化的导电特征，并且绝缘体的另外的部分在第三图案化的导电特征之间延伸。第二过孔层级132具有将第二图案化的导电特征和第三图案化的导电特征中的对应的图案化的导电特征互连的导电过孔。绝缘体120在第一迹线层级121、第二迹线层级122、第三迹线层级123中的图案化的导电特征中的对应的图案化的导电特征以及第一过孔层级131和第二过孔层级132的过孔之间延伸。
导电触点焊盘108和112沿多层引线框架101的顶侧105设置。在该示例中，各个导电触点焊盘108和112具有位于第一迹线层级121中的第一导电触点焊盘部分、位于第二迹线层级122中的第二导电触点焊盘部分、以及位于过孔层级131中的导电触点焊盘过孔。导电触点焊盘112具有沿第一方向Y延伸的纵向直线轮廓(例如，在图1B的剖视图中进入和离开页面)。第一过孔层级131在第一迹线层级121与第二迹线层级122之间延伸，并且导电触点焊盘过孔将第一导电触点焊盘部分连接到第二导电触点焊盘部分。
导电止裂结构114和115具有沿第一方向Y的、大致平行于相应的导电触点焊盘112和108的纵向范围的直线轮廓。各个导电止裂结构114和115通过若干个导电结构的互连形成，这些导电结构包括位于第一迹线层级121中的第一导电止裂结构部分、位于第二迹线层级122中的第二导电止裂结构部分126、位于第一过孔层级131中的第一导电止裂过孔、位于第三迹线层级122中的第三导电止裂结构部分、以及位于第二过孔层级132中的第二导电止裂过孔。第一导电止裂过孔将第一导电止裂结构部分连接到第二导电止裂结构部分126，并且第二导电止裂过孔将第三导电止裂结构部分连接到第二导电止裂结构部分126。
导电止裂结构114和115沿与第一方向Y正交的第二方向X与对应的导电触点焊盘112和108间隔开，并且它们之间仅具有绝缘体部分。这种布置提供了迁移屏障以使在中间绝缘体120的材料内发生的任何开裂局部化。在图示的示例中，多层引线框架101及其各个层级121、131、122、132和123是大致平面的，并且在图示的取向上平行于X-Y平面。多层引线框架101形成为堆叠布置，其中堆叠布置具有沿竖直的第三方向Z相继向下延伸的层级121、131、122、132和123。在图示的示例中，导电止裂结构114的第二导电止裂结构部分126在导电触点焊盘112的第一导电触点焊盘部分下方延伸，以进一步减轻裂纹延伸。在这方面，裂纹不太可能遵循穿过绝缘体120、围绕第二导电止裂结构部分126的下层延伸部的弯曲路径。
如图1、图1A和图1C中进一步示出的，各个导电止裂结构115围绕对应的电容导电触点焊盘108的两个正交侧的全部或至少部分侧向延伸。在该示例中，导电止裂结构115具有三个部分，每个部分与相关联的导电触点焊盘108的相应的直线侧侧向地间隔开并且大致平行于该相应的直线侧延伸。在另一示例中，导电止裂结构完全侧向地包围相关联的导电触点焊盘。在另一示例中，多层引线框架包括导电止裂结构，导电止裂结构与两个不同的导电触点焊盘侧向间隔开并且位于这两个不同的导电触点焊盘之间。
图2示出了根据另一实施例的另一多层引线框架201，该另一多层引线框架具有导电止裂结构114、以及相应的电子部件导电触点焊盘112的一部分。在该示例中，导电触点焊盘112和导电止裂结构示例114通常如上文所描述的。然而，在该示例中，导电止裂结构114具有第三导电止裂结构部分202，该第三导电止裂结构部分连接到暴露于多层引线框架201的底(第二)侧的导电焊盘116。该示例用导电材料包围在导电触点焊盘112与导电止裂结构114之间延伸的绝缘体部分120，以减轻裂纹迁移。此外，第二导电止裂结构部分126在导电触点焊盘112的第一导电触点焊盘部分下方延伸。
现在参考图3至图10，图3示出了根据另一实施例的制造封装电子器件的方法300。下面结合图1、图1A、图1B和图1C的示例封装电子器件100的制造来描述方法300。图4至图10示出了经历根据图3的方法300的制造加工的封装电子器件100。方法300包括在302处制造多层引线框架101。在一种实施方式中，在302处每次一个层级地制造引线框架101，从制造起始芯部层级开始，随后使用铜或其它导电金属和绝缘体材料(诸如一个或多个ABF层)制造附加的层级。下文将引线框架制造302描述为从在303处的第一迹线层121开始，并且继续依次形成第一过孔层级131、第二迹线层级122、第二过孔层级132，并且然后是第三迹线层级123。在其它实施方式中，可以使用不同的顺序，例如，从内部层级开始并且在起始(例如，芯部)层级的任一侧上制造附加的层级。在图示的示例中，某些迹线层级包括图案化的导电特征，这些图案化的导电特征具有包括不同厚度的特征的台阶(例如，如在上面的图1B和图2中看到的第一迹线层级121和第三迹线层级123的台阶状铜特征或迹线)。
在303处，形成第一迹线层级121的图案化的第一迹线层以及绝缘体部分。图4示出了经历单层级制造过程400的示例第一迹线层级121，该单层级制造过程形成导电触点焊盘112和导电止裂结构114的第一图案化的导电特征、以及介于第一图案化的导电特征之间的相关联的绝缘体部分120。第一图案化的导电特征包括第一导电止裂结构焊盘部分、以及沿多层引线框架101的图示的底侧设置的第一导电触点焊盘部分。第一导电触点焊盘部分和第一导电止裂结构部分具有沿第一方向(例如，图4中的进入和离开页面的Y)延伸的直线轮廓。如图4中示出的，第一导电止裂结构部分沿第二方向X与第一导电触点焊盘部分间隔开。在一种实施方式中，单层级过程400使用绝缘体结构120的味之素堆积膜绝缘体层，这些味之素堆积膜绝缘体层通过真空层压而粘附到图案化的导电特征，随后是在ABF层压层中进行热预固化和期望的激光过孔形成以及污渍去除。在可选地沉积铜种子层之后，在ABF层上镀覆薄铜层，并且在沉积铜上形成并图案化光致抗蚀剂层，以促进所制造的迹线层级121中的台阶状铜结构的形成。此后，例如使用铜电镀进行进一步的铜沉积，然后去除图案化的抗蚀剂层。然后可选地蚀刻薄铜，随后例如在180摄氏度至200摄氏度下进行完全固化。在一个示例中，类似的处理用于在302处的引线框架制造中进行示例多层引线框架101的剩余层级131、122、132和123的后续制造。
在304处，在第一迹线层级121的完成侧上形成第一过孔层级131的图案化的第一过孔层和绝缘体部分。图5示出了经历单层级制造过程500的示例第一过孔层级131，该单层级制造过程形成导电触点焊盘112和导电止裂结构114的第一导电过孔、以及介于第一图案化的导电过孔之间的相关联的另外的绝缘体部分120。在该示例中，第一过孔层级131具有与第一迹线层级121的第一导电触点焊盘部分接触的导电触点焊盘过孔、以及与第一迹线层级121的第一导电止裂结构部分接触的导电止裂结构过孔。
在图3中在305处，形成第二迹线层级122的图案化的第二迹线层和绝缘体部分。图6示出了经历单层级制造过程600的示例第一迹线层级121，该单层级制造过程形成导电触点焊盘112和导电止裂结构114的第二图案化的导电特征、以及介于第二图案化的导电特征之间的相关联的绝缘体部分120。第二图案化的导电特征包括与过孔层级131的导电触点焊盘过孔接触的第二导电触点焊盘部分。第二图案化的导电特征还包括第二导电止裂结构部分126，该第二导电止裂结构部分接触过孔层级131的导电止裂结构过孔、并在第一导电触点焊盘部分下方(在图6的取向中为上方)侧向地延伸。
在306处，在第二迹线层级122的完成侧上形成第二过孔层级132的图案化的第二过孔层和绝缘体部分。图7示出了经历另一单层级制造过程700的示例第二迹过孔层级132，该单层级制造过程形成导电触点焊盘112和导电止裂结构114的第二导电过孔、以及介于第二图案化的导电过孔之间的相关联的另外的绝缘体部分120。第二导电过孔包括与第二导电止裂结构部分126接触的第二导电止裂过孔。
在308处，形成第三迹线层级123的图案化的第三迹线层和绝缘体部分。图8示出了经历单层级制造过程800的示例第三迹线层级123，该单层级制造过程形成导电止裂结构114的第三图案化的导电特征、以及介于第三图案化的导电特征与沿多层引线框架101的底侧(在图10的取向中示出为顶部)暴露的导电焊盘116之间的相关联的绝缘体部分120。第三图案化的导电特征包括第三导电止裂结构部分，该第三导电止裂结构部分接触第二过孔层级132的第二导电止裂结构过孔。在另一实施方式中，导电止裂结构114具有第三导电止裂结构部分202，该第三导电止裂结构部分连接到暴露于多层引线框架201的底(第二)侧的导电焊盘116，如上面图2中示出的。
在302处的多层引线框架101的制造之后，方法300在图3中继续，其中将一个或多个电子部件焊接310到多层引线框架101的顶侧105上的相关联的第一导电触点焊盘部分。图9示出了经历部件附接过程900的电子器件100，该部件附接过程提供焊料膏以选择多层引线框架101的顶侧105的区域，这些区域包括导电触点焊盘108和112的暴露的上侧的全部或部分，随后进行自动拾取和放置操作以将电容器放置在两个相关联的导电触点焊盘108上并将电感部件106的端子110放置在相关联的导电触点焊盘112上。然后对焊料膏进行热回流，以在部件端子与导电触点焊盘108、112的顶侧之间建立焊料连接。
在312处，使用塑封化合物来塑封电子器件100的上部部分以形成封装结构109，该封装结构包围电子部件106、110和107并包围第一导电触点焊盘部分，如以上图1中示出的。图示的方法300还包括在314处的可选的封装分离，例如，进行正交封装锯切操作以将各个完成的电子器件与起始面板引线框架结构分离，并且该方法结束于在316处的最终器件测试。
导电止裂结构108和114的存在通过在不增加所使用的焊料的量、或不增加器件尺寸和成本的情况下控制或减小开裂程度来减轻热处理(包括部件焊接之后的制造期间的热操作)期间结构部件中的CTE差异的不利影响从而提高产品可靠性。多层引线框架101、201中的导电止裂结构108和114以类似于钢筋加固混凝土的方式操作，并用于增强材料的强度以抵抗应力裂纹。在图示的器件100中，大电感部件106在热处理期间可以比相邻结构更快地膨胀，并且对塑封壁施加应力，这在衬底或多层引线框架101、201处产生应力。导电止裂结构108和114增加了电子器件封装的稳健性，而不会不利地影响体尺寸或增加成本，同时使多层级引线框架101、201更强且更不脆，以减轻裂纹和焊料的逸出，并阻止任何可能的裂纹扩展。这提供了更高的产量，同时保留了低轮廓可布线多层引线框架和吊脚式电感技术(stilted inductor technology)的原始产品功率密度优势，同时提高了满足或超过集成电子产品在不利环境(诸如工业和汽车应用)中使用的可靠性标准的解决方案的稳健性。
在权利要求的范围内，对所描述的示例进行修改是可能的，并且其它实施方式也是可能的。
Claims (20)
1.一种封装电子器件，包括：
多层引线框架，所述多层引线框架具有第一迹线层级、第二迹线层级、过孔层级、绝缘体、导电触点焊盘和导电止裂结构，所述第一迹线层级包括第一图案化的导电特征，所述第二迹线层级包括第二图案化的导电特征，所述过孔层级包括将所述第一图案化的导电特征和所述第二图案化的导电特征中的对应的图案化的导电特征互连的导电过孔，所述绝缘体在所述第一迹线层级、所述第二迹线层级、以及所述过孔层级的所述图案化的导电特征和所述过孔中的对应的图案化的导电特征和过孔之间延伸，并且所述导电触点焊盘沿所述多层引线框架的一侧设置；
电子部件，所述电子部件电耦合到所述导电触点焊盘；以及
封装结构，所述封装结构包围所述电子部件和所述导电触点焊盘；
所述导电触点焊盘具有沿第一方向延伸的直线轮廓，所述导电触点焊盘具有位于所述第一迹线层级中的第一导电触点焊盘部分、位于所述第二迹线层级中的第二导电触点焊盘部分、以及位于所述过孔层级中的导电触点焊盘过孔；
所述导电止裂结构具有沿所述第一方向的直线轮廓，所述导电止裂结构具有位于所述第一迹线层级中的第一导电止裂结构部分、位于所述第二迹线层级中的第二导电止裂结构部分、以及位于所述过孔层级中的导电止裂结构过孔，并且所述导电止裂结构沿第二方向与所述导电触点焊盘间隔开，所述第二方向与所述第一方向正交。
2.根据权利要求1所述的封装电子器件，其中，所述导电止裂结构的所述第二导电止裂结构部分在所述导电触点焊盘的所述第一导电触点焊盘部分下方延伸。
3.根据权利要求2所述的封装电子器件，其中：
所述多层引线框架包括第三迹线层级和第二过孔层级，所述导电止裂结构具有在所述第三迹线层级中的第三导电止裂结构部分以及在所述第二过孔层级中的第二导电止裂过孔；并且
所述第二导电止裂过孔将所述第三导电止裂结构部分连接到所述第二导电止裂结构部分。
4.根据权利要求3所述的封装电子器件，其中，所述第三导电止裂结构部分连接到暴露于所述多层引线框架的第二侧的焊盘。
5.根据权利要求4所述的封装电子器件，其中，所述第二导电止裂结构部分在所述导电触点焊盘的所述第一导电触点焊盘部分下方延伸。
6.根据权利要求5所述的封装电子器件，其中，所述导电止裂结构围绕所述导电触点焊盘的两个正交侧延伸。
7.根据权利要求3所述的封装电子器件，其中，所述导电止裂结构围绕所述导电触点焊盘的两个正交侧延伸。
8.根据权利要求2所述的封装电子器件，其中，所述导电止裂结构围绕所述导电触点焊盘的两个正交侧延伸。
9.根据权利要求1所述的封装电子器件，其中，所述导电止裂结构围绕所述导电触点焊盘的两个正交侧延伸。
10.根据权利要求9所述的封装电子器件，其中：
所述多层引线框架包括第三迹线层级和第二过孔层级，所述导电止裂结构具有在所述第三迹线层级中的第三导电止裂结构部分以及在所述第二过孔层级中的第二导电止裂过孔；并且
所述第二导电止裂过孔将所述第三导电止裂结构部分连接到所述第二导电止裂结构部分。
11.一种多层引线框架，包括：
第一迹线层级，所述第一迹线层级具有第一图案化的导电特征；
第二迹线层级，所述第二迹线层级具有第二图案化的导电特征；
过孔层级，所述过孔层级位于所述第一迹线层级与所述第二迹线层级之间，所述过孔层级包括将所述第一图案化的导电特征和第二图案化的导电特征中的对应的图案化的导电特征互连的导电过孔；
绝缘体，所述绝缘体在所述第一迹线层级、所述第二迹线层级、以及所述过孔层级的所述图案化的导电特征和所述过孔中的对应的图案化的导电特征和过孔之间延伸；
导电触点焊盘，所述导电触点焊盘沿所述多层引线框架的一侧设置，所述导电触点焊盘具有位于所述第一迹线层级中的第一导电触点焊盘部分、位于所述第二迹线层级中的第二导电触点焊盘部分、以及位于所述过孔层级中的导电触点焊盘过孔，所述导电触点焊盘具有沿第一方向延伸的直线轮廓；以及
导电止裂结构，所述导电止裂结构具有沿所述第一方向的直线轮廓，所述导电止裂结构具有位于所述第一迹线层级中的第一导电止裂结构部分、位于所述第二迹线层级中的第二导电止裂结构部分、以及位于所述过孔层级中的导电止裂过孔，并且所述导电止裂结构沿第二方向与所述导电触点焊盘间隔开，所述第二方向与所述第一方向正交。
12.根据权利要求11所述的多层引线框架，其中，所述导电止裂结构的所述第二导电止裂结构部分在所述导电触点焊盘的所述第一导电触点焊盘部分下方延伸。
13.根据权利要求12所述的多层引线框架，其中：
所述多层引线框架包括第三迹线层级和第二过孔层级，所述导电止裂结构具有在所述第三迹线层级中的第三导电止裂结构部分以及在所述第二过孔层级中的第二导电止裂过孔；并且
所述第二导电止裂过孔将所述第三导电止裂结构部分连接到所述第二导电止裂结构部分。
14.根据权利要求13所述的多层引线框架，其中，所述第三导电止裂结构部分连接到暴露于所述多层引线框架的第二侧的焊盘。
15.根据权利要求14所述的多层引线框架，其中，所述第二导电止裂结构部分在所述导电触点焊盘的所述第一导电触点焊盘部分下方延伸。
16.根据权利要求11所述的多层引线框架，其中，所述导电止裂结构围绕所述导电触点焊盘的两个正交侧延伸。
17.根据权利要求16所述的多层引线框架，其中：
所述多层引线框架包括第三迹线层级和第二过孔层级，所述导电止裂结构具有在所述第三迹线层级中的第三导电止裂结构部分以及在所述第二过孔层级中的第二导电止裂过孔；并且
所述第二导电止裂过孔将所述第三导电止裂结构部分连接到所述第二导电止裂结构部分。
18.一种制造封装电子器件的方法，所述方法包括：
形成多层引线框架的第一迹线层级，所述第一迹线层级具有第一图案化的导电特征和介于所述第一图案化的导电特征之间的绝缘体部分，所述第一图案化的导电特征包括第一导电止裂结构焊盘部分和沿所述多层引线框架的一侧设置的第一导电触点焊盘部分，所述第一导电触点焊盘部分具有沿第一方向延伸的直线轮廓，所述第一导电止裂结构部分具有沿所述第一方向的直线轮廓，所述第一导电止裂结构部分沿第二方向与所述第一导电触点焊盘部分间隔开，并且所述第二方向与所述第一方向正交；
形成所述多层引线框架的过孔层级，所述过孔层级具有导电过孔和介于所述导电过孔之间的另一绝缘体部分，所述导电过孔包括导电触点焊盘过孔和导电止裂结构过孔，所述导电触点焊盘过孔与所述第一迹线层级的所述第一导电触点焊盘部分接触，所述导电止裂结构过孔与所述第一迹线层级的所述第一导电止裂结构部分接触；以及
形成所述多层引线框架的第二迹线层级，所述第二迹线层级具有第二图案化的导电特征和介于所述第二图案化的导电特征之间的另外的绝缘体部分，所述第二图案化的导电特征包括第二导电触点焊盘部分和第二导电止裂结构部分，所述第二导电触点焊盘部分与所述过孔层级的所述导电触点焊盘过孔接触，所述第二导电止裂结构部分与所述过孔层级的所述导电止裂结构过孔接触。
19.根据权利要求18所述的方法，进一步包括：
将电子部件焊接到所述第一导电触点焊盘部分；并且
形成封装结构，所述封装结构包围所述电子部件和所述第一导电触点焊盘部分。
20.根据权利要求18所述的方法，进一步包括：
形成所述多层引线框架的第二过孔层级，所述第二过孔层级具有第二导电过孔和介于所述第二导电过孔之间的又一绝缘体部分，所述第二导电过孔包括第二导电止裂过孔，所述第二导电止裂过孔与所述第二导电止裂结构部分接触；并且
形成所述多层引线框架的第三迹线层级，所述第三迹线层级具有第三图案化的导电特征和介于所述第三图案化的导电特征之间的附加的绝缘体部分，所述第三图案化的导电特征包括第三导电止裂结构部分，所述第三导电止裂结构部分与所述第二过孔层级的所述第二导电止裂结构过孔接触。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/185,589 | 2021-02-25 | ||
| US17/185,589 US11495549B2 (en) | 2021-02-25 | 2021-02-25 | Electronic device with crack arrest structure |
| PCT/US2022/017802 WO2022182930A1 (en) | 2021-02-25 | 2022-02-25 | Electronic device with crack arrest structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116918063A true CN116918063A (zh) | 2023-10-20 |
Family
ID=82900862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202280016585.9A Pending CN116918063A (zh) | 2021-02-25 | 2022-02-25 | 具有止裂结构的电子器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11495549B2 (zh) |
| CN (1) | CN116918063A (zh) |
| WO (1) | WO2022182930A1 (zh) |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3542311B2 (ja) * | 2000-01-28 | 2004-07-14 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6605865B2 (en) * | 2001-03-19 | 2003-08-12 | Amkor Technology, Inc. | Semiconductor package with optimized leadframe bonding strength |
| US6660945B2 (en) | 2001-10-16 | 2003-12-09 | International Business Machines Corporation | Interconnect structure and method of making same |
| US6709954B1 (en) * | 2002-06-21 | 2004-03-23 | Advanced Micro Devices, Inc. | Scribe seal structure and method of manufacture |
| US20040023562A1 (en) | 2002-07-30 | 2004-02-05 | Texas Instruments Incorporated | Contact pin for socket |
| US6881100B2 (en) | 2002-10-15 | 2005-04-19 | Texas Instruments Incorporation | Modular socket |
| CN100490140C (zh) * | 2003-07-15 | 2009-05-20 | 飞思卡尔半导体公司 | 双规引线框 |
| US8373254B2 (en) * | 2008-07-29 | 2013-02-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for reducing integrated circuit corner peeling |
| US7821104B2 (en) * | 2008-08-29 | 2010-10-26 | Freescale Semiconductor, Inc. | Package device having crack arrest feature and method of forming |
| US8304868B2 (en) | 2010-10-12 | 2012-11-06 | Texas Instruments Incorporated | Multi-component electronic system having leadframe with support-free with cantilever leads |
| JP6053256B2 (ja) * | 2011-03-25 | 2016-12-27 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体チップ及びその製造方法、並びに半導体装置 |
| US8946880B2 (en) * | 2012-03-23 | 2015-02-03 | Texas Instruments Incorporated | Packaged semiconductor device having multilevel leadframes configured as modules |
| WO2014038066A1 (ja) * | 2012-09-07 | 2014-03-13 | 三菱電機株式会社 | パワー半導体装置 |
| US9502270B2 (en) * | 2014-07-08 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device packages, packaging methods, and packaged semiconductor devices |
| US9515009B2 (en) * | 2015-01-08 | 2016-12-06 | Texas Instruments Incorporated | Packaged semiconductor device having leadframe features preventing delamination |
| JP2017045910A (ja) * | 2015-08-28 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US9748181B1 (en) * | 2016-05-31 | 2017-08-29 | Texas Instruments Incorporated | Methods and apparatus for crack propagation prevention and enhanced particle removal in scribe line seals |
| US10340210B2 (en) * | 2016-09-16 | 2019-07-02 | Texas Instruments Incorporated | System in package device including inductor |
| US10453816B2 (en) * | 2016-09-28 | 2019-10-22 | Rohm Co., Ltd. | Semiconductor device |
| MY202342A (en) * | 2017-06-08 | 2024-04-24 | Intel Corp | Over-molded ic package with in-mold capacitor |
| US10497648B2 (en) | 2018-04-03 | 2019-12-03 | General Electric Company | Embedded electronics package with multi-thickness interconnect structure and method of making same |
| US10692737B2 (en) | 2018-10-08 | 2020-06-23 | General Electric Company | Multilayer interconnect structure with buried conductive via connections and method of manufacturing thereof |
| US20200211760A1 (en) | 2018-12-28 | 2020-07-02 | Texas Instruments Incorporated | Molded inductor with magnetic core having mold flow enhancing channels |
| US11855540B2 (en) | 2019-03-26 | 2023-12-26 | Texas Instruments Incorporated | Leadframe for conductive winding |
| US20210159188A1 (en) * | 2019-11-22 | 2021-05-27 | Advanced Semiconductor Engineering, Inc. | Package structure and method for manufacturing the same |
| US11348883B2 (en) * | 2020-03-27 | 2022-05-31 | Texas Instruments Incorporated | High voltage isolation barrier with electric overstress integrity |
-
2021
- 2021-02-25 US US17/185,589 patent/US11495549B2/en active Active
-
2022
- 2022-02-25 WO PCT/US2022/017802 patent/WO2022182930A1/en active Application Filing
- 2022-02-25 CN CN202280016585.9A patent/CN116918063A/zh active Pending
- 2022-06-13 US US17/806,694 patent/US11798900B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2022182930A1 (en) | 2022-09-01 |
| US20220310535A1 (en) | 2022-09-29 |
| US20220270984A1 (en) | 2022-08-25 |
| US11495549B2 (en) | 2022-11-08 |
| US11798900B2 (en) | 2023-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8826527B2 (en) | Electronic component-embedded printed circuit board and method of manufacturing the same | |
| US9847236B2 (en) | Electrical interconnect structure for an embedded electronics package | |
| KR100851072B1 (ko) | 전자 패키지 및 그 제조방법 | |
| US5768108A (en) | Multi-layer wiring structure | |
| US8669653B2 (en) | Semiconductor device having electronic component in through part, electronic device, and manufacturing method of semiconductor | |
| US10262930B2 (en) | Interposer and method for manufacturing interposer | |
| US9899235B2 (en) | Fabrication method of packaging substrate | |
| US20090085192A1 (en) | Packaging substrate structure having semiconductor chip embedded therein and fabricating method thereof | |
| JP2008085089A (ja) | 樹脂配線基板および半導体装置 | |
| EP1869704A1 (en) | Rigid wave pattern design on chip carrier substrate and printed circuit board for semiconductor and electronic sub-system packaging | |
| WO2014162478A1 (ja) | 部品内蔵基板及びその製造方法 | |
| KR100653249B1 (ko) | 메탈코어, 패키지 기판 및 그 제작방법 | |
| KR100816324B1 (ko) | 칩 내장형 인쇄회로기판 및 그 제조방법 | |
| CN1207780C (zh) | 改进了的集成电路结构 | |
| KR100733251B1 (ko) | 이중 전자부품이 내장된 인쇄회로기판 및 그 제조방법 | |
| US20070269929A1 (en) | Method of reducing stress on a semiconductor die with a distributed plating pattern | |
| KR101043328B1 (ko) | 전자소자 내장형 인쇄회로기판 및 그 제조방법 | |
| KR101167453B1 (ko) | 전자부품 내장형 인쇄회로기판 및 그 제조방법 | |
| KR100671541B1 (ko) | 함침 인쇄회로기판 제조방법 | |
| US20070267759A1 (en) | Semiconductor device with a distributed plating pattern | |
| KR20150121759A (ko) | 적층형 패키지 및 그 제조방법 | |
| CN116918063A (zh) | 具有止裂结构的电子器件 | |
| CN119008417A (zh) | 一种fcbga玻璃基板及其制备方法 | |
| CN104604341B (zh) | 布线基板及其制造方法 | |
| KR101103767B1 (ko) | 인쇄회로기판 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |