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JP2017045910A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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JP2017045910A
JP2017045910A JP2015168534A JP2015168534A JP2017045910A JP 2017045910 A JP2017045910 A JP 2017045910A JP 2015168534 A JP2015168534 A JP 2015168534A JP 2015168534 A JP2015168534 A JP 2015168534A JP 2017045910 A JP2017045910 A JP 2017045910A
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JP
Japan
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pad electrode
semiconductor device
bonding
wire
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015168534A
Other languages
English (en)
Inventor
忠浩 見渡
Tadahiro Miwatari
忠浩 見渡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
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Priority to US15/245,298 priority patent/US9941236B2/en
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Abstract

【課題】
ボールボンディング技術によりアルミパッド電極とリードフレームをボンディングワイヤで接続する半導体装置において、アルミパッド電極と層間絶縁膜の密着性を維持しつつ、ワイヤボンディング時の層間絶縁膜のクラックを防止する。
【解決手段】
２層以上の複数のパッド電極で構成され、パッド電極同士がビアを介して電気的に接続されるボンディングパッドにおいて、ワイヤボンディング時にワイヤボンダのキャピラリー端が接触する領域の下部にビアを配置しない。
【選択図】図５

Description

本発明は、半導体装置およびその製造方法に係り、特に、ボールボンディング技術によりアルミパッド電極とリードフレームをボンディングワイヤで接続する半導体装置に適用して有効な技術に関する。
金（Ａｕ）や銅（Ｃｕ）などのワイヤを用いて、集積回路が作り込まれた半導体チップのパッド電極とプリント基板や半導体パッケージの電極とを接続するワイヤボンディングは、比較的コストが低く、配線の自由度が高い実装技術として広く採用されている。
一方、半導体集積回路の高集積化に伴い、半導体チップのパッド電極の狭ピッチ化や薄膜化が進み、層間絶縁膜からのパッド電極の剥離やパッド電極下の層間絶縁膜の損傷などの問題が顕著になる等、微細化におけるワイヤボンディングの信頼性向上が課題となっている。
本技術分野の背景技術として、特許文献１のような技術がある。特許文献１には、「パッド電極を第１のパッド電極と第２のパッド電極の２層構造とし、第１のパッド電極と第２のパッド電極とを金属層（ビア）で接続することで、絶縁膜との密着性が低下することのないパッド電極を持つ半導体装置」が開示されている。
特許第２９６４９９９号公報
上記特許文献１は、パッド電極を２層構造で形成しており、層間絶縁膜からのパッド電極の剥離に対しては有効な技術である。一方、半導体チップにワイヤボンディングを行う際、ボンディングワイヤの先端部に形成されたボンディングボールに対してキャピラリーにより一定の荷重を加えながら超音波を印加するため、キャピラリーの下部に大きな応力が加わる。
特許文献１のように、パッド電極全面に金属層（ビア）をマトリックス状に配置した２層構造のパッド電極では、ボンディングボールがキャピラリー端に接している直下の金属層（ビア）が形成されている層間絶縁膜は、この応力によりクラックが発生し易いという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、２層以上の複数のパッド電極で構成され、パッド電極同士がビアを介して電気的に接続されるボンディングパッドにおいて、ワイヤボンディング時にワイヤボンダのキャピラリー端が接触する領域の下部にビアを配置しない。
前記一実施の形態によれば、パッド電極と層間絶縁膜の密着性を維持しつつ、ワイヤボンディング時の層間絶縁膜のクラックを防止できる。これにより、半導体装置の信頼性が向上する。
本発明の一実施形態に係る半導体装置の平面図である。 図１のＱ−Ｑ’断面図である。 本発明の一実施形態に係る半導体チップの平面図である。 図３のＡ部のＸ−Ｘ’断面図である。 本発明の一実施形態に係る半導体装置のパッド電極部分の拡大平面図である。 図５のＹ−Ｙ’断面の一部を示す図である。 本発明の一実施形態に係るパッド電極とボンディングワイヤの接合を概念的に示す図である。 本発明の一実施形態に係るボンディングワイヤとキャピラリーを示す図である。 膜厚の薄い単層パッド電極でのワイヤ引張り試験結果を示すグラフである。 本発明の一実施形態に係るパッド電極でのワイヤ引張り試験結果を示すグラフである。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 図４の変形例である。 本発明の一実施形態に係る半導体装置のパッド電極部分の拡大平面図である。 図１３Ａの変形例である。 図５の変形例である。 図５の別の変形例である。 図５の他の変形例である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 本発明の一実施形態に係る製造工程の一部を示す断面図である。 半導体装置のパッド電極部分の拡大平面図である。 図１６ＡのＩ−Ｉ’断面の一部を示す図である。 ワイヤボンディング時の課題を概念的に示す図である。 ワイヤボンディング時の課題を概念的に示す図である。
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
先ず、図１６Ａから図１７Ｂを用いて、従来の半導体装置における問題点を説明する。図１６Ａは従来のワイヤボンディング用アルミパッド電極の平面図である。また、図１６Ｂは図１６ＡのＩ−Ｉ’断面の一部を示す図である。従来の半導体装置のパッド電極構造は、図１６Ａ，図１６Ｂに示すように、層間絶縁膜２５上に形成された下層のパッド電極（金属層３９およびバリアメタル３８，４０）と層間絶縁膜３１上に形成された上層のパッド電極（金属層３４およびバリアメタル３３，３５）を複数のビア３７により電気的に接続する２層構造で構成されている。複数のビア３７は層間絶縁膜３０，３１にマトリックス状に形成されている、いわゆる粒状のビアである。
上層のパッド電極（金属層３４およびバリアメタル３３，３５）は表面保護膜３６により被覆されており、上層のパッド電極上の一部のバリアメタル３５および表面保護膜３６を除去することにより開口が形成され、金属層３４の一部が表面に露出し、パッド電極４を構成している。
図１７Ａは、半導体装置にワイヤボンディングを行う際に、パッド電極に掛かる応力を示す図である。図１７Ａの左側はワイヤボンダのキャピラリー４３、ボンディングワイヤ４１、ボンディングボール４２、およびパッド電極（ボンディングパッド）４の相対的な位置関係を示している。また、図１７Ａの右側はＤ部の拡大図である。
ワイヤボンディングを行う際、ボンディングワイヤ４１の先端部に形成されたボンディングボール４２に対してキャピラリー４３により所定の荷重を加えながら超音波を印加し、ボンディングワイヤ４１とパッド電極（ボンディングパッド）４との接合を行う。この時、キャピラリー４３の下部、特に、キャピラリー４３の先端部に大きな応力が加わる。その結果、図１７Ｂに示すように、この応力により層間絶縁膜３０，３１やバリアメタル３３，４０にクラックが発生する問題が生じる。
図１および図２を用いて、本実施例の半導体パッケージについて説明する。図１は本実施例の半導体パッケージの平面図であり、図２は図１のＱ−Ｑ’断面を示している。なお、本実施例では、主にＱＦＰ（Ｑｕａｄ−Ｆｌａｔ−Ｐａｃｋａｇｅ）の例を用いて説明するが、あくまでも例示であって、パッケージの形態はこれに限定されるものではない。
本実施例の半導体パッケージＳＰは、図１に示すように、リードフレームＬＦがパッケージの４側面から取り出され、かつ、ガルウィング形に成形されたＱＦＰと呼ばれるタイプのパッケージである。パッケージ本体は、モールドＭＤにより成形されている。モールドＭＤの材質は、セラミックをエポキシ樹脂で封止するセラミック・パッケージや、溶かしたプラスチックを射出成形するものなどがある。
半導体パッケージＳＰの内部構造は、図２に示すように、半導体チップＳＣ、半導体チップＳＣを支持固定するダイパッドＤＰ、インナーリードと呼ばれるリードフレームＬＦの一部がモールドＭＤにより封止された構成となっている。半導体チップＳＣの主面側に設けられたボンディングパッド（パッド電極）ＢＰとリードフレームＬＦはボンディングワイヤＢＷにより電気的に接続されている。
次に、図３から図６を用いて、図２の半導体チップＳＣおよびボンディングパッド（パッド電極）ＢＰについて説明する。図３は半導体チップＳＣの平面図であり、図４は図３のＡ部におけるＸ−Ｘ’断面を示している。図５は図３のＡ部の拡大平面図であり、図６は図５のＹ−Ｙ’断面の一部を示す図である。
図３に示すように、半導体チップＳＣを構成する半導体基板１の表面には、図示しない表面保護膜（パッシベーション膜）によって覆われた素子形成領域２と、その外周領域３とが設けられている。素子形成領域２にはＭＯＳトランジスタなどが形成されており、それらと電気的に接続されたパッド（ＰＡＤ）電極４が外部端子として設けられている。このパッド電極４（パッド電極ＢＰ）は、図２に示すように、ボンディングワイヤＢＷによりリードフレームＬＦと電気的に接続される。
パッド電極４の周辺構造（断面）を図４に示す。半導体基板１上に、アルミニウム（ＡＬ）を主成分とする金属層１５，２２，２８，３４が、例えば、チタン（Ｔｉ）やＴｉＮ（窒化チタン）などからなるバリアメタル１４，１６，２１，２３，２７，２９，３３，３５により上下を挟まれた構造の４層のメタル配線層が、それぞれが層間絶縁膜１０，１１，１７，１８，２４，２５，３０，３１を介して積層されている。４層のメタル配線層は、ビア２０，２６，３２，３７により各々電気的に接続されている。
なお、半導体基板１の主面上には、素子分離層であるシリコン酸化膜５が形成されており、半導体基板１の素子形成領域２には、ゲート酸化膜６、拡散層７、ポリシリコン膜８、タングステンシリサイド（ＷＳｉ）膜９からなるトランジスタなどの各種素子が形成されている。また、拡散層７はビア１３により最下層のメタル配線層（金属層１５およびバリアメタル１４，１６）と電気的に接続されている。
最上層の金属層３４の一部にはパッド電極４が設けられている。最上層の金属層３４とパッド電極４の一部は表面保護膜３６により被覆されている。また、パッド電極４は、最上層のメタル配線層上部のバリアメタル３５および表面保護膜３６の一部を除去することにより開口が形成され、金属層３４の表面が露出した構造となっている。このパッド電極４は、ウェハープロービング試験時の試験針の接続（接触）やワイヤボンディング時のボンディングワイヤの接合部として用いられる。
本実施例のボンディングパッド（パッド電極）構造は、図４に示すように、ボールボンディング接続の密着強度をあげるために、ビア３７（保護用ビア）がパッド電極４の下部に選択的に設けられている。つまり、パッド電極４の下部全面にビア３７を設けるのではなく、ビア３７を配置する領域（ビア配置領域）と配置しない領域（ビア禁止領域）とに分けて選択的に設けられている。
なお、素子形成領域２に設けられる回路用のビア１３，２０，２６，３２、および上記のパッド電極４の下部に設けられる保護用のビア３７は、層間絶縁膜に形成した開口孔にバリアメタルを介してその内部に、例えば、タングステン（Ｗ）のような高融点金属を埋込んで形成されている。
図５および図６を参照して、パッド電極４の構成をより詳しく説明する。パッド電極４上の表面保護膜３６に形成した矩形の開口に内接する直径ｂの仮想の円とボールボンディングのワイヤ径の寸法を基準にして導きだした直径ａの仮想の円に挟まれた領域の下部には、ボールボンディング時に発生するクラックを防止するため保護用のビア３７の配置を禁止している。すなわち、直径ｂの仮想の円と直径ａの仮想の円とで挟まれた領域の下部にはビア３７が設けられていない。
なお、図５および図６のパッド構造においては、アルミニウム（ＡＬ）を主成分とする最上層の金属層３４とその直下に配置された金属層３９の膜厚は６００ｎｍとし、保護用のビア３７は、ビア径が５６０ｎｍ、ビア間距離が６６０ｎｍでマトリックス状に配置している。また、パッド電極上の表面保護膜３６の開口寸法ｂは８０μｍ、ボンディングワイヤにはワイヤ径３０μｍのワイヤを使用し、ボンディングボールのボール径ＭＢＤ（Ｍａｓｈｅｄ−Ｂａｌｌ−Ｄｉａｍｅｔｅｒ）を６８μｍになるように製造条件を設定している。この時、ビア３７を配置しない禁止領域を定義する寸法ａをワイヤ径より８μｍ大きい３８μｍに設定している。
図７にパッド電極と当該パッド電極に接合されるボンディングワイヤの位置関係を概念的に示す。また、図８にワイヤボンディング時のパッド電極、ボンディングワイヤ、ワイヤボンダのキャピラリーの位置関係を概念的に示す。
ボンディングボール４２にキャピラリー４３の端部が当たる部分、すなわちキャピラリー痕（図７および図８のＢ部）は上面側から見た場合、円形となり、これはキャピラリー４３の形状に依存している。このキャピラリー痕は、ワイヤボンディング時にボンディングボール４２に形成されるキャピラリー４３のチャンファー部の押圧痕である。キャピラリー４３においては、この円の直径（図７および図８のｅ）をチャンファー径と呼ぶ。また、ワイヤを通す細長いキャピラリー４３の円筒内径（図７および図８のｄ）をホール径と呼ぶ。チャンファー径ｅは、ワイヤボンディングの圧着ボール径ＭＢＤ（図７および図８のｆ）より小さくホール径ｄよりも大きい。圧着ボール径ｆは、パッド開口部の内側にワイヤボンディングの位置ズレを考慮しても入るように設定されているため、パッド開口寸法よりも小さい。
キャピラリー４３のホール径ｄは、ボンディングワイヤ４１を理想的なループで形成できるように設定されており、ワイヤ径（図７および図８のｃ）より５μｍ以上１３μｍ以内の範囲で幅広く設定されている。
以上の説明より明白なように、ボンディングボール４２の中心をパッド電極の中心となるようにボンディングする場合、ワイヤ径ｃより５μｍ〜１３μｍ大きい直径の仮想の円とパッド開口に内接する仮想の円に挟まれた領域にキャピラリー端が位置する仮想の円が存在する。本実施例では、この２つの円、すなわちワイヤ径ｃより５μｍ〜１３μｍ大きい直径の仮想の円とパッド開口に内接する仮想の円に挟まれた領域をビア配置の禁止領域として、キャピラリー端の応力によるビア周辺のクラックの発生を防止している。
図９および図１０を用いて、本実施例の効果を説明する。図９は膜厚の薄い単層パッド電極構造によるワイヤ引張り試験の結果を示している。図１０は本実施例のパッド電極構造によるワイヤ引張り試験の結果である。なお、試験結果がワイヤ径に依存しないことを示すため、それぞれ２５μｍ径のワイヤと３０μｍ径のワイヤを用いて同様の試験を実施した。図９の試験に用いた従来のパッド電極構造は、パッド電極が１層で構成され、パッド電極のアルミニウム（ＡＬ）の膜厚が薄膜化したものを使用している。
膜厚の薄い単層パッド電極構造では、図９に示すように、ボンディングワイヤの材料である金（Ａｕ）とパッド電極の材料であるアルミニウム（ＡＬ）の合金化がパッド電極の下部まで進行するため、ボール径が小さく、比較的低い引張り応力でもパッド電極が層間絶縁膜から容易に剥離してしまうことが分かる。
一方、本実施例のパッド電極構造では、図１０に示すように、ボンディングワイヤの直下に配置したビアにより密着強度が補強され、パッド電極が層間絶縁膜から剥がれ難いことが分かる。従って、本実施例のパッド電極構造により、パッド電極と層間絶縁膜の密着性を維持しつつ、ワイヤボンディング時の層間絶縁膜のクラックを防止することができる。これにより、半導体装置の信頼性が向上する。特に、車載向けの半導体製品のように長期間に渡り、高い信頼性を要求される半導体装置により好適である。
図１１Ａから図１１Ｊを参照して、本実施例のパッド電極構造を有する半導体装置の製造方法を順に説明する。
先ず、図１１Ａに示すように、シリコン（Ｓｉ）ウェハーである半導体基板１の主面に、例えばＬＯＣＯＳ法により、選択的にシリコン酸化膜５を形成する。シリコン酸化膜５は、半導体基板１の主面上に形成される各種素子の素子分離層となる。
次に、図１１Ｂに示すように、熱酸化によりゲート酸化膜６を形成し、ホトリソグラフィ技術とＲＩＥ（Ｒｅａｃｔｉｖｅ−Ｉｏｎ−Ｅｔｃｈｉｎｇ）等によるドライエッチング技術により、ポリシリコン膜８とタングステンシリサイド（ＷＳｉ）膜９をパターニングしてＭＯＳトランジスタのゲート酸化膜とゲート電極を形成する。さらに、ポリシリコン膜８とタングステンシリサイド（ＷＳｉ）膜９からなるゲート電極および素子分離層であるシリコン酸化膜５をマスクとするセルフアラインでイオン打ち込み法により拡散層７を形成する。この拡散層７は、ＭＯＳトランジスタのソースとドレインになる。
続いて、図１１Ｃに示すように、例えばＢＰＳＧ膜（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ−Ｓｉｌｉｃｏｎ−Ｇｌａｓｓ）からなる層間絶縁膜１０をＣＶＤ法（Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ）により形成する。その後、ＣＭＰ技術（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｌａｎａｒｉｚａｔｉｏｎ）等で平坦化し、層間絶縁膜１０上に、例えばシリコン酸化膜（ＳｉＯ２膜）などの別の層間絶縁膜１１をＣＶＤ法により形成する。層間絶縁膜１０、１１に拡散層７やゲート電極と電気的に接続するための開口孔１２をホトリソグラフィ技術とＲＩＥ等によるドライエッチング技術により形成する。
続いて、図１１Ｄに示すように、層間絶縁膜１０，１１に形成した開口孔１２にバリアメタルと、そのバリアメタルを介して、その内部を例えばタングステン（Ｗ）などの高融点金属をＣＶＤ法により埋込み、ドライエッチングによるエッチバック技術やＣＭＰ技術により平坦化し、ビア１３を形成する。その後、アルミニウム（ＡＬ）を主成分とする金属層１５とその下部のバリアメタル１４と上部のバリアメタル１６をＰＶＤ法（Ｐｈｙｓｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ）などにより成膜し、ホトリソグラフィ技術とＲＩＥ等によるドライエッチング技術によりパターニングし、メタル配線を形成する。
続いて、図１１Ｅに示すように、例えばシリコン酸化膜（ＳｉＯ２膜）などの層間絶縁膜１７をＨＤＰ−ＣＶＤ法（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ−Ｐｌａｓｍａ−ＣＶＤ）により形成した後、ＣＭＰ技術等で平坦化し、層間絶縁膜１７上に、例えばシリコン酸化膜（ＳｉＯ２膜）などの層間絶縁膜１８をプラズマＣＶＤ法により形成する。層間絶縁膜１７、１８に下層の配線層（金属層１５）に接続するための開口孔１９をホトリソグラフィ技術とＲＩＥ等によるドライエッチング技術により形成する。
続いて、図１１Ｆに示すように、層間絶縁膜１７，１８に形成した開口孔１９にバリアメタルと、そのバリアメタルを介して、その内部を例えばタングステン（Ｗ）などの高融点金属をＣＶＤ法により埋込み、ドライエッチングのエッチバック技術やＣＭＰ技術により平坦化し、ビア２０を形成する。その後、アルミニウム（ＡＬ）を主成分とする金属層２２とその下部のバリアメタル２１と上部のバリアメタル２３をＰＶＤ法などにより成膜し、ホトリソグラフィ技術とＲＩＥ等によるドライエッチング技術によりパターニングする。
上記と同様な方法により、図１１Ｇに示すように、層間絶縁膜２４，２５およびビア２６を形成し、アルミニウム（ＡＬ）を主成分とする金属層２８とその下部のバリアメタル２７と上部のバリアメタル２９をＰＶＤ法などにより成膜し、ホトリソグラフィ技術とＲＩＥ等によるドライエッチング技術によりパターニングする。さらに、層間絶縁膜３０，３１およびビア３２を形成し、アルミニウム（ＡＬ）を主成分とする金属層３４とその下部のバリアメタル３３と上部のバリアメタル３５を同時にパターニングする。
続いて、図１１Ｈに示すように、例えばポリイミド樹脂などの表面保護膜３６を最上層である配線層３４上に形成し、フォトレジスト膜４４を塗布した後、ホトリソグラフィ技術によりパターニングする。
続いて、図１１Ｉに示すように、フォトレジスト膜４４をマスクとして表面保護膜３６と上部のバリアメタル３５をドライエッチングしてパッド開口部４５を形成する。
最後に、図１１Ｊに示すように、フォトレジスト膜４４を酸素（Ｏ２）プラズマによりアッシング除去することで、パッド開口部４５から最上層の配線層３４の一部表面が露出してパッド電極４が形成される。以上により、図３および図４で示した本実施例の半導体装置が完成する。
図１２は本実施例の半導体装置の変形例である。図１２は図４と同様に、図３のＡ部におけるＸ−Ｘ’断面を示している。図１２に示す半導体装置は、破線円で示すＣ部、すなわちパッド電極４の下層の領域にＭＯＳトランジスタなどの素子が形成されている点において、図４の半導体装置と異なる。
従来の半導体装置では、パッド電極４の下部の層間絶縁膜にクラックが発生することによりパッド電極４よりも下層の領域には、ＭＯＳトランジスタ等の半導体素子を設けることができなかったが、層間絶縁膜のクラックの発生を防止することができる本実施例のパッド電極構造においては、パッド電極４の下方に半導体素子を配置することができる。これにより、パッド電極数が多い半導体素子のチップサイズの拡大を抑制することに効果がある。
図１３Ａから図１４Ｃを用いて、実施例２におけるボンディングパッド（パッド電極）ＢＰを説明する。図１３Ａは図５と同様に、図３のＡ部の拡大平面図である。また、図１３Ｂは図１３Ａの変形例である。図１４Ａから図１４Ｃは図５と同様に、図３のＡ部の拡大平面図であり、それぞれ図５の変形例である。
図１３Ａと図５を比較参照して、図５のパッド電極４が略正方形であるのに対し、図１３Ａのパッド電極４６は長方形であり、パッド電極の面積を拡大している点において異なる。ウェハープロービング試験時に試験針（プローブ）が接触する領域（プロービン領域４７）をワイヤボンディング接続するボールの位置とは別に独立して設け、プロービング時に発生する接触痕（プローブ痕）がワイヤボンディングに影響を与えないようにしている。
図５のパッド電極と比較して、パッド電極の面積は大きくなるが、例えば、図１２に示すように、パッド電極の下方にも半導体素子を配置することで、チップ面積の増大を抑えることができる。
ウェハープロービング試験時に試験針（プローブ）の接触が想定される位置のパッド電極の下部には、層間絶縁膜のクラックを防止するためにビア３７の配置を禁止する。なお、図１３Ａのパッド電極４６においては、通常のテストプローブ（カンチレバー方式）による適切なオーバードライブを想定して、幅２０μｍ、長さ４０μｍの試験針（プローブ）とパッドの接触領域が必要となる。従って、複数のタッチダウンを考慮して、プロービン領域４７の長手方向の長さｃは６０μｍ程度、プロービン領域４７の短手方向の長さｄは３５μｍ程度の領域をビア３７の配置禁止領域として設定している。
図１３Ｂはパッド電極４６内に設けられるプロービング領域４７を斜めに配置した例である。図１３Ｂのプロービング領域４７の下部も同様に保護用のビア３７の配置を禁止している。図１３Ｂのように、プロービング領域４７はパッド電極４６の長手方向すなわち表面保護膜３６に設けられる開口の長手方向に対して、斜めに傾斜して設けられている。このように、プロービング領域４７を斜めに設けることで、パッド電極４６の長手方向の長さを長くすることなく、プロービング領域４７の長手方向の長さｃを長くすることができ、ウェハープロービング試験時の試験針（プローブ）の接触領域のマージンを増やすことができる。
図１４Ａは図５のパッド電極構造の変形例である。図５のパッド電極４内に設けられるビア３７はその断面が略円柱形状（略円錐形状）である、いわゆる粒状のビアであるのに対し、図１４Ａのパッド電極４内のビア３７はスリット状に設けられている点において異なる。また、図１４Ｂのビア３７も同様にスリット状のビアであるが、ビアのレイアウト（配置）が図１４Ａと異なっている。図１４Ａ，図１４Ｂともに、図５と同様に、パッド電極４内に保護用のビア３７の配置を禁止する禁止領域を設けることで、パッド電極４の下部の層間絶縁膜のクラックを防止している。
図１４Ａ，図１４Ｂのように、パッド電極４の下部に設けられる保護用のビア３７をスリット状に設けることで、金属層３４，３９とビア３７の金属間結合による接触面積割合を大きくできるため、ボンディングボール下のパッド電極の密着強度を上げることが可能となる。
図１４Ｃはパッド電極４内のビア３７を格子状に設けた例である。図１４Ｃのようにビア３７を格子状に設けることで、金属層３４，３９とビア３７の金属間結合による接触面積割合をさらに大きくできるため、ボンディングボール下のパッド電極の密着強度を上げることができる。これにより、図１４Ｃのように、パッド電極４上の表面保護膜３６に形成した矩形の開口に内接する直径ｂの仮想の円とボールボンディングのワイヤ径の寸法を基準にして導きだした直径ａの仮想の円に挟まれた領域以外の、例えば、直径ｂの仮想の円と表面保護膜３６に形成した矩形の開口に挟まれた領域のビア配置も禁止することができる。つまり、直径ａの仮想の円の領域内やボンディングワイヤの直下にのみビア３７を配置しても、ボンディングボール下のパッド電極の密着強度を十分に維持することができる。
図１５Ａから図１５Ｆを用いて、図１１Ａから図１１Ｊで説明した製造方法の変形例について説明する。なお、素子形成領域２の構成は図１１Ａから図１１Ｊと同じであるため、パッド電極周りの製造方法に限定して説明する。
先ず、図１５Ａに示すように、下層のパッド電極となる金属層２８およびバリアメタル２７，２９上の層間絶縁膜３１上に第１のフォトレジスト膜４８を塗布し、ホトリソグラフィ技術によりビアを配置しないビア禁止領域を規定するパターンを形成し、ＵＶ照射（Ｕｌｔｒａｖｉｏｌｅｔ）等によりパターンを硬化させる。
次に、図１５Ｂに示すように、第１のフォトレジスト膜４８により形成したビア禁止領域のパターンを覆うように、第１のフォトレジスト膜４８上に第２のフォトレジスト膜４９を塗布する。
続いて、図１５Ｃに示すように、ホトリソグラフィ技術により第２のフォトレジスト膜に開孔口パターン５０を形成する。このとき、第１のフォトレジスト膜４８は硬化しているため、第１のフォトレジスト膜４８には開孔口パターン５０は形成されない。
続いて、図１５Ｄに示すように、ＲＩＥ等によるドライエッチング技術により層間絶縁膜３０，３１に開口孔５１を形成する。
続いて、図１５Ｅに示すように、フォトレジスト膜４８，４９を酸素（Ｏ２）プラズマによりアッシング除去する。
最後に、図１５Ｆに示すように、開口孔５１にバリアメタルと、そのバリアメタルを介して、その内部を例えばタングステン（Ｗ）などの高融点金属をＣＶＤ法により埋込み、ドライエッチングのエッチバック技術やＣＭＰ技術により平坦化し、ビア３７を形成する。その後、アルミニウム（ＡＬ）を主成分とする金属層３４とその下部のバリアメタル３３と上部のバリアメタル３５をＰＶＤ法などにより成膜し、ホトリソグラフィ技術とＲＩＥ等によるドライエッチング技術によりパターニングし、上層のパッド電極を形成する。その後、図１１Ｈから図１１Ｊに示す工程と同様の工程を経て、ボンディングパッド（パッド電極）ＢＰが完成する。
本実施例のボンディングパッド（パッド電極）の製造方法によれば、ボンディングパッド（パッド電極）に設ける保護用のビア３７を形成する際、第２のフォトレジスト膜４９への開口孔パターン５１の形成とは独立して、第１のフォトレジスト膜４８によりビア禁止領域のパターンを規定できる。そのため、図５，図６に示した直径ｂの仮想の円とボールボンディングのワイヤ径の寸法を基準にして導きだした直径ａの仮想の円に挟まれた領域を任意に設定することができる。
これにより、例えば、不良解析データなどに基づき、ビア配置を禁止したい領域をより効果的に設定することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＬＦ…リードフレーム、ＭＤ…モールド、ＳＰ…半導体パッケージ、ＳＣ…半導体チップ、ＤＰ…ダイパッド、１…半導体基板、２…素子形成領域、３…外周領域、ＢＰ，４…パッド電極（ボンディングパッド）、５…シリコン酸化膜（素子間分離層）、６…ゲート酸化膜、７…拡散層、８…ポリシリコン膜、９…タングステンシリサイド（ＷＳｉ）膜、１０，１１，１７，１８，２４，２５，３０，３１…層間絶縁膜、１２，１９，５１…開口孔、１４，１６，２１，２３，２７，２９，３３，３５，３８，４０…バリアメタル、１５，２２，２８，３４，３９…金属層、１３，２０，２６，３２，３７…ビア、３６…表面保護膜、ＢＷ，４１…ボンディングワイヤ、４２…ボンディングボール、４３…キャピラリー、４４，４８，４９…フォトレジスト膜、４５…パッド開口部、４７…プロービング領域、５０…開口孔パターン。

Claims (15)

  1. 層間絶縁膜内に形成された第１のパッド電極と、
    前記第１のパッド電極よりも上層に形成された第２のパッド電極と、
    前記第１のパッド電極と前記第２のパッド電極との間に設けられ、前記第１のパッド電極および前記第２のパッド電極を電気的に接続するビアと、を備え、
    前記第２のパッド電極へのワイヤボンディング時にワイヤボンダのキャピラリー端が接触する領域の下部に前記ビアが配置されていない半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第２のパッド電極は、当該第２のパッド電極上に矩形の開口を有する表面保護膜で被覆されており、
    前記開口に内接する仮想の円と、前記ワイヤボンディングに使用するボンディングワイヤのワイヤ径の寸法を基準に導き出した仮想の円とで挟まれた領域に前記ビアが配置されていない半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記ワイヤ径の寸法を基準に導き出した仮想の円は、前記ワイヤ径よりｘμｍ大きい直径の円であり、５≦ｘ≦１３の範囲である半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記第２のパッド電極は、当該第２のパッド電極上に矩形の開口を有する表面保護膜で被覆されており、
    ウェハープロービング試験時に試験針が前記第２のパッド電極に接触する領域の下部に前記ビアが配置されていない半導体装置。
  5. 請求項４に記載の半導体装置であって、
    ウェハープロービング試験時に試験針が前記第２のパッド電極に接触する前記領域は、前記開口の長手方向に対し傾斜して設けられている半導体装置。
  6. 請求項１に記載の半導体装置であって、
    前記ビアは、粒状のビア、スリット状のビア、格子状のビアのいずれかである半導体装置。
  7. 第１のパッド電極と、
    前記第１のパッド電極よりも上層に形成され、ビアを介して前記第１のパッド電極と電気的に接続された第２のパッド電極と、
    ボンディングワイヤを介して前記第２のパッド電極と電気的に接続されたリードフレームと、を備え、
    前記ボンディングワイヤと前記第２のパッド電極との接合部におけるワイヤボンディング時のキャピラリー痕の下部には前記ビアが配置されていない半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記キャピラリー痕は、ワイヤボンディング時にボンディングボールに形成されるキャピラリーのチャンファー部の押圧痕である半導体装置。
  9. 請求項７に記載の半導体装置であって、
    前記第２のパッド電極は、当該第２のパッド電極上に矩形の開口を有する表面保護膜で被覆されており、
    前記開口に内接する仮想の円と、前記ワイヤボンディングに使用するボンディングワイヤのワイヤ径の寸法を基準に導き出した仮想の円とで挟まれた領域に前記ビアが配置されていない半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記ワイヤ径の寸法を基準に導き出した仮想の円は、前記ワイヤ径よりｘμｍ大きい直径の円であり、５≦ｘ≦１３の範囲である半導体装置。
  11. 請求項７に記載の半導体装置であって、
    前記第２のパッド電極は、当該第２のパッド電極上に矩形の開口を有する表面保護膜で被覆されており、
    ウェハープロービング試験時に試験針が前記第２のパッド電極に接触する領域の下部に前記ビアが配置されていない半導体装置。
  12. 請求項１１に記載の半導体装置であって、
    ウェハープロービング試験時に試験針が前記第２のパッド電極に接触する前記領域は、前記開口の長手方向に対し傾斜して設けられている半導体装置。
  13. 請求項７に記載の半導体装置であって、
    前記ビアは、粒状のビア、スリット状のビア、格子状のビアのいずれかである半導体装置。
  14. （ａ）半導体基板の主面上に下層のパッド電極を形成する工程、
    （ｂ）前記下層のパッド電極を覆うように、前記半導体基板の主面上に層間絶縁膜を形成する工程、
    （ｃ）前記層間絶縁膜に複数のビアを形成する工程、
    （ｄ）前記層間絶縁膜および前記複数のビア上に、前記複数のビアを介して前記下層のパッド電極と電気的に接続する上層のパッド電極を形成する工程、
    （ｅ）前記上層のパッド電極を覆うように、前記半導体基板の主面上に表面保護膜を形成する工程、
    （ｆ）前記上層のパッド電極上の前記表面保護膜の一部を除去し、前記表面保護膜に開口を形成する工程、を有し、
    前記上層のパッド電極へのワイヤボンディング時にワイヤボンダのキャピラリー端が接触する領域の下部に前記ビアが配置されていない半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法であって、
    前記上層のパッド電極は、アルミニウムを主成分とする金属材料により形成される半導体装置の製造方法。
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